JPH05264663A - 配線基板 - Google Patents
配線基板Info
- Publication number
- JPH05264663A JPH05264663A JP4090339A JP9033992A JPH05264663A JP H05264663 A JPH05264663 A JP H05264663A JP 4090339 A JP4090339 A JP 4090339A JP 9033992 A JP9033992 A JP 9033992A JP H05264663 A JPH05264663 A JP H05264663A
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- JP
- Japan
- Prior art keywords
- electrode
- silicon substrate
- layers
- points
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 シリコン基板上に形成された信号層の配線検
査、シリコン基板上に実装された電子部品の機能検査及
び接続検査を容易に行なうことができるようにする。 【構成】 シリコン基板２中に回路診断機能を有する制
御回路２２を設け、シリコン基板２上に格子状の第１の
Ａｌ電極１１を設け、第１のＡｌ電極１１上に信号層３
を積層し、信号層３上にＩＣチップ６を実装する。そし
てＩＣチップ６と信号層３と第１のＡｌ電極１１とを所
定の個所で接続し、第１のＡｌ電極１１の外周にプロー
ブを当てるための第２のＡｌ電極１２を接続する。
査、シリコン基板上に実装された電子部品の機能検査及
び接続検査を容易に行なうことができるようにする。 【構成】 シリコン基板２中に回路診断機能を有する制
御回路２２を設け、シリコン基板２上に格子状の第１の
Ａｌ電極１１を設け、第１のＡｌ電極１１上に信号層３
を積層し、信号層３上にＩＣチップ６を実装する。そし
てＩＣチップ６と信号層３と第１のＡｌ電極１１とを所
定の個所で接続し、第１のＡｌ電極１１の外周にプロー
ブを当てるための第２のＡｌ電極１２を接続する。
Description
【０００１】
【産業上の利用分野】本発明はシリコン基板中の回路診
断機能を有する配線基板に関する。
断機能を有する配線基板に関する。
【０００２】
【従来の技術】従来、プリント基板の配線層や基板上に
実装されたＩＣチップなどの機能及び接続を検査するた
めに、図６に示すように多数のピン５１が立設された治
具５２を用いていた。そしてプリント基板５３に形成さ
れた検査パッド５４にピン５１を突き当てて、ピン５１
に接続されたリード線５５を介して図示しない測定器に
より測定していた。
実装されたＩＣチップなどの機能及び接続を検査するた
めに、図６に示すように多数のピン５１が立設された治
具５２を用いていた。そしてプリント基板５３に形成さ
れた検査パッド５４にピン５１を突き当てて、ピン５１
に接続されたリード線５５を介して図示しない測定器に
より測定していた。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うな検査方法によると、プリント配線板５３に多数の検
査パッド５４を設けなければならず、電子部品の実装密
度が低下する。またすべての配線を検査することが困難
である。さらに治具５２に検査パッド５４の位置に精度
よく対向してピン５１を立設することも困難であり、コ
スト高となる。しかもピン５１を検査パッド５４に圧接
するために、プリント基板５３が破損するなどの多くの
問題があった。
うな検査方法によると、プリント配線板５３に多数の検
査パッド５４を設けなければならず、電子部品の実装密
度が低下する。またすべての配線を検査することが困難
である。さらに治具５２に検査パッド５４の位置に精度
よく対向してピン５１を立設することも困難であり、コ
スト高となる。しかもピン５１を検査パッド５４に圧接
するために、プリント基板５３が破損するなどの多くの
問題があった。
【０００４】本発明はこのような状況に鑑みてなされた
もので、シリコン基板に形成された信号層の配線検査、
シリコン基板上に実装された電子部品の機能検査及び接
続検査を容易に行なうことができる配線基板を提供する
ことを目的とする。
もので、シリコン基板に形成された信号層の配線検査、
シリコン基板上に実装された電子部品の機能検査及び接
続検査を容易に行なうことができる配線基板を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明の配線基板は、シ
リコン基板２に形成された複数層の信号層３を介して電
子部品としてのＩＣチップ６を実装する配線基板におい
て、シリコン基板２中に設けられた制御回路２２と、シ
リコン基板２と信号層３との間に格子状に形成され、制
御回路２２に接続された第１の金属電極としてのＡｌ電
極１１と、第１のＡｌ電極１１の外周に接続された第２
の金属電極としてのＡｌ電極１２とを備えることを特徴
とする。
リコン基板２に形成された複数層の信号層３を介して電
子部品としてのＩＣチップ６を実装する配線基板におい
て、シリコン基板２中に設けられた制御回路２２と、シ
リコン基板２と信号層３との間に格子状に形成され、制
御回路２２に接続された第１の金属電極としてのＡｌ電
極１１と、第１のＡｌ電極１１の外周に接続された第２
の金属電極としてのＡｌ電極１２とを備えることを特徴
とする。
【０００６】
【作用】上記構成の配線基板においては、信号層３の任
意の点を格子状に形成された第１のＡｌ電極１１の任意
の部分に接続しておくことにより、基板２中に設けられ
た制御回路２２により信号層３の任意の２点間の導通を
検査することができる。この検査は制御回路２２に接続
された第２のＡｌ電極１２を介して行なわれる。同様に
信号層３上に実装されたＩＣチップ６の接続状態や機能
を検査することもできる。
意の点を格子状に形成された第１のＡｌ電極１１の任意
の部分に接続しておくことにより、基板２中に設けられ
た制御回路２２により信号層３の任意の２点間の導通を
検査することができる。この検査は制御回路２２に接続
された第２のＡｌ電極１２を介して行なわれる。同様に
信号層３上に実装されたＩＣチップ６の接続状態や機能
を検査することもできる。
【０００７】
【実施例】以下、本発明の配線基板の一実施例を図面を
参照して説明する。
参照して説明する。
【０００８】図１乃至図３に本発明の一実施例の構成を
示す。シリコン配線基板１は図２に示すように、シリコ
ン基板２上にポリイミドと金属とから形成される複数層
の信号層３が積層されている。また各信号層３の信号線
４は所定の位置において、バイアホール５により層間で
結合されている。また最上層の信号層３ａ上にはＩＣチ
ップ６が実装されるランドパターン７が形成されてお
り、ＩＣチップ６はフリップチップまたはワイヤボンド
によりランドパターン７に実装されている。
示す。シリコン配線基板１は図２に示すように、シリコ
ン基板２上にポリイミドと金属とから形成される複数層
の信号層３が積層されている。また各信号層３の信号線
４は所定の位置において、バイアホール５により層間で
結合されている。また最上層の信号層３ａ上にはＩＣチ
ップ６が実装されるランドパターン７が形成されてお
り、ＩＣチップ６はフリップチップまたはワイヤボンド
によりランドパターン７に実装されている。
【０００９】シリコン基板２上には図１に示すように格
子状の第１のＡｌ電極１１が設けられており、第１のＡ
ｌ電極１１はそれぞれ信号層３に接続されている。また
第１のＡｌ電極１１の外周には検査時にプローブを当て
るための複数個の第２のＡｌ電極１２が接続されてい
る。
子状の第１のＡｌ電極１１が設けられており、第１のＡ
ｌ電極１１はそれぞれ信号層３に接続されている。また
第１のＡｌ電極１１の外周には検査時にプローブを当て
るための複数個の第２のＡｌ電極１２が接続されてい
る。
【００１０】シリコン基板２内には図３に示すように、
第１のＡｌ電極１１の任意の２点を指定するマルチプレ
クサ２１と制御回路２２とが接続されて設けられてお
り、マルチプレクサ２１は第１のＡｌ電極１１の格子の
数だけの信号線を有する図示しない配線層により第１の
Ａｌ電極１１の接続されている。また制御回路２２には
第２のＡｌ電極１２が接続されており、第２のＡｌ電極
１２を介して制御回路２２への電源の供給及びデータの
入出力が行なわれるようになっている。
第１のＡｌ電極１１の任意の２点を指定するマルチプレ
クサ２１と制御回路２２とが接続されて設けられてお
り、マルチプレクサ２１は第１のＡｌ電極１１の格子の
数だけの信号線を有する図示しない配線層により第１の
Ａｌ電極１１の接続されている。また制御回路２２には
第２のＡｌ電極１２が接続されており、第２のＡｌ電極
１２を介して制御回路２２への電源の供給及びデータの
入出力が行なわれるようになっている。
【００１１】次に図４を参照してシリコン配線基板１の
製造方法を説明する。工程１０１において、シリコン基
板２上にスピンコーティングにより感光性ポリイミド３
１を塗布し、所定のパターンが形成された第１のフォト
マスク３２をその上に密着載置し、露光により感光性ポ
リイミド３１を所定のパターン状に硬化する。次に工程
１０２において、感光性ポリイミド３１の非硬化部分を
除去して現像を行ない、その上に蒸着などにより金属被
膜層３３を形成する。
製造方法を説明する。工程１０１において、シリコン基
板２上にスピンコーティングにより感光性ポリイミド３
１を塗布し、所定のパターンが形成された第１のフォト
マスク３２をその上に密着載置し、露光により感光性ポ
リイミド３１を所定のパターン状に硬化する。次に工程
１０２において、感光性ポリイミド３１の非硬化部分を
除去して現像を行ない、その上に蒸着などにより金属被
膜層３３を形成する。
【００１２】次に工程１０３において、金属被膜層３３
上にフォトレジスト３４を塗布し、配線パターンが形成
された第２のフォトマスク３５をその上に密着載置し、
露光によりフォトレジスト３４を所定のパターン状に硬
化する。そして工程１０４においてフォトレジスト３４
の非硬化部分を除去して現像を行ない、エッチング液に
よりフォトレジスト３４の非被覆部分の金属被膜層３３
を除去して配線パターン３６を形成する。そしてフォト
レジスト３６の硬化部分を除去した後その上に再び感光
性ポリイミド３１を塗布し、工程１０１乃至１０４をく
り返して図２に示すシリコン配線板１が完成する。
上にフォトレジスト３４を塗布し、配線パターンが形成
された第２のフォトマスク３５をその上に密着載置し、
露光によりフォトレジスト３４を所定のパターン状に硬
化する。そして工程１０４においてフォトレジスト３４
の非硬化部分を除去して現像を行ない、エッチング液に
よりフォトレジスト３４の非被覆部分の金属被膜層３３
を除去して配線パターン３６を形成する。そしてフォト
レジスト３６の硬化部分を除去した後その上に再び感光
性ポリイミド３１を塗布し、工程１０１乃至１０４をく
り返して図２に示すシリコン配線板１が完成する。
【００１３】第１のＡｌ電極１１及び第２のＡｌ電極１
２も同様の方法で形成され、各層の信号層３を製造する
ときに信号層３の任意の点と第１のＡｌ電極１１の任意
の点とを接続することができる。
２も同様の方法で形成され、各層の信号層３を製造する
ときに信号層３の任意の点と第１のＡｌ電極１１の任意
の点とを接続することができる。
【００１４】次に図５を参照して本実施例の作用を説明
する。シリコン基板２上に設けられた第１のＡｌ電極１
１と信号層３とはそれぞれＸ、Ｙ、Ｚ点で接続され、さ
らにＩＣチップ６の対応する接点に接続されている。そ
して、例えばＸ−Ｙ点間の導通をシリコン基板２内に設
けられた制御回路２２により検査することにより、信号
層３の良否を判断することができる。またＸ−Ｚ点間、
Ｙ−Ｚ点間、Ｘ−Ｙ点間における動作状況をモニタする
ことにより、ＩＣチップ６との接続状態を知ることがで
きる。これらの検査は対応する第２のＡｌ電極２にプロ
ーブを当て、外部の測定装置によって行なわれる。また
制御回路２２へは第２のＡｌ電極１２を介してデータを
送ることができるので、シリコン基板２の汎用性が得ら
れ、コストを低減することもできる。
する。シリコン基板２上に設けられた第１のＡｌ電極１
１と信号層３とはそれぞれＸ、Ｙ、Ｚ点で接続され、さ
らにＩＣチップ６の対応する接点に接続されている。そ
して、例えばＸ−Ｙ点間の導通をシリコン基板２内に設
けられた制御回路２２により検査することにより、信号
層３の良否を判断することができる。またＸ−Ｚ点間、
Ｙ−Ｚ点間、Ｘ−Ｙ点間における動作状況をモニタする
ことにより、ＩＣチップ６との接続状態を知ることがで
きる。これらの検査は対応する第２のＡｌ電極２にプロ
ーブを当て、外部の測定装置によって行なわれる。また
制御回路２２へは第２のＡｌ電極１２を介してデータを
送ることができるので、シリコン基板２の汎用性が得ら
れ、コストを低減することもできる。
【００１５】なお基板２にＩＣチップ６を実装した後モ
ジュールとして使用するときは、第２のＡｌ電極１２は
グイシングにより切り落とされる。
ジュールとして使用するときは、第２のＡｌ電極１２は
グイシングにより切り落とされる。
【００１６】本実施例によれば、シリコン基板２内に回
路診断機能を有する制御回路２２を形成することによ
り、シリコン基板２上に設けた信号層３のＩＣチップ６
実装前の配線検査と、実装後の接続検査及びＩＣチップ
６の機能検査とを行なうことができる。従って検査時間
の短縮と検査の信頼性の向上とを図ることができる。
路診断機能を有する制御回路２２を形成することによ
り、シリコン基板２上に設けた信号層３のＩＣチップ６
実装前の配線検査と、実装後の接続検査及びＩＣチップ
６の機能検査とを行なうことができる。従って検査時間
の短縮と検査の信頼性の向上とを図ることができる。
【００１７】なお電極１１、１２はＡｌに限定されず、
他の金属で形成してもよい。
他の金属で形成してもよい。
【００１８】
【発明の効果】以上説明したように、本発明の配線基板
によれば、シリコン基板中に回路診断機能を有する制御
回路を設け、シリコン基板上の信号層との間に制御回路
に接続された金属電極を設けたので、信号層の配線検
査、基板上に実装された電子部品の機能及び接続検査を
短時間に容易に行なうことができ、検査の信頼性を向上
させることができる。
によれば、シリコン基板中に回路診断機能を有する制御
回路を設け、シリコン基板上の信号層との間に制御回路
に接続された金属電極を設けたので、信号層の配線検
査、基板上に実装された電子部品の機能及び接続検査を
短時間に容易に行なうことができ、検査の信頼性を向上
させることができる。
【図１】本発明の配線基板の一実施例によるＡｌ電極の
構成を示す平面図である。
構成を示す平面図である。
【図２】本発明の配線基板の一実施例の構成を示す斜視
図である。
図である。
【図３】図２の配線基板内に設けられた制御部の構成を
示すブロック図である。
示すブロック図である。
【図４】図２の配線基板の製造方法を示す工程図であ
る。
る。
【図５】図２の配線基板の信号線の接続を示す斜視説明
図である。
図である。
【図６】従来の配線基板の一例を示す斜視図である。
２ シリコン基板 ３ 信号層 ６ ＩＣチップ（電子部品） １１ 第１のＡｌ電極（第１の金属電極） １２ 第２のＡｌ電極（第２の金属電極） ２２ 制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/14 (72)発明者 荒川 節子 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (1)
- 【請求項１】 シリコン基板に形成された複数層の信号
層を介して電子部品を実装する配線基板において、 前記シリコン基板中に設けられた制御回路と、 前記シリコン基板と前記信号層との間に格子状に形成さ
れ、前記制御回路に接続された第１の金属電極と、 前記第１の金属電極の外周に接続された第２の金属電極
とを備えることを特徴とする配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090339A JPH05264663A (ja) | 1992-03-16 | 1992-03-16 | 配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4090339A JPH05264663A (ja) | 1992-03-16 | 1992-03-16 | 配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05264663A true JPH05264663A (ja) | 1993-10-12 |
Family
ID=13995767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4090339A Withdrawn JPH05264663A (ja) | 1992-03-16 | 1992-03-16 | 配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05264663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009123763A (ja) * | 2007-11-12 | 2009-06-04 | Denso Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-03-16 JP JP4090339A patent/JPH05264663A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009123763A (ja) * | 2007-11-12 | 2009-06-04 | Denso Corp | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |