JP2002289763A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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Abstract
(57)【要約】
【課題】キャリヤ上に搭載されたチップコンデンサ、整
合回路基板等の全ての搭載物への亀裂の発生を、現状の
製造工程等を特に変更することなく抑制し、信頼性を向
上させる。 【解決手段】一面に電界効果トランジスタペレット３が
載置されたキャリヤ２と、このキャリヤ２の他面に相対
するように接合された放熱板１とを有するパッケージを
用いると共に、前記キャリヤ２の他面に１個以上のスリ
ット１１が形成され、このスリット１１の形成されたキ
ャリヤ２の他面に対応した前記ペレット２の載置面にコ
ンデンサ４を含む電子部品が配置されたことを特徴とす
る。
合回路基板等の全ての搭載物への亀裂の発生を、現状の
製造工程等を特に変更することなく抑制し、信頼性を向
上させる。 【解決手段】一面に電界効果トランジスタペレット３が
載置されたキャリヤ２と、このキャリヤ２の他面に相対
するように接合された放熱板１とを有するパッケージを
用いると共に、前記キャリヤ２の他面に１個以上のスリ
ット１１が形成され、このスリット１１の形成されたキ
ャリヤ２の他面に対応した前記ペレット２の載置面にコ
ンデンサ４を含む電子部品が配置されたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特にその熱による電気部品素子に生ずる亀
裂を抑制した電界効果トランジスタに関する。
スタに関し、特にその熱による電気部品素子に生ずる亀
裂を抑制した電界効果トランジスタに関する。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体を用いた電界
効果トランジスタの高出力化への要求に伴い、重要な課
題の１つとしてその熱抵抗の低減がある。しかし、この
化合物半導体の熱伝導率は、Ｓｉと比較して劣ってお
り、一般に熱抵抗低減の施策の一つとして、ＧａＡｓ基
板の厚さを薄くしている。特に、高出力用電界効果トラ
ンジスタの場合、ＧａＡｓ基板として３０〜４０μｍ程
度の厚さ迄、基板を研磨して使用されることが多い。
効果トランジスタの高出力化への要求に伴い、重要な課
題の１つとしてその熱抵抗の低減がある。しかし、この
化合物半導体の熱伝導率は、Ｓｉと比較して劣ってお
り、一般に熱抵抗低減の施策の一つとして、ＧａＡｓ基
板の厚さを薄くしている。特に、高出力用電界効果トラ
ンジスタの場合、ＧａＡｓ基板として３０〜４０μｍ程
度の厚さ迄、基板を研磨して使用されることが多い。
【０００３】一方、基板材料として用いられるＧａＡｓ
等の化合物半導体は、その材料的性質として、脆く割れ
やすいという欠点があり、ＡｕＳｎ等をソルダーとして
Ｃｕ製の放熱板にＧａＡｓペレットをマウントすると、
ＧａＡｓペレット、ソルダー、放熱板の熱膨張係数差が
大きいため、環境温度の変化に応じて発生する熱応力も
大きく、その結果ＧａＡｓペレットに亀裂が発生するこ
とがあり、電気特性上、また信頼性上好ましくない結果
を引き起こす。この原因は、各材料の材料力学的定数の
違いによるものであるが、高出力用電界効果トランジス
タの場合、前述したように基板が薄く研磨されているこ
ともあり、用いる材料によって程度は異なるものの、Ｇ
ａＡｓペレットをＣｕ製放熱板上に直接マウントした場
合、亀裂の発生を回避することはかなり困難である。
等の化合物半導体は、その材料的性質として、脆く割れ
やすいという欠点があり、ＡｕＳｎ等をソルダーとして
Ｃｕ製の放熱板にＧａＡｓペレットをマウントすると、
ＧａＡｓペレット、ソルダー、放熱板の熱膨張係数差が
大きいため、環境温度の変化に応じて発生する熱応力も
大きく、その結果ＧａＡｓペレットに亀裂が発生するこ
とがあり、電気特性上、また信頼性上好ましくない結果
を引き起こす。この原因は、各材料の材料力学的定数の
違いによるものであるが、高出力用電界効果トランジス
タの場合、前述したように基板が薄く研磨されているこ
ともあり、用いる材料によって程度は異なるものの、Ｇ
ａＡｓペレットをＣｕ製放熱板上に直接マウントした場
合、亀裂の発生を回避することはかなり困難である。
【０００４】図４は従来例の電界効果トランジスタの断
面図を示す。この電界効果トランジスタは、放熱板１の
上に、部品が形成されているキャリヤ２を載置し、この
キャリヤ２の所定の位置に電界効果トランジスタペレッ
ト３、チップコンデンサ４が設けられたものである。こ
の場合、トランジスタペレット３、チップコンデンサ４
および整合回路基板等がキャリア２上にマウントされる
以外は、通常の電界効果トランジスタの製造方法と特に
異なるものではない。
面図を示す。この電界効果トランジスタは、放熱板１の
上に、部品が形成されているキャリヤ２を載置し、この
キャリヤ２の所定の位置に電界効果トランジスタペレッ
ト３、チップコンデンサ４が設けられたものである。こ
の場合、トランジスタペレット３、チップコンデンサ４
および整合回路基板等がキャリア２上にマウントされる
以外は、通常の電界効果トランジスタの製造方法と特に
異なるものではない。
【０００５】即ち、ＧａＡｓからなる電界効果トランジ
スタペレット３を、キャリヤ２の平坦な一面上にＡｕＳ
ｎを用いてマウントし、さらに、内部整合回路を構成す
るチップコンデンサ４、整合回路基板等をそのトランジ
スタペレット３と同様に、キャリヤ２上の所定の位置に
ＡｕＳｎでマウントする。
スタペレット３を、キャリヤ２の平坦な一面上にＡｕＳ
ｎを用いてマウントし、さらに、内部整合回路を構成す
るチップコンデンサ４、整合回路基板等をそのトランジ
スタペレット３と同様に、キャリヤ２上の所定の位置に
ＡｕＳｎでマウントする。
【０００６】
【発明が解決しようとする課題】上述のような電界効果
トランジスタのＧａＡｓペレットの亀裂の発生は、Ｃｕ
製放熱板の上にＧａＡｓペレット２と熱膨張係数差が小
さいＣｕＷ製キャリヤ３、あるいはＣｕＭｏＣｕ等の積
層構造を成すキャリヤを載置、接合させ、この上にＧａ
Ａｓペレットをマウントすることにより抑制できる。す
なわち、電界効果トランジスタのＧａＡｓペレットはこ
れらの積層構造を成すキャリヤにより対応できるが、周
囲温度が大きく変化する環境に置いては、逆にチップコ
ンデンサ、あるいは整合回路基板の方に亀裂が発生し易
くなってしまう場合がある。
トランジスタのＧａＡｓペレットの亀裂の発生は、Ｃｕ
製放熱板の上にＧａＡｓペレット２と熱膨張係数差が小
さいＣｕＷ製キャリヤ３、あるいはＣｕＭｏＣｕ等の積
層構造を成すキャリヤを載置、接合させ、この上にＧａ
Ａｓペレットをマウントすることにより抑制できる。す
なわち、電界効果トランジスタのＧａＡｓペレットはこ
れらの積層構造を成すキャリヤにより対応できるが、周
囲温度が大きく変化する環境に置いては、逆にチップコ
ンデンサ、あるいは整合回路基板の方に亀裂が発生し易
くなってしまう場合がある。
【０００７】なお、この種の温度変化に対応する亀裂を
なくした技術として、特開平６―０２１２５５号公報や
実開昭６２―５２９４３号公報には、放熱板側にスリッ
トを設けた例が示されている。しかし、放熱板側にスリ
ットを設けた場合には、その放熱板のスリットの位置
が、キャリア３を介して電気部品素子に対応ずけられる
ので、それらの取次け位置ずれが生じやすいという問題
がある。
なくした技術として、特開平６―０２１２５５号公報や
実開昭６２―５２９４３号公報には、放熱板側にスリッ
トを設けた例が示されている。しかし、放熱板側にスリ
ットを設けた場合には、その放熱板のスリットの位置
が、キャリア３を介して電気部品素子に対応ずけられる
ので、それらの取次け位置ずれが生じやすいという問題
がある。
【０００８】本発明の目的は、従来は困難であった環境
温度の大きな変化に対して鈍感で、キャリヤ上に搭載さ
れたチップコンデンサ、整合回路基板等の全ての搭載物
への亀裂の発生を、現状の製造工程等を特に変更するこ
となく抑制することができ、信頼性を向上させた電界効
果トランジスタを提供することにある。
温度の大きな変化に対して鈍感で、キャリヤ上に搭載さ
れたチップコンデンサ、整合回路基板等の全ての搭載物
への亀裂の発生を、現状の製造工程等を特に変更するこ
となく抑制することができ、信頼性を向上させた電界効
果トランジスタを提供することにある。
【０００９】
【課題を解決するための手段】本発明の構成は、一面に
電界効果トランジスタペレットが載置されたキャリヤ
と、このキャリヤの他面に相対するように接合された放
熱板とを有するパッケージを用いると共に、前記キャリ
ヤの他面に１個以上のスリットが形成され、このスリッ
トの形成されたキャリヤ他面に対応した前記ペレットの
載置面にコンデンサを含む電子部品が配置されたことを
特徴とする。
電界効果トランジスタペレットが載置されたキャリヤ
と、このキャリヤの他面に相対するように接合された放
熱板とを有するパッケージを用いると共に、前記キャリ
ヤの他面に１個以上のスリットが形成され、このスリッ
トの形成されたキャリヤ他面に対応した前記ペレットの
載置面にコンデンサを含む電子部品が配置されたことを
特徴とする。
【００１０】本発明において、電界効果トランジスタペ
レットがＧａＡｓ等の化合物半導体からなる１個以上の
ものからなり、コンデンサを含む電子部品が１個以上の
チップコンデンサまたは内部整合回路基板からなり、こ
れらがキャリア上にマウントされたものとすることがで
き、また、キャリヤに設けた複数のスリットは、その一
部または全てが互いに交差するように形成されたものと
することができる。
レットがＧａＡｓ等の化合物半導体からなる１個以上の
ものからなり、コンデンサを含む電子部品が１個以上の
チップコンデンサまたは内部整合回路基板からなり、こ
れらがキャリア上にマウントされたものとすることがで
き、また、キャリヤに設けた複数のスリットは、その一
部または全てが互いに交差するように形成されたものと
することができる。
【００１１】さらに、スリットの長さは、コンデンサを
含む電子部品が配置された長さの１〜２倍であるように
でき、また、放熱板がＣｕ製で、キャリヤがＣｕＷ製で
あるとき、このキャリア上のスリットの深さがキャリヤ
の厚さの０．５倍以上（０．５ｍｍ以上）あるようにす
ることができる。また、放熱板上へののキャリヤの接合
およびこのキャリア上への電界効果トランジスタペレッ
ト、コンデンサを含む電子部品の接合は、ＡｕＳｎによ
り行うことができる。
含む電子部品が配置された長さの１〜２倍であるように
でき、また、放熱板がＣｕ製で、キャリヤがＣｕＷ製で
あるとき、このキャリア上のスリットの深さがキャリヤ
の厚さの０．５倍以上（０．５ｍｍ以上）あるようにす
ることができる。また、放熱板上へののキャリヤの接合
およびこのキャリア上への電界効果トランジスタペレッ
ト、コンデンサを含む電子部品の接合は、ＡｕＳｎによ
り行うことができる。
【００１２】
【発明の実施の形態】次に図面により本発明を詳細に説
明する。図１は本発明による電界効果トランジスタの実
施形態の断面図を示す。この電界効果トランジスタのパ
ッケージは、大きさが８．５ｍｍ×６. ０ｍｍ、厚さが
１．０ｍｍのＣｕ製の放熱板１上に、大きさが５．０ｍ
ｍ×３．０ｍｍ、厚さが１．０ｍｍのＣｕＷ製キャリヤ
２を載置しているが、このキャリヤ２には、幅が０．２
ｍｍ、深さが０．７ｍｍのスリット１１が形成されたも
のである。このスリット１１が形成された方のキャリヤ
２の面は放熱板１の側に載置され、ＡｕＳｎで接合され
ている。また、図１においては、特に図示していない
が、放熱板１の周囲はセラミック系材料で壁面が構成さ
れて封止されている。
明する。図１は本発明による電界効果トランジスタの実
施形態の断面図を示す。この電界効果トランジスタのパ
ッケージは、大きさが８．５ｍｍ×６. ０ｍｍ、厚さが
１．０ｍｍのＣｕ製の放熱板１上に、大きさが５．０ｍ
ｍ×３．０ｍｍ、厚さが１．０ｍｍのＣｕＷ製キャリヤ
２を載置しているが、このキャリヤ２には、幅が０．２
ｍｍ、深さが０．７ｍｍのスリット１１が形成されたも
のである。このスリット１１が形成された方のキャリヤ
２の面は放熱板１の側に載置され、ＡｕＳｎで接合され
ている。また、図１においては、特に図示していない
が、放熱板１の周囲はセラミック系材料で壁面が構成さ
れて封止されている。
【００１３】このキャリヤ２の上に電界効果トランジス
タペレット３、チップコンデンサ４、整合回路基板等が
載置される。なお、電界効果トランジスタペレット３の
サイズは、その長さが０．２〜３．０ｍｍ、幅が０．２
〜１．０ ｍｍ、厚さが３０〜８０μｍ程度であり、チ
ップコンデンサ４のサイズは、用途により様々である
が、その長さが０．２〜３．０ｍｍ、幅が０．２〜１０
ｍｍ、厚さが２０〜３００μｍ程度である。また、ス
リット１１の長さは、概ねスリット方向に対しチップコ
ンデンサ４の長さの２倍程度必要である。
タペレット３、チップコンデンサ４、整合回路基板等が
載置される。なお、電界効果トランジスタペレット３の
サイズは、その長さが０．２〜３．０ｍｍ、幅が０．２
〜１．０ ｍｍ、厚さが３０〜８０μｍ程度であり、チ
ップコンデンサ４のサイズは、用途により様々である
が、その長さが０．２〜３．０ｍｍ、幅が０．２〜１０
ｍｍ、厚さが２０〜３００μｍ程度である。また、ス
リット１１の長さは、概ねスリット方向に対しチップコ
ンデンサ４の長さの２倍程度必要である。
【００１４】本実施形態の電界効果トランジスタの製造
方法は、放熱板１側にスリット１１が形成されているキ
ャリヤ２の所定の位置に電界効果トランジスタペレット
３、チップコンデンサ４および整合回路基板等をマウン
トする以外、通常の電界効果トランジスタの製造方法と
特に異なるところは無い。即ち、ＧａＡｓからなる電界
効果トランジスタペレット３を、キャリヤ２のスリット
１１が形成されていない側の、平坦な面上にＡｕＳｎを
用いてマウントし、さらに、内部整合回路を構成するチ
ップコンデンサ４、整合回路基板等をトランジスタペレ
ット３と同様にＡｕＳｎでマウントする。チップコンデ
ンサ４がマウントされる位置は、チップコンデンサ４の
中心が、キャリヤ２のスリット１１の形成された位置に
ほぼ相当する位置となるようにする。
方法は、放熱板１側にスリット１１が形成されているキ
ャリヤ２の所定の位置に電界効果トランジスタペレット
３、チップコンデンサ４および整合回路基板等をマウン
トする以外、通常の電界効果トランジスタの製造方法と
特に異なるところは無い。即ち、ＧａＡｓからなる電界
効果トランジスタペレット３を、キャリヤ２のスリット
１１が形成されていない側の、平坦な面上にＡｕＳｎを
用いてマウントし、さらに、内部整合回路を構成するチ
ップコンデンサ４、整合回路基板等をトランジスタペレ
ット３と同様にＡｕＳｎでマウントする。チップコンデ
ンサ４がマウントされる位置は、チップコンデンサ４の
中心が、キャリヤ２のスリット１１の形成された位置に
ほぼ相当する位置となるようにする。
【００１５】その後、ワイヤボンディングを行うが、ワ
イヤボンディングは、直径２５μｍの金線を用いて、電
界効果トランジスタペレット３の上のゲート電極、ドレ
イン電極と、それぞれ対応する内部整合回路を構成する
チップコンデンサ４および整合回路基板等とを接続し、
次に、これらの内部整合回路とパッケージ側のリードの
内部端子とを同様に接続する。その後パッケージ上部
に、内側をＡｕメッキしたセラミック板で覆い、ＡｕＳ
ｎで封止する。
イヤボンディングは、直径２５μｍの金線を用いて、電
界効果トランジスタペレット３の上のゲート電極、ドレ
イン電極と、それぞれ対応する内部整合回路を構成する
チップコンデンサ４および整合回路基板等とを接続し、
次に、これらの内部整合回路とパッケージ側のリードの
内部端子とを同様に接続する。その後パッケージ上部
に、内側をＡｕメッキしたセラミック板で覆い、ＡｕＳ
ｎで封止する。
【００１６】本実施形態において、マウントおよび金線
のボンディング条件等については特に詳細を示していな
いが、従来の製造条件のままでよく、同等の材料を用い
た、通常の電界効果トランジスタの製造に用いられる条
件をそのまま適用できるものである。
のボンディング条件等については特に詳細を示していな
いが、従来の製造条件のままでよく、同等の材料を用い
た、通常の電界効果トランジスタの製造に用いられる条
件をそのまま適用できるものである。
【００１７】本実施形態によって作製された電界効果ト
ランジスタは、従来と同様な製造工程と、同様な製造条
件によって作製するものであるにもかかわらず、従来な
らばチップコンデンサの亀裂の発生が避けられない環境
温度変化の大きい条件下においても、キャリヤ上のＧａ
Ａｓペレットだけでなく、チップコンデンサ、整合回路
基板のいずれにも亀裂が発生することを避けることが可
能となる。
ランジスタは、従来と同様な製造工程と、同様な製造条
件によって作製するものであるにもかかわらず、従来な
らばチップコンデンサの亀裂の発生が避けられない環境
温度変化の大きい条件下においても、キャリヤ上のＧａ
Ａｓペレットだけでなく、チップコンデンサ、整合回路
基板のいずれにも亀裂が発生することを避けることが可
能となる。
【００１８】即ち、電界効果トランジスタのパッケージ
の放熱板として、通常はＣｕが使用されているが、Ｃｕ
の熱膨張係数に対してＧａＡｓの熱膨張係数が小さく、
また機械的にも脆く割れ易いため、ＧａＡｓの熱膨張係
数とほぼ同等なＣｕＷの合金、あるいはＣｕＭｏＣｕの
ような積層材料をキャリヤとして放熱板上に載置、接合
させている。その結果、環境温度の変化が大きくなって
も、ＧａＡｓの熱膨張係数とほぼ同等なＣｕＷの合金、
あるいはＣｕＭｏＣｕのような積層材料上にマウントさ
れているＧａＡｓペレットには亀裂が発生しない。
の放熱板として、通常はＣｕが使用されているが、Ｃｕ
の熱膨張係数に対してＧａＡｓの熱膨張係数が小さく、
また機械的にも脆く割れ易いため、ＧａＡｓの熱膨張係
数とほぼ同等なＣｕＷの合金、あるいはＣｕＭｏＣｕの
ような積層材料をキャリヤとして放熱板上に載置、接合
させている。その結果、環境温度の変化が大きくなって
も、ＧａＡｓの熱膨張係数とほぼ同等なＣｕＷの合金、
あるいはＣｕＭｏＣｕのような積層材料上にマウントさ
れているＧａＡｓペレットには亀裂が発生しない。
【００１９】しかし、セラミック系のチップコンデン
サ、整合回路基板等の場合は、キャリヤとの熱膨張係数
の差が大きいため、環境温度の変化が大きくなると亀裂
が発生し易くなるが、本実施形態の電界効果トランジス
タの場合には、従来ならばチップコンデンサに亀裂が発
生するような条件下でも亀裂は全く生じない。本実施形
態の電界効果トランジスタにおいて、キャリヤ上のＧａ
Ａｓペレットだけではなく、チップコンデンサ、整合回
路基板等の搭載物においても亀裂の発生が顕著に抑制さ
れることは、従来の電界効果トランジスタと異なり、特
にチップコンデンサ等の搭載物がマウントされた位置に
スリットが形成されているため、チップコンデンサとの
熱膨張係数差が大きいキャリヤの厚さが実効的に薄くな
り、環境温度の変化によってチップコンデンサの生ずる
熱応力が抑制されることによるものであると考えられ
る。
サ、整合回路基板等の場合は、キャリヤとの熱膨張係数
の差が大きいため、環境温度の変化が大きくなると亀裂
が発生し易くなるが、本実施形態の電界効果トランジス
タの場合には、従来ならばチップコンデンサに亀裂が発
生するような条件下でも亀裂は全く生じない。本実施形
態の電界効果トランジスタにおいて、キャリヤ上のＧａ
Ａｓペレットだけではなく、チップコンデンサ、整合回
路基板等の搭載物においても亀裂の発生が顕著に抑制さ
れることは、従来の電界効果トランジスタと異なり、特
にチップコンデンサ等の搭載物がマウントされた位置に
スリットが形成されているため、チップコンデンサとの
熱膨張係数差が大きいキャリヤの厚さが実効的に薄くな
り、環境温度の変化によってチップコンデンサの生ずる
熱応力が抑制されることによるものであると考えられ
る。
【００２０】従来例と本発明による効果を比較するた
め、図１に示す本実施形態の電界効果トランジスタの断
面構造と、図４に示す従来例による電界効果トランジス
タにおけるチップコンデンサに発生する熱応力を、キャ
リヤに形成されたスリットの深さを変えて計算し、各断
面構造による差を比較した。
め、図１に示す本実施形態の電界効果トランジスタの断
面構造と、図４に示す従来例による電界効果トランジス
タにおけるチップコンデンサに発生する熱応力を、キャ
リヤに形成されたスリットの深さを変えて計算し、各断
面構造による差を比較した。
【００２１】図１および図４に示した各断面図におい
て、各材料の寸法は、Ｃｕ製の放熱板は厚さ１．０ｍ
ｍ、幅８．５ｍｍ、ＣｕＷ製のキャリヤは厚さ１．０ｍ
ｍ、幅５．０ｍｍ、チップコンデンサは厚さ０．１ｍ
ｍ、幅１．２ｍｍとした。チップコンデンサに生ずる亀
裂の発生は、主にＣｕ製放熱板、ＣｕＷ製キャリヤ、お
よびチップコンデンサの各材料固有の熱膨張係数、ヤン
グ率、およびポアソン比等のパラメータが影響を有して
いることが推測されるが、特に支配的なパラメータは熱
膨張係数であると考えられる。
て、各材料の寸法は、Ｃｕ製の放熱板は厚さ１．０ｍ
ｍ、幅８．５ｍｍ、ＣｕＷ製のキャリヤは厚さ１．０ｍ
ｍ、幅５．０ｍｍ、チップコンデンサは厚さ０．１ｍ
ｍ、幅１．２ｍｍとした。チップコンデンサに生ずる亀
裂の発生は、主にＣｕ製放熱板、ＣｕＷ製キャリヤ、お
よびチップコンデンサの各材料固有の熱膨張係数、ヤン
グ率、およびポアソン比等のパラメータが影響を有して
いることが推測されるが、特に支配的なパラメータは熱
膨張係数であると考えられる。
【００２２】従って、簡単化のため、ＡｕＳｎソルダお
よびＣｕＷ製キャリヤの周囲を覆うセラミック壁等の材
料の存在は無視し、キャリヤは放熱板の中央にマウント
され、チップコンデンサはキャリヤの中央にマウントさ
れているものとし、前記３層構造の中央を軸にして左右
対称とした。熱応力の計算は、前記軸上の座標のＸ方向
変位を固定し、片側半分の領域のみ、有限要素法を用い
て行った。なお、環境温度は、３２０℃より２５℃迄変
化したものとし、チップコンデンサの熱膨張係数は８．
５ｘ１０-6／℃、ヤング率は１８．５ｘ１０11dyne／ｃ
ｍ2、ポアソン比は０．３２５とし、Ｃｕ製放熱板の熱
膨張係数は１６．７ｘ１０-6／℃、ヤング率は１１．７
ｘ１０11dyne／ｃｍ2、ポアソン比は０．３４３、キャ
リヤはＣｕＷ製で熱膨張係数は６．５ｘ１０-6／℃、ヤ
ング率は３１．０ｘ１０11dyne／ｃｍ2、ポアソン比は
０．２９６としている。
よびＣｕＷ製キャリヤの周囲を覆うセラミック壁等の材
料の存在は無視し、キャリヤは放熱板の中央にマウント
され、チップコンデンサはキャリヤの中央にマウントさ
れているものとし、前記３層構造の中央を軸にして左右
対称とした。熱応力の計算は、前記軸上の座標のＸ方向
変位を固定し、片側半分の領域のみ、有限要素法を用い
て行った。なお、環境温度は、３２０℃より２５℃迄変
化したものとし、チップコンデンサの熱膨張係数は８．
５ｘ１０-6／℃、ヤング率は１８．５ｘ１０11dyne／ｃ
ｍ2、ポアソン比は０．３２５とし、Ｃｕ製放熱板の熱
膨張係数は１６．７ｘ１０-6／℃、ヤング率は１１．７
ｘ１０11dyne／ｃｍ2、ポアソン比は０．３４３、キャ
リヤはＣｕＷ製で熱膨張係数は６．５ｘ１０-6／℃、ヤ
ング率は３１．０ｘ１０11dyne／ｃｍ2、ポアソン比は
０．２９６としている。
【００２３】この計算の結果、チップコンデンサ４の断
面の主応力は、キャリヤ２との境界付近、かつそのエッ
ジ５近傍で最大となった。図３は、キャリヤに形成され
たスリットの深さに対応して、チップコンデンサ４のエ
ッジ５近傍の主応力がどのように変化するかを示したグ
ラフである。この計測例では、チップコンデンサ４のエ
ッジ５近傍における主応力は、キャリヤ２に形成されて
いる幅２００μｍのスリットの深さが０．５ｍｍ程度よ
り小さくなると急激に減少し、０．７５ｍｍ付近ではス
リットが無い場合と比較して、概ね１／５に減少してい
る。即ち、スリットの深さがキャリヤの厚さの５０％か
ら７５％に変化するのに対応し、チップコンデンサのエ
ッジ近傍での主応力は概ね８０％から２５％に低減して
おり、本発明の優位性を示す結果となっている。なお、
スリット１１の長さは、概ねスリット方向に対しチップ
コンデンサ４の長さの２倍程度としている。
面の主応力は、キャリヤ２との境界付近、かつそのエッ
ジ５近傍で最大となった。図３は、キャリヤに形成され
たスリットの深さに対応して、チップコンデンサ４のエ
ッジ５近傍の主応力がどのように変化するかを示したグ
ラフである。この計測例では、チップコンデンサ４のエ
ッジ５近傍における主応力は、キャリヤ２に形成されて
いる幅２００μｍのスリットの深さが０．５ｍｍ程度よ
り小さくなると急激に減少し、０．７５ｍｍ付近ではス
リットが無い場合と比較して、概ね１／５に減少してい
る。即ち、スリットの深さがキャリヤの厚さの５０％か
ら７５％に変化するのに対応し、チップコンデンサのエ
ッジ近傍での主応力は概ね８０％から２５％に低減して
おり、本発明の優位性を示す結果となっている。なお、
スリット１１の長さは、概ねスリット方向に対しチップ
コンデンサ４の長さの２倍程度としている。
【００２４】図２は本発明の電界効果トランジスタの他
の実施形態を示す断面図である。本実施形態において
は、キャリヤ２にスリット１１を複数形成し、複数のチ
ップコンデンサ４、必要な場合は整合回路基板もスリッ
トの切り残し部に相当する所定の位置にＡｕＳｎでマウ
ントする。図１と同様に、Ｃｕ製の放熱板１の上にＣｕ
Ｗ製のキャリヤ２が載置、接合されており、このキャリ
ヤ２の、チップコンデンサ４がマウントされる中心位置
付近には、幅０．２ｍｍ、深さ０. ７ｍｍのスリット１
１が形成されると共に、このスリット１１と直角に交差
するもう一本のスリット１２が形成され、これらスリッ
ト１１，１２が形成された方の面がＣｕ製の放熱板１に
ＡｕＳｎソルダーにより載置、接合されている。
の実施形態を示す断面図である。本実施形態において
は、キャリヤ２にスリット１１を複数形成し、複数のチ
ップコンデンサ４、必要な場合は整合回路基板もスリッ
トの切り残し部に相当する所定の位置にＡｕＳｎでマウ
ントする。図１と同様に、Ｃｕ製の放熱板１の上にＣｕ
Ｗ製のキャリヤ２が載置、接合されており、このキャリ
ヤ２の、チップコンデンサ４がマウントされる中心位置
付近には、幅０．２ｍｍ、深さ０. ７ｍｍのスリット１
１が形成されると共に、このスリット１１と直角に交差
するもう一本のスリット１２が形成され、これらスリッ
ト１１，１２が形成された方の面がＣｕ製の放熱板１に
ＡｕＳｎソルダーにより載置、接合されている。
【００２５】本実施形態における電界効果トランジスタ
の製造は、キャリヤ２上の放熱板１の側にスリット１
１，１２が形成された位置、あるいはスリット１１，１
２の交差部に対応する位置にチップコンデンサ４をマウ
ントする以外は、第１の実施形態の電界効果トランジス
タの製造方法と同様である。
の製造は、キャリヤ２上の放熱板１の側にスリット１
１，１２が形成された位置、あるいはスリット１１，１
２の交差部に対応する位置にチップコンデンサ４をマウ
ントする以外は、第１の実施形態の電界効果トランジス
タの製造方法と同様である。
【００２６】即ち、最初に、ＧａＡｓからなる電界効果
トランジスタペレット３を、そのキャリヤ２の面上にＡ
ｕＳｎソルダーを用いてマウントし、さらにチップコン
デンサ４、整合回路基板等を、そのトランジスタペレッ
ト３と同様、ＡｕＳｎソルダーでマウントする。このチ
ップコンデンサ４がマウントされる位置は、スリット１
１，１２の形成部分に加えて、これらスリット１１，１
２同士の交差部等にほぼ相当する所定の位置である。図
面には示してないが、必要に応じてさらにスリットの本
数を増やし、位置の異なる複数のスリットを形成し、複
数のチップコンデンサ、整合回路基板等をそれぞれ異な
るスリット部あるいは異なるスリットの交差部上にマウ
ントする。
トランジスタペレット３を、そのキャリヤ２の面上にＡ
ｕＳｎソルダーを用いてマウントし、さらにチップコン
デンサ４、整合回路基板等を、そのトランジスタペレッ
ト３と同様、ＡｕＳｎソルダーでマウントする。このチ
ップコンデンサ４がマウントされる位置は、スリット１
１，１２の形成部分に加えて、これらスリット１１，１
２同士の交差部等にほぼ相当する所定の位置である。図
面には示してないが、必要に応じてさらにスリットの本
数を増やし、位置の異なる複数のスリットを形成し、複
数のチップコンデンサ、整合回路基板等をそれぞれ異な
るスリット部あるいは異なるスリットの交差部上にマウ
ントする。
【００２７】次に、電界効果トランジスタペレット３、
内部整合回路を構成するチップコンデンサ４および整合
回路基板等をマウントした後、ワイヤボンディングを行
うが、この場合も図１の場合と同様であり、直径２５μ
ｍの金線を用いて、電界効果トランジスタペレット３上
のゲート電極、ドレイン電極と、それぞれ対応する内部
整合回路を構成するチップコンデンサ４および整合回路
基板等とを接続し、次にこれらの内部整合回路とパッケ
ージ側のリードの内部端子とを同様に接続する。図示し
てないが、キャリヤの周囲はセラミック系の材料で壁面
が構成されており、その上面をセラミック板で覆い封止
する。
内部整合回路を構成するチップコンデンサ４および整合
回路基板等をマウントした後、ワイヤボンディングを行
うが、この場合も図１の場合と同様であり、直径２５μ
ｍの金線を用いて、電界効果トランジスタペレット３上
のゲート電極、ドレイン電極と、それぞれ対応する内部
整合回路を構成するチップコンデンサ４および整合回路
基板等とを接続し、次にこれらの内部整合回路とパッケ
ージ側のリードの内部端子とを同様に接続する。図示し
てないが、キャリヤの周囲はセラミック系の材料で壁面
が構成されており、その上面をセラミック板で覆い封止
する。
【００２８】本実施形態においては、図１の実施形態と
異なり、図２に示すように横方向のスリット１２が追加
され、２本のスリット１１，１２を用いているため、紙
面に垂直方向に長いチップコンデンサ４に対応すること
も可能となる。また、スリット１１またはスリット１
１，１２をの本数をさらに増やすことにより、チップコ
ンデンサ４のサイズのみならずマウント位置の自由度も
向上し、チップコンデンサ、整合回路基板等の全ての搭
載物への亀裂の発生を抑制することが出来る。
異なり、図２に示すように横方向のスリット１２が追加
され、２本のスリット１１，１２を用いているため、紙
面に垂直方向に長いチップコンデンサ４に対応すること
も可能となる。また、スリット１１またはスリット１
１，１２をの本数をさらに増やすことにより、チップコ
ンデンサ４のサイズのみならずマウント位置の自由度も
向上し、チップコンデンサ、整合回路基板等の全ての搭
載物への亀裂の発生を抑制することが出来る。
【００２９】例えば、これら複数のスリット１１，１２
の数は、チップコンデンサ４の長さ０．５〜１ｍｍに対
して１本程度入れることにより、亀裂の発生を抑制する
ことが出来る。
の数は、チップコンデンサ４の長さ０．５〜１ｍｍに対
して１本程度入れることにより、亀裂の発生を抑制する
ことが出来る。
【００３０】
【発明の効果】以上説明したように本発明を用いて製造
された電界効果トランジスタは、ＧａＡｓペレットだけ
でなく、特にＧａＡｓ以外の材料からなるチップコンデ
ンサや、キャリヤ上の他の搭載物が、環境温度の変動が
大きい場合でも、その影響を受け難くすることが出来、
その結果、電界効果トランジスタの信頼性向上の上で顕
著な効果をもたらすものである。
された電界効果トランジスタは、ＧａＡｓペレットだけ
でなく、特にＧａＡｓ以外の材料からなるチップコンデ
ンサや、キャリヤ上の他の搭載物が、環境温度の変動が
大きい場合でも、その影響を受け難くすることが出来、
その結果、電界効果トランジスタの信頼性向上の上で顕
著な効果をもたらすものである。
【図１】本発明の第１の実施形態を説明する電界効果ト
ランジスタの断面図。
ランジスタの断面図。
【図２】本発明の第２の実施形態を説明する電界効果ト
ランジスタの断面図。
ランジスタの断面図。
【図３】本発明の効果を説明するスリットと応力との関
係を示すグラフ。
係を示すグラフ。
【図４】従来例を説明する電界効果トランジスタの断面
図。
図。
１ 放熱板 ２ キャリア ３ 電界効果トランジスタペレット ４ チップコンデンサ ５ エッジ １１，１２ スリット
Claims (6)
- 【請求項１】 一面に電界効果トランジスタペレットが
載置されたキャリヤと、このキャリヤの他面に相対する
ように接合された放熱板とを有するパッケージを用いる
と共に、前記キャリヤの他面に１個以上のスリットが形
成され、このスリットの形成されたキャリヤ他面に対応
した前記ペレットの載置面にコンデンサを含む電子部品
が配置されたことを特徴とする電界効果トランジスタ。 - 【請求項２】 電界効果トランジスタペレットが、Ｇａ
Ａｓ等の化合物半導体からなる１個以上のものからな
り、コンデンサを含む電子部品が、１個以上のチップコ
ンデンサまたは内部整合回路基板からなり、これらがキ
ャリア上にマウントされた請求項１記載の電界効果トラ
ンジスタ。 - 【請求項３】 キャリヤに設けた複数のスリットは、そ
の一部または全てが互いに交差するように形成されたも
のである請求項１または２記載の電界効果トランジス
タ。 - 【請求項４】 スリットの長さは、コンデンサを含む電
子部品が配置された長さの１〜２倍である請求項１，２
または３記載の電界効果トランジスタ。 - 【請求項５】 放熱板がＣｕ製で、キャリヤがＣｕＷ製
であるとき、このキャリア上のスリットの深さがキャリ
ヤの厚さの０．５倍以上ある請求項１，２，３または４
記載の電界効果トランジスタ。 - 【請求項６】 放熱板上へののキャリヤの接合およびこ
のキャリア上への電界効果トランジスタペレット、コン
デンサを含む電子部品の接合は、ＡｕＳｎにより行われ
る請求項１，２または３記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093100A JP2002289763A (ja) | 2001-03-28 | 2001-03-28 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093100A JP2002289763A (ja) | 2001-03-28 | 2001-03-28 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289763A true JP2002289763A (ja) | 2002-10-04 |
Family
ID=18947473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093100A Withdrawn JP2002289763A (ja) | 2001-03-28 | 2001-03-28 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289763A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129899A (ja) * | 2003-08-28 | 2005-05-19 | Kyocera Corp | 配線基板および半導体装置 |
| JP2013046071A (ja) * | 2011-08-22 | 2013-03-04 | Lg Innotek Co Ltd | 発光素子パッケージ及びこれを含むライトユニット |
| JP2020074498A (ja) * | 2018-05-10 | 2020-05-14 | 三菱電機株式会社 | 半導体装置 |
-
2001
- 2001-03-28 JP JP2001093100A patent/JP2002289763A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005129899A (ja) * | 2003-08-28 | 2005-05-19 | Kyocera Corp | 配線基板および半導体装置 |
| JP2013046071A (ja) * | 2011-08-22 | 2013-03-04 | Lg Innotek Co Ltd | 発光素子パッケージ及びこれを含むライトユニット |
| JP2016213509A (ja) * | 2011-08-22 | 2016-12-15 | エルジー イノテック カンパニー リミテッド | 発光素子パッケージ及びこれを含むライトユニット |
| US9634215B2 (en) | 2011-08-22 | 2017-04-25 | Lg Innotek Co., Ltd. | Light emitting device package and light unit |
| USRE48858E1 (en) | 2011-08-22 | 2021-12-21 | Suzhou Lekin Semiconductor Co., Ltd. | Light emitting device package and light unit |
| JP2020074498A (ja) * | 2018-05-10 | 2020-05-14 | 三菱電機株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080603 |