KR20180005389A - 후막인쇄기법을 이용한 절연기판 - Google Patents

후막인쇄기법을 이용한 절연기판 Download PDF

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Abstract

후막인쇄기법을 이용한 절연기판이 개시된다. 본 발명의 절연기판은 제 1 금속층, 상기 제 1 금속층 상에 위치한 세라믹기판, 및 상기 세라믹기판 상에 위치한 적어도 하나의 패턴이 형성된 제 2 금속층을 포함하되, 상기 제 2 금속층은 복수의 인쇄금속층을 포함하며, 상기 복수의 인쇄금속층 중 적어도 하나의 인쇄금속층은 다른 인쇄금속층과 열팽창률이 서로 다른 것을 특징으로 한다. 본 발명에 의하면, 구리의 비율이 다른 적어도 하나의 인쇄금속층을 포함하기 때문에 반도체칩과 제 2 금속층 사이의 열팽창률 차이를 보상해줄 수 있다.

Description

후막인쇄기법을 이용한 절연기판{INSULATING SUBSTRATE USING THICK FILM PRINTING}
본 발명은 후막인쇄 기법을 이용한 절연기판에 관한 것으로서, 보다 구체적으로는 구리의 비율이 다른 적어도 하나의 인쇄금속층을 포함하기 때문에 반도체칩과 제 2 금속층 사이의 열팽창률 차이를 보상해줄 수 있는 절연기판에 관한 것이다.
파워 반도체(Power Semiconductor)는 전기에너지를 활용하기 위해 직류·교류 변환, 전압, 주파수 변화 등의 제어처리를 수행할 수 있다. 파워 반도체는 전력을 생산(발전)하는 단계부터 사용하는 단계(서비스)까지 여러 단계에서 다양한 기능을 수행한다. 특히, 사용단계에서는 가전, 스마트폰, 자동차 등 전기로 작동하는 제품의 작동 여부 및 성능을 결정짓는 핵심 부품으로 사용된다.
그러나 기존 파워 반도체는 반도체칩과 절연기판 사이에 열팽창률 차이가크기 때문에 반도체칩과 절연기판 사이에 버퍼층이 위치하였다. 이에 따라, 기존 파워 반도체는 공정이 복잡하며 열적 전기적 특성이 좋지 않다는 문제점이 있었다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 반도체칩과 제 2 금속층 사이의 열팽창률 차이를 보상해줄 수 있는 절연기판을 제공하는 것을 그 목적으로 한다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면 제 1 금속층, 상기 제 1 금속층 상에 위치한 세라믹기판, 및 상기 세라믹기판 상에 위치한 적어도 하나의 패턴이 형성된 제 2 금속층을 포함하되, 상기 제 2 금속층은 복수의 인쇄금속층을 포함하며, 상기 복수의 인쇄금속층 중 적어도 하나의 인쇄금속층은 다른 인쇄금속층과 열팽창률이 서로 다른 절연기판을 제공한다.
상기 복수의 인쇄 금속층은 구리와 글래스 프릿트(glass frit)를 포함할 수 있다.
상기 복수개의 인쇄금속층 중 적어도 하나의 인쇄금속층은 다른 인쇄금속층과 글래스 프릿트의 함량이 서로 다를 수 있다.
상기 복수의 인쇄 금속층은 하부로부터 순차적으로 적층되며, 상부에 위치한상기 인쇄금속층이 하부에 위치한 상기 인쇄금속층보다 글래스 프릿트의 함량이 커질 수 있다.
상기 제 2 금속층은 상부로 향할수록 열팽창계수가 작아질 수 있다.
상기 제 2 금속층은 TPC(Thick film Printed Copper) 공정을 이용하여 형성될 수 있다.
본 발명에 따른 절연기판의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 구리의 비율이 다른 적어도 하나의 인쇄금속층을 포함하기 때문에 반도체칩과 제 2 금속층 사이의 열팽창률 차이를 보상해줄 수 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 파워 반도체 패키지를 나타내는 도면이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 파워 반도체 패키지의 제조 방법을 순서대로 나타내는 도면들이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 파워 반도체 패키지를 나타내는 도면이다.
도 1에 도시한 바와 같이, 본 발명에 따른 파워 반도체 패키지(100)는 순차적으로 적층된 베이스(110), 제 1 금속층(120), 세라믹기판(130), 제 2 금속층(140), 및 반도체 칩(150)을 포함할 수 있다.
베이스(110)는 금속 재질을 포함할 수 있다. 예를 들어, 베이스(110)는 구리, 니켈이 도금된 구리, 알루미늄 실리콘 카바이드(AlSiC), 또는 구리 몰리브덴 합금(Cu/Mo alloy) 중 적어도 어느 하나를 포함할 수 있다. 베이스(110)는 적어도 하나의 세라믹기판(130)을 실장할 수 있다. 이에 따라, 베이스(110)의 면적은 다른 층에 비하여 넓을 수 있다. 베이스(110)는 열 전도율이 높은 금속 재질을 포함하기 때문에 방열에 도움이 될 수 있다.
제 1 금속층(120)은 베이스(110)의 일 면 상에 위치할 수 있다. 제 1 금속층(120)은 하부솔더(132)를 통해 베이스(110)와 결합될 수 있다. 제 1 금속층(120)은 전기 전도성이 뛰어난 물질을 포함할 수 있다. 제 1 금속층(120)은 구리 또는 니켈이 도금된 구리를 포함할 수 있다. 제 1 금속층(120)은 상부에서 발생한 열을 베이스(110)로 전달할 수 있다.
세라믹기판(130)은 제 1 금속층(120)의 일 면 상에 위치할 수 있다. 세라믹기판(130)은 반도체 칩(150)과 베이스(110)가 전기가 흐르지 않도록 절연 특성을 가질 수 있다. 또한, 세라믹기판(130)은 상부에서 발생한 열을 베이스(110)로 전달하기 위하여 열전도율이 높은 물질을 포함할 수 있다. 예를 들어, 세라믹기판(130)은 LTCC(Low Temperature Co-Fired Ceramic), HTCC(High Temperature Co-fired Ceramic), 산화알루미늄(Al2O3), 알루미늄나이트라이드(AIN), 및 질화규소(Si3N4) 중 적어도 어느 하나를 포함할 수 있다.
제 2 금속층(140)은 세라믹 기판(130)의 일 면 상에 위치할 수 있다. 제 2 금속층(140)은 세라믹 기판(130)의 적어도 일부에 패턴을 가지고 위치할 수 있다. 제 2 금속층(140)은 전도성이 높고 방열이 잘 되는 물질을 포함할 수 있다. 제 2 금속층(140)은 제 1 금속층(140)과 동일 또는 유사한 물질을 포함할 수 있다. 예를 들어, 제 2 금속층(140)은 구리 또는 니켈이 도금된 구리를 포함할 수 있다.
제 2 금속층(140)의 일 면 상에 반도체 칩(150)이 위치할 수 있다. 반도체 칩(150)은 제 2 금속층(140)과 직접 결합하거나 와이어(117)를 통해 결합할 수 있다. 반도체 칩(150)은 제 2 금속층(140)과 직접 결합할 때, 상부솔더(134)를 통하여 결합할 수 있다.
반도체 칩(150)은 고전력 칩(152)과 저전력 칩(154)을 포함할 수 있다. 예를 들어, 고전력 칩(152)은 전력 소자인 절연 게이트 양극성 트랜지스터(IGBT)일 수 있으며, 저전력 칩(154)은 제어 소자인 다이오드일 수 있다.
프레임(160)은 베이스(110)의 측면을 둘러싸며 상측으로 돌출될 수 있다. 프레임(160)은 반도체 칩(150)을 보호하는 기능을 할 수 있다. 프레임(160)은 파워 반도체 패키지(100)의 내부와 외부를 연결하는 리드(170)가 내부에 위치하기 때문에, 절연성을 띄는 물질을 포함할 수 있다.
리드(170)는 프레임(160) 내부에 고정될 수 있다. 리드(170)는 양 단이 프레임(160) 외부로 돌출될 수 있다. 리드(170)의 일 단은 파워 반도체 패키지(100)의 내부로 돌출되며, 리드(170)의 타 단은 파워 반도체 패키지(100)의 외부로 돌출될 수 있다. 리드(170)는 제 2 금속층(140)을 외부와 전기적으로 연결해줄 수 있다. 이에 따라, 리드(170)는 전기 전도성이 큰 물질을 포함할 수 있다. 예를 들어, 리드(170)는 금, 은, 구리, 또는 니켈 중 적어도 어느 하나를 포함할 수 있다.
몰드(180)는 프레임(160)의 내부에 채워질 수 있다. 몰드(180)는 파워 반도체 패키지(100) 내부에 위치한 반도체 칩(150), 세라믹기판(130) 등을 고정시킬 수 있다. 또한, 몰드(170)는 파워 반도체 패키지(100) 내부에 위치한 반도체 칩(150), 세라믹기판(130) 등을 외부의 충격으로부터 보호할 수 있다. 이에 따라, 몰드(180)는 반도체 칩(150)의 상부면까지 형성될 수 있다. 예를 들어, 몰드(180)는 에폭시 몰드 컴파운드(EMC) 또는 실리콘 겔을 포함할 수 있다.
커버(190)는 파워 반도체 패키지(100)를 외부의 충격으로부터 보호하기 위하여 몰드(180)의 상측에 위치할 수 있다. 커버(190)는 리드(170)와 접할 수 있기 때문에, 절연성을 띈 물질을 포함할 수 있다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 파워 반도체 패키지의 제조 방법을 순서대로 나타내는 도면들이다.
우선, 도 2에 도시한 바와 같이, 세라믹기판(130)의 일 면 상에 제 1 금속층(120)이 위치하며, 이와 대향하는 타 면 상에 제 2 금속층(140)이 형성될 수 있다. 상술한 것과 같이 제 2 금속층(140)은 패턴이 형성될 수 있다.
본 실시예에 따른 절연기판은 세라믹기판(130) 상에 TPC(Thick film Printed Copper) 공정을 이용하여 제 1,2 금속층(120, 140)을 증착할 수 있다.
TPC 공정은 세라믹기판(130) 상에 직접 제 2 금속층(140)이 포함하는 물질(예를 들어, 구리에 글래스 프릿트(glass frit)를 혼합한 페이스트)을 얇게 패턴대로 프린팅할 수 있다. 그 후에, 제 2 금속층(140)을 건조시켜 용매를 제거할 수 있다. 예를 들어, 제2 금속층(140)의 건조온도는 약 120도일 수 있다. 그 후에, 프린팅된 제 2 금속층(140) 상에 다시 제 2 금속층(140)이 포함하는 물질을 패턴대로 적층할 수 있다. 상술한 방식과 같이 제 2 금속층(140)을 복수회 프린팅 및 건조시킨 후, 프린팅된 물질을 소결시킬 수 있다. 예를 들어, 소결 온도는 약 900도일 수 있다.
세라믹기판(130) 상에 제 1 금속층(120)을 증착할 때에도 상술한 것과 같이 세라믹기판(130) 상에 TPC 공정을 통해 제 1 금속층(120)이 포함하는 물질(예를 들어, 구리에 글래스 프릿트를 혼합한 페이스트)을 복수회 프린팅 하여 증착할 수 있다.
TPC공정은 DBC공정보다 소결 온도가 낮기 때문에 비용이 적게 들 수 있다. 또한, 에칭 공정이 따로 요구되지 않아 공정이 간단해질 수 있다.
도 3에 도시된 바와 같이, 세라믹기판(130) 상에 제 1,2 금속층(120, 140)을 증착한 후, 제 2 금속층(140) 상에 반도체 칩(150)과 와이어(117)를 증착할 수 있다.
반도체칩(150)은 상부솔더(134)를 통해 반도체 칩(150)과 제 2 금속층(140)을 부착할 수 있다. 반도체칩(150)은 제 2 금속층(140)과 와이어(117)를 통해서 전기적으로 연결될 수도 있다.
도 4에 도시된 바와 같이, 기존 발명에 따른 파워 반도체 패키지(100)는 제 2 금속층(140)과 반도체칩(150) 사이에 버퍼층(146)이 위치할 수 있다. 제 2 금속층(140)과 반도체칩(150)은 서로 열팽창계수의 차이가 크기 때문에 소결 및 냉각 공정을 반복하면 열응력에 의해 크랙이 형성되거나 휘게될 수 있다. 이에 따라, 열팽창계수가 제 2 금속층(140)보다 높으며 반도체칩(150)보다 낮은 버퍼층(146)이 두 층 사이에 위치하여 열응력을 방지할 수 있다.
그러나, 버퍼층(146)이 위치할 경우, 버퍼층(146)을 제 2 금속층(140) 상에 부착하기 위하여 제 1 상부솔더(134a)가 필요하며 반도체칩(150)을 버퍼층 상에 부착하기 위하여 제 2 상부솔더(134b)가 필요할 수 있다. 즉, 파워 반도체 패키지를 제조하기 위해 솔더링 공정이 더 추가될 수 있음을 의미한다. 이에 따라, 파워 반도체 패키지의 제조 공정이 복잡해지며 비용이 상승할 수 있다는 문제점이 있다.
또한, 제 2 상부솔더(134b) 및 버퍼층(146)이 위치할 경우 전류 및 열전달 경로가 길어지기 때문에 파워 반도체 패키지의 전기적, 열적 성능이 악화될 수 있다는 문제점이 있다.
이와 달리, 도 5에 도시한 바와 같이, 본 발명에 따른 파워 반도체 패키지(100)는 제 2 금속층(140)이 복수의 인쇄 금속층을 포함할 수 있다. 예를 들어, 제 2 금속층(140)은 제 1 내지 6 인쇄금속층(140a, 140f)을 포함할 수 있다. 제 1 내지 6 인쇄금속층(140a-140f)은 세라믹 기판(130) 상에 순차적으로 적층될 수 있다. 제 1 내지 6 인쇄금속층(140a-140f)은 서로 열팽창계수가 다를 수 있다.
예를 들어, 제 1 인쇄금속층(140a)에서 제 6 인쇄금속층(140f)으로 갈수록, 인쇄된 금속층은 구리 내부에 글래스 프릿트의 함량이 커질 수 있다. 즉, 상부에 위치한 인쇄금속층이 하부에 위치한 인쇄금속층보다 글래스 프릿트의 함량이 클 수 있음을 의미한다. 글래스 프릿트는 구리가 세라믹기판(130)에 쉽게 부착되도록 도울 수 있다.
글래스 프릿트는 열팽창계수가 구리보다 작기 때문에 제 1 내지 6 인쇄금속층(140a-140f) 내에서 글래스 프릿트의 함량이 클수록 열팽창계수가 작아질 수 있다. 이에 따라, 열팽창계수가 제 1 인쇄금속층(140a)에서 제 6 인쇄금속층(140f)으로 갈수록 작아질 수 있다. 즉, 상부로 향할수록 제 2 금속층(140)의 열팽창계수가 작아질 수 있음을 의미한다.
이에 따라, 반도체칩(150)과 인접한 제 6 인쇄금속층(140f)은 열팽창계수의 차이가 적어 열응력에 의하여 칩이 휘거나 파손되는 것을 방지할 수 있따.
본 도면에서는 제 1 내지 6 인쇄금속층(140a-140f)만을 도시하였지만 이에 한정하지 아니하며, 제조 공정에 따라서 다양한 층을 가질 수 있다.
세라믹기판(130) 상에 제 1 내지 6 인쇄금속층(140a-140f)을 인쇄하기 위하여 TPC 공정을 사용할 수 있다. 우선, 세라믹기판(130) 상에 구리 함량이 높은 제 1 인쇄금속층(140a)을 인쇄한 후 소결시킬 수 있다. 그 후에 글래스 성분의 함량이 높아지는 각 층을 순차적으로 인쇄한 후 건조 시킬 수 있다. 그 후에, 순차적으로 제 6 인쇄금속층(140f)까지 인쇄하여 소결시킬 수 있다.
도 2에서 상술한 것과 같이, TPC 공정은 소결 온도가 낮기 때문에 비용이 적게 들 수 있고 에칭공정이 따로 요구되지 않아 공정이 간단해질 수 있다. 또한, 제 2 금속층(140)이 제 1 내지 6 인쇄금속층(140a-140f)을 포함하기 때문에, 버퍼층(146)이 필요하지 않아 공정이 간단해지며 비용이 절약될 수 있다. 또한, 버퍼층(146)이 위치하지 않기 때문에 전류 경로 및 열전달 경로가 짧아져 파워 반도체 패키지의 전기적 열적 성능이 개선될 수 있다.
도 6에 도시된 바와 같이, 반도체칩(150)을 제 2 금속층(140) 상에 부착한 후, 제 1 금속층(120)을 베이스(110) 상에 부착할 수 있다. 제 1 금속층(120)은 하부솔더(132)를 통해 베이스(110)와 부착될 수 있다. 제 1 금속층(120)과 베이스(110)의 결합 공정은 제 2 금속층(140)과 반도체칩(150)의 결합공정과 동일 또는 유사할 수 있다.
그 후에, 도 7에 도시된 바와 같이, 베이스(110)의 측면에 리드(170)가 포함된 프레임(160)을 결합할 수 있다. 예를 들어, 프레임(160)과 베이스(110)는 스크류를 통해 결합할 수 있다.
리드(170)는 제 2 금속층(140)을 와이어(117)를 통해 외부와 연결시킬 수 있다.
그 후에, 도 8에 도시한 바와 같이, 몰드(180)를 프레임(160) 내에 채울 수 있다. 몰드(180)는 상술한 바와 같이, 반도체 칩(150) 및 세라믹기판(130)을 보호하기 위하여 반도체칩(150)의 상부면까지 채워질 수 있다.
마지막으로, 도 9에 도시한 바와 같이, 몰드(180)의 상부에 커버(190)를 덮어 파워 반도체 패키지(100)를 완성할 수 있다. 커버(190)는 프레임(160)과 결합될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.

Claims (6)

  1. 제 1 금속층;
    상기 제 1 금속층 상에 위치한 세라믹기판; 및
    상기 세라믹기판 상에 위치한 적어도 하나의 패턴이 형성된 제 2 금속층을 포함하되,
    상기 제 2 금속층은 복수의 인쇄금속층을 포함하며,
    상기 복수의 인쇄금속층 중 적어도 하나의 인쇄금속층은 다른 인쇄금속층과 열팽창률이 서로 다른 절연기판.
  2. 제 1항에 있어서,
    상기 복수의 인쇄 금속층은,
    구리와 글래스 프릿트(glass frit)를 포함하는 절연기판.
  3. 제 2항에 있어서,
    상기 복수개의 인쇄금속층 중 적어도 하나의 인쇄금속층은,
    다른 인쇄금속층과 글래스 프릿트의 함량이 서로 다른 절연기판.
  4. 제 2항에 있어서,
    상기 복수의 인쇄금속층은,
    하부로부터 순차적으로 적층되며, 상부에 위치한 상기 인쇄금속층이 하부에 위치한 상기 인쇄금속층보다 글래스 프릿트의 함량이 큰 절연기판.
  5. 제 1항에 있어서,
    상기 제 2 금속층은,
    상부로 향할수록 열팽창계수가 작아지는 절연기판.
  6. 제 1항에 있어서,
    상기 제 2 금속층은,
    TPC(Thick film Printed Copper) 공정을 이용하여 형성된 절연기판.
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* Cited by examiner, † Cited by third party
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