KR20210055951A - 방열 기판, 그 제조 방법, 그리고 이를 포함하는 반도체 패키지 - Google Patents

방열 기판, 그 제조 방법, 그리고 이를 포함하는 반도체 패키지 Download PDF

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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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Abstract

본 발명의 일 실시예에 따른 반도체 패키지는 절연 기판(10), 그리고 상기 절연 기판(10) 위에 형성되는 제1 금속층(20)을 포함하는 방열 기판(100); 상기 제1 금속층(20) 위에 위치하는 적어도 하나 이상의 반도체 칩(200); 상기 반도체 칩(200)과 연결되며 상기 반도체 칩(200)을 외부와 전기적으로 연결하는 복수개의 리드 프레임(300); 그리고 상기 방열 기판(100)의 일부를 덮는 패키지 하우징(500);을 포함하고, 상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 돌출된다.

Description

방열 기판, 그 제조 방법, 그리고 이를 포함하는 반도체 패키지{HEAT SINK BOARD, MANUFACTURING METHOD THEREOF, AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 방열 기판, 그 제조 방법, 그리고 이를 포함하는 반도체 패키지에 관한 것으로, 보다 구체적으로는 외부 충격에 의한 손상을 최소화하고 제조 비용을 절감할 수 있는 방열 기판, 그 제조 방법, 그리고 이를 포함하는 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 인쇄 회로 기판(Printed Circuit Board, PCB), 인쇄 회로 기판 위에 형성된 반도체 칩, 반도체 칩을 와이어 본딩(wire bonding)을 통해 외부와 전기적으로 연결하는 리드 프레임, 인쇄 회로 기판을 덮는 패키지 하우징을 포함한다.
여기서, 인쇄 회로 기판은 반도체 칩에서 발생하는 열을 외부로 방출하기 위한 방열 기판(heat sink board)으로 사용될 수 있다. 일반적으로 방열 기판(heat sink board)은 세라믹 절연 기판, 세라믹 절연 기판의 상부와 하부에 각각 형성된 상부 금속층 및 하부 금속층을 포함한다. 이러한 방열 기판은 방열을 위해 상부 금속층과 하부 금속층 사이에 위치하는 세라믹 절연 기판의 양단부가 상부 금속층 및 하부 금속층의 양단부보다 돌출되어 형성된다.
따라서, 상부 금속층 및 하부 금속층보다 외측으로 돌출된 세라믹 절연 기판은 외부 충격에 의해 손상되기 쉽다.
또한, 방열을 위해 사용되는 세라믹 절연 기판의 두께는 200um 내지 300um이 어야 하므로 방열 기판의 두께는 두꺼워지게 되므로 제조 비용이 증가하게 된다. 그리고, 보다 많은 열을 방출하기 위해 방열층 아래에 별도의 보조 방열 기판을 부착하는 경우에는 방열 기판의 두께는 더욱 두꺼워지게 되며 제조 비용도 증가하게 된다.
본 발명에서는 외부 충격에 의한 손상을 최소화하고 제조 비용을 절감할 수 있는 방열 기판, 그 제조 방법, 그리고 이를 포함하는 반도체 패키지를 제공하고자 한다.
본 발명의 일 실시예에 따른 방열 기판은 절연 기판(10); 그리고 상기 절연 기판(10) 위에 형성되는 제1 금속층(20);을 포함하고, 상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 돌출된다.
상기 제1 금속층(20) 위에 형성되는 제2 금속층(30)을 더 포함하고, 상기 제2 금속층(30)의 양단부(30a, 30b)와 상기 제1 금속층(20)의 양단부(20a, 20b)는 동일한 가상선 상에 위치하고, 상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 외측에 위치할 수 있다.
상기 제2 금속층(30)은 적층된 복수개의 서브 금속층을 포함할 수 있다.
상기 절연 기판(10)의 일단부는 상기 제1 금속층(20)의 일단부보다 5um 내지 8cm 더 외측으로 돌출할 수 있다.
상기 절연 기판(10)은 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4), 알루미늄 실리콘카바이드(AlSiC), 실리콘카바이드(SiC), 지르코늄(Zr) 및 이들의 혼합물 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 제1 금속층(20)은 은(Ag), 또는 50% 이상의 은(Ag)를 포함하는 합금 중에서 선택된 어느 하나를 포함할 수 있다.
상기 제1 금속층(20) 또는 제2 금속층(30) 중 적어도 하나는 니켈(Ni), 구리(Cu), 및, 50% 이상의 니켈(Ni) 또는 구리(Cu)를 포함하는 합금 중에서 선택된 어느 하나를 포함할 수 있다.
상기 절연 기판(10)의 두께는 상기 제1 금속층(20)의 두께보다 두꺼울 수 있다.
상기 절연 기판(10)의 두께는 0.1mm 내지 10mm일 수 있다.
상기 제1 금속층(20)의 두께는 1um 내지 100um일 수 있다.
또한, 본 발명의 일 실시예에 따른 방열 기판의 제조 방법은 절연 기판(10) 위에 도금 공정 또는 스퍼터링 공정을 진행하여 제1 금속층(20)을 형성하는 단계;를 포함하고, 상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 돌출될 수 있다.
상기 제1 금속층(20)의 두께는 1um 내지 100um일 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는 절연 기판(10), 그리고 상기 절연 기판(10) 위에 형성되는 제1 금속층(20)을 포함하는 방열 기판(100); 상기 제1 금속층(20) 위에 위치하는 적어도 하나 이상의 반도체 칩(200); 상기 반도체 칩(200)과 연결되며 상기 반도체 칩(200)을 외부와 전기적으로 연결하는 복수개의 리드 프레임(300); 및 상기 방열 기판(100)의 일부를 덮는 패키지 하우징(500);을 포함하고, 상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 돌출된다.
상기 제1 금속층(20) 위에 형성되는 제2 금속층(30)을 더 포함하고, 상기 제2 금속층(30)의 양단부(30a, 30b)와 상기 제1 금속층(20)의 양단부(20a, 20b)는 동일한 가상선 상에 위치하고, 상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 외측에 위치할 수 있다.
상기 절연 기판(10)은 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4), 알루미늄 실리콘카바이드(AlSiC), 실리콘카바이드(SiC), 지르코늄(Zr) 및 이들의 혼합물 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 제1 금속층(20)은 은(Ag), 또는 50% 이상의 은(Ag)를 포함하는 합금 중에서 선택된 어느 하나를 포함할 수 있다.
상기 제1 금속층(20) 또는 제2 금속층(30) 중 적어도 하나는 니켈(Ni), 구리(Cu), 및, 50% 이상의 니켈(Ni) 또는 구리(Cu)를 포함하는 합금 중에서 선택된 어느 하나를 포함할 수 있다.
상기 절연 기판(10)의 두께는 상기 제1 금속층(20)의 두께보다 두꺼울 수 있다.
상기 절연 기판(10)의 두께는 0.1mm 내지 10mm일 수 있다.
상기 제1 금속층(20)의 두께는 1um 내지 100um일 수 있다.
상기 방열 기판의 면적의 50% 이상은 상기 패키지 하우징의 외부로 노출될 수 있다.
복수개의 상기 반도체 칩(200)을 서로 전기적으로 연결하는 복수개의 연결 부재(400)를 더 포함하고, 상기 연결 부재(400)는 금속 클립 또는 금속 스페이서를 포함하고, 상기 연결 부재(400)는 상기 반도체 칩(200)의 칩 패드에 부착될 수 있다.
상기 반도체 칩(200)은 금속 산화막 반도체 전계효과 트랜지스터(MOSFET), 절연 게이트 양극성 트랜지스터(Insulated gate bipolar transistor,　IGBT) 및 다이오드(diode) 중에서 선택된 어느 하나를 포함할 수 있다.
상기 반도체 칩(200)은 실리콘(Si), 실리콘카바이드(SiC) 및 갈륨나이트라이드(GaN) 중에서 선택된 어느 하나로 이루어질 수 있다.
상기 패키지 하우징(500)은 에폭시 몰딩 컴파운드 (Epoxy Molding Compound, EMC), 폴리부틸렌 테레프탈레이트(polybutylene terephthalate, PBT) 및 폴리페닐렌 설파이드(PolyPhenylene Sulfide, PPS) 중에서 선택된 어느 하나로 이루어질 수 있다.
본 발명의 일 실시예에 따른 방열 기판 및 이를 포함하는 반도체 패키지는 절연 기판 위에 도금 공정 또는 스퍼터링 공정을 이용하여 금속층을 형성하므로, 제조 비용을 절감할 수 있다.
또한, 금속층을 도금 공정 또는 스퍼터링 공정을 이용하여 형성함으로써, 보다 얇은 두께의 금속층을 형성할 수 있어 방열 효과를 최대화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 방열 기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 방열 기판의 사시도이다.
도 3은 본 발명의 다른 실시예에 따른 방열 기판의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 방열 기판의 제조 방법의 순서도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 사시도이다.
도 7은 도 6의 일부 분해 사시도이다.
도 8은 도 6의 리드 프레임에 연결된 금속 클립을 확대 도시한 사시도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 방열 기판의 단면도이고, 도 2는 본 발명의 일 실시예에 따른 방열 기판의 사시도이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 방열 기판(100)은 절연 기판(10), 그리고 절연 기판(10) 위에 형성되는 제1 금속층(20)을 포함한다.
절연 기판(10)은 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4), 알루미늄 실리콘카바이드(AlSiC; 알식), 실리콘카바이드(SiC), 지르코늄(Zr) 및 이들의 혼합물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 절연 기판(10)의 두께는 0.1mm 내지 10mm일 수 있다.
제1 금속층(20)은 은(Ag)의 단일 금속, 또는 50% 이상의 은(Ag)를 포함하는 합금 중에서 선택된 어느 하나를 포함할 수 있다. 또한, 제1 금속층(20)은 니켈(Ni), 구리(Cu)의 단일 금속, 및, 50% 이상의 니켈(Ni) 또는 구리(Cu)를 포함하는 합금 중에서 선택된 어느 하나를 포함할 수 있다.
제1 금속층(20)의 두께는 1um 내지 100um일 수 있다. 이와 같이, 제1 금속층(20)의 두께는 절연 기판(10)의 두께보다 얇을 수 있다. 따라서, 방열 효과를 최대화할 수 있다.
절연 기판(10)의 양단부(10a, 10b)는 제1 금속층(20)의 양단부(20a, 20b)보다 외측으로 돌출될 수 있다.
이 때, 절연 기판(10)의 일단부(10a)는 제1 금속층(20)의 일단부(20a)보다 5um 내지 8cm의 제1 돌출 길이(D1)만큼 더 외측으로 돌출할 수 있다. 동일하게, 절연 기판(10)의 타단부(10b)는 제1 금속층(20)의 타단부(20b)보다 5um 내지 8cm의 제2 돌출 길이(D2)만큼 더 외측으로 돌출할 수 있다.
여기서, 제1 돌출 길이(D1)와 제2 돌출 길이(D2)는 서로 동일하거나 다를 수 있다.
한편, 상기 일 실시예에서는 절연 기판(10) 위에 제1 금속층(20)만이 형성되어 있으나, 제1 금속층(20) 위에 제2 금속층(30)이 형성되는 다른 실시예도 가능하다.
이하에서, 도 3을 참고하여, 본 발명의 다른 실시예에 따른 방열 기판에 대해 상세히 설명한다.
도 3은 본 발명의 다른 실시예에 따른 방열 기판의 단면도이다.
도 3에 도시된 다른 실시예는 도 1 및 2에 도시된 일 실시예와 비교하여 제2금속층의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 3에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 방열 기판(100)은 절연 기판(10), 절연 기판(10) 위에 형성되는 제1 금속층(20), 그리고 제1 금속층(20) 위에 형성되는 제2 금속층(30)을 포함한다.
이 때, 제1 금속층(20)의 양단부(20a, 20b)와 제2 금속층(30)의 양단부(30a, 30b)는 동일한 가상선(L1, L2) 상에 위치할 수 있다.
절연 기판(10)의 두께는 0.1mm 내지 10mm일 수 있다. 그리고, 절연 기판(10)의 양단부(10a, 10b)는 제1 금속층(20)의 양단부(20a, 20b)보다 외측으로 돌출될 수 있다. 동일하게, 절연 기판(10)의 양단부(10a, 10b)는 제2 금속층(30)의 양단부(30a, 30b)보다 외측으로 돌출될 수 있다.
이 때, 절연 기판(10)의 일단부(10a)는 제1 금속층(20)의 일단부(20a) 또는 제2 금속층(30)의 일단부(30a)보다 5um 내지 8cm의 제1 돌출 길이(D1)만큼 더 외측으로 돌출할 수 있다. 동일하게, 절연 기판(10)의 타단부(10b)는 제1 금속층(20)의 타단부(20b) 또는 제2 금속층(30)의 타단부(30b)보다 5um 내지 8cm의 제2 돌출 길이(D2)만큼 더 외측으로 돌출할 수 있다. 여기서, 제1 돌출 길이(D1)와 제2 돌출 길이(D2)는 서로 동일하거나 다를 수 있다.
제2 금속층(30)은 적층된 복수개의 서브 금속층(31)을 포함할 수 있다. 본실시예의 도 3에서는 3개의 서브 금속층(31)을 도시하였으나, 반드시 이에 한정되는 것은 아니며, 다양한 수의 서브 금속층(31)을 형성할 수 있다.
제1 금속층(20)의 두께 또는 제2 금속층(30)의 두께 각각 1um 내지 100um일 수 있으나, 이에 한정되는 것은 아니며, 제1 금속층(20)과 제2 금속층(30)의 두께의 합이 1um 내지 100um일 수도 있다.
이하에서, 도 3에 도시된 본 발명의 일 실시예에 따른 방열 기판의 제조 방법에 대해 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 방열 기판의 제조 방법의 순서도이다.
도 4에 도시한 바와 같이, 본 발명의 일 실시예에 따른 방열 기판의 제조 방법은 우선, 절연 기판(10) 위에 도금 공정 또는 스퍼터링 공정을 진행하여 얇은 두께의 제1 금속층(20)을 형성한다(S10). 도금 공정은 전기 도금 또는 무전해 도금 방식을 사용할 수 있다.
이와 같이, 제1 금속층(20)을 도금 공정 또는 스퍼터링 공정을 이용하여 형성함으로써, 보다 얇은 두께의 제1 금속층(20)을 형성할 수 있어 제조 비용을 절감하고 방열 효과를 최대화할 수 있다.
이 때, 절연 기판(10)의 양단부(10a, 10b)는 제1 금속층(20)의 양단부(20a, 20b)보다 외측으로 돌출될 수 있다.
다음으로, 제1 금속층(20) 위에 도금 공정 또는 스퍼터링 공정을 이용하여 제2 금속층(30)을 형성할 수 있다(S20). 이 때, 제1 금속층(20)의 양단부(20a, 20b)와 제2 금속층(30)의 양단부(30a, 30b)는 동일한 가상선(L1, L2) 상에 위치할 수 있다.
이상에서와 같이, 제1 금속층(20)은 물론 제2 금속층(30)까지 모두 도금 공정 또는 스퍼터링 공정을 이용하여 금속층을 형성하는 경우 보다 얇은 두께의 금속층을 형성할 수 있게 되어 제조 비용을 절감하는 동시에, 방열 효과를 극대화할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 사시도이며, 도 7은 도 6의 일부 분해 사시도이고, 도 8은 도 6의 리드 프레임에 연결된 금속 클립을 확대 도시한 사시도이다.
도 5 내지 도 8에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지는 방열 기판(100), 적어도 하나 이상의 반도체 칩(200), 복수개의 리드 프레임(300), 복수개의 연결 부재(400), 그리고 패키지 하우징(500)을 포함한다.
방열 기판(100)은 절연 기판(10), 그리고 절연 기판(10) 위에 형성되는 제1 금속층(20)을 포함한다. 본 실시예에서는 제1 금속층(20)만을 도시하였으나, 반드시 이에 한정되는 것은 아니며 복수개의 서브 금속층(31)을 가지는 제2 금속층(30)이 형성될 수도 있다.
절연 기판(10)은 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4), 알루미늄 실리콘카바이드(AlSiC; 알식), 실리콘카바이드(SiC), 지르코늄(Zr) 및 이들의 혼합물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 절연 기판(10)의 두께는 0.1mm 내지 10mm일 수 있다.
제1 금속층(20)은 은(Ag)의 단일 금속, 또는 50% 이상의 은(Ag)를 포함하는 합금 중에서 선택된 어느 하나를 포함할 수 있다. 또한, 제1 금속층(20)은 니켈(Ni), 구리(Cu)의 단일 금속, 및, 50% 이상의 니켈(Ni) 또는 구리(Cu)를 포함하는 합금 중에서 선택된 어느 하나를 포함할 수 있다.
제1 금속층(20)의 두께는 1um 내지 100um일 수 있다. 이와 같이, 제1 금속층(20)의 두께는 절연 기판(10)의 두께보다 얇을 수 있다. 따라서, 방열 효과를 최대화할 수 있다.
절연 기판(10)의 양단부(10a, 10b)는 제1 금속층(20)의 양단부(20a, 20b)보다 외측으로 돌출될 수 있다. 이 때, 절연 기판(10)의 일단부(10a)는 제1 금속층(20)의 일단부(20a)보다 5um 내지 8cm의 제1 돌출 길이(D1)만큼 더 외측으로 돌출할 수 있다. 동일하게, 절연 기판(10)의 타단부(10b)는 제1 금속층(20)의 타단부(20b)보다 5um 내지 8cm의 제2 돌출 길이(D2)만큼 더 외측으로 돌출할 수 있다. 여기서, 제1 돌출 길이(D1)와 제2 돌출 길이(D2)는 서로 동일하거나 다를 수 있다.
도 5 내지 도 8에 도시된 본 발명의 일 실시예에 따른 반도체 패키지의 방열 기판은 도 1 및 2에 도시된 본 발명의 일 실시예에 따른 방열 기판을 적용하였으나, 반드시 이에 한정되는 것은 아니며, 도 3에 도시된 본 발명의 다른 실시예에 따른 방열 기판을 적용하는 것도 가능하다.
한편, 도 5 내지 도 8에 도시한 바와 같이, 반도체 칩(200)은 제1 금속층(20) 위에 위치할 수 있다. 이러한 반도체 칩(200)은 솔더링(Soldering) 공정, 은 신터링(Ag sintering) 공정, 또는 구리 신터링(Cu sintering) 공정을 통해 접착 부재(220)를 형성하여 제1 금속층(20)에 접착될 수 있다.
반도체 칩(200)은 금속 산화막 반도체 전계효과 트랜지스터 (MOSFET), 절연 게이트 양극성 트랜지스터 (Insulated gate bipolar transistor,　IGBT) 및 다이오드(diode) 중에서 선택된 어느 하나를 포함할 수 있다. 이러한 반도체 칩(200)은 실리콘(Si), 실리콘카바이드(SiC) 및 갈륨나이트라이드(GaN) 중에서 선택된 어느 하나로 이루어질 수 있다. 반도체 칩(200)에는 연결 부재(400)와 전기적으로 연결되기 위한 칩 패드(210)가 형성될 수 있다.
복수개의 연결 부재(400)는 복수개의 반도체 칩(200)을 서로 전기적으로 연결할 수 있다. 이러한 연결 부재(400)는 금속 클립 또는 금속 스페이서를 포함할 수 있으며, 도 8에는 금속 클립으로 이루어진 연결 부재(400)를 도시하고 있다. 연결 부재(400)는 반도체 칩(200)의 칩 패드(210)에 부착되어 전기적으로 연결될 수 있다.
리드 프레임(300)은 복수개의 연결 부재(400)를 통해 반도체 칩(200)과 연결되며 반도체 칩(200)을 외부와 전기적으로 연결시킬 수 있다.
이 때, 리드 프레임(300)은 초음파 웰딩 공정을 이용하여 방열 기판(100)의 제1 금속층(20)에 별도의 접착 부재 없이 부착시킬 수 있다.
패키지 하우징(500)은 방열 기판(100)을 보호하기 위해 방열 기판(100)의 일부를 덮을 수 있다. 이 때, 방열 기판(100)의 면적의 50% 이상은 패키지 하우징(500)의 외부로 노출될 수 있다. 따라서, 방열 효과를 최대화할 수 있다. 이러한 패키지 하우징(500)은 에폭시 몰딩 컴파운드 (Epoxy Molding Compound, EMC), 폴리부틸렌 테레프탈레이트(polybutylene terephthalate, PBT), 폴리페닐렌 설파이드(PolyPhenylene Sulfide, PPS) 중에서 선택된 어느 하나로 이루어질 수 있다.
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
10: 절연 기판 20: 제1 금속층
30: 제2 금속층 100: 방열 기판
200: 반도체 칩 300: 리드 프레임
400: 연결 부재 500: 패키지 하우징

Claims (25)

  1. 절연 기판(10); 그리고
    상기 절연 기판(10) 위에 형성되는 제1 금속층(20);
    을 포함하고,
    상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 돌출되는, 방열 기판.
  2. 제 1 항에 있어서,
    상기 제1 금속층(20) 위에 형성되는 제2 금속층(30)을 더 포함하고,
    상기 제2 금속층(30)의 양단부(30a, 30b)와 상기 제1 금속층(20)의 양단부(20a, 20b)는 동일한 가상선 상에 위치하고,
    상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 외측에 위치하는, 방열 기판.
  3. 제 2 항에 있어서,
    상기 제2 금속층(30)은 적층된 복수개의 서브 금속층을 포함하는, 방열 기판.
  4. 제 1 항에 있어서,
    상기 절연 기판(10)의 일단부는 상기 제1 금속층(20)의 일단부보다 5um 내지 8cm 더 외측으로 돌출하는, 방열 기판.
  5. 제 1 항에 있어서,
    상기 절연 기판(10)은 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4), 알루미늄 실리콘카바이드(AlSiC), 실리콘카바이드(SiC), 지르코늄(Zr) 및 이들의 혼합물 중에서 선택된 적어도 어느 하나를 포함하는, 방열 기판.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제1 금속층(20)은 은(Ag), 또는 50% 이상의 은(Ag)를 포함하는 합금 중에서 선택된 어느 하나를 포함하는, 방열 기판.
  7. 제 6 항에 있어서,
    상기 제1 금속층(20) 또는 제2 금속층(30) 중 적어도 하나는 니켈(Ni), 구리(Cu), 및, 50% 이상의 니켈(Ni) 또는 구리(Cu)를 포함하는 합금 중에서 선택된 어느 하나를 포함하는, 방열 기판.
  8. 제 1 항에 있어서,
    상기 절연 기판(10)의 두께는 상기 제1 금속층(20)의 두께보다 두꺼운, 방열 기판.
  9. 제 8 항에 있어서,
    상기 절연 기판(10)의 두께는 0.1mm 내지 10mm인, 방열 기판.
  10. 제 9 항에 있어서,
    상기 제1 금속층(20)의 두께는 1um 내지 100um인, 방열 기판.
  11. 절연 기판(10) 위에 도금 공정 또는 스퍼터링 공정을 진행하여 제1 금속층(20)을 형성하는 단계;
    를 포함하고,
    상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 돌출되는, 방열 기판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 금속층(20)의 두께는 1um 내지 100um인, 방열 기판의 제조 방법.
  13. 절연 기판(10), 그리고 상기 절연 기판(10) 위에 형성되는 제1 금속층(20)을 포함하는 방열 기판(100);
    상기 제1 금속층(20) 위에 위치하는 적어도 하나 이상의 반도체 칩(200);
    상기 반도체 칩(200)과 연결되며 상기 반도체 칩(200)을 외부와 전기적으로 연결하는 복수개의 리드 프레임(300); 및
    상기 방열 기판(100)의 일부를 덮는 패키지 하우징(500);
    을 포함하고,
    상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 돌출되는, 반도체 패키지.
  14. 제 13 항에 있어서,
    상기 제1 금속층(20) 위에 형성되는 제2 금속층(30)을 더 포함하고,
    상기 제2 금속층(30)의 양단부(30a, 30b)와 상기 제1 금속층(20)의 양단부(20a, 20b)는 동일한 가상선 상에 위치하고,
    상기 절연 기판(10)의 양단부(10a, 10b)는 상기 제1 금속층(20)의 양단부(20a, 20b)보다 외측에 위치하는, 반도체 패키지.
  15. 제 13 항에 있어서,
    상기 절연 기판(10)은 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4), 알루미늄 실리콘카바이드(AlSiC), 실리콘카바이드(SiC), 지르코늄(Zr) 및 이들의 혼합물 중에서 선택된 적어도 어느 하나를 포함하는, 반도체 패키지.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 제1 금속층(20)은 은(Ag), 또는 50% 이상의 은(Ag)를 포함하는 합금 중에서 선택된 어느 하나를 포함하는, 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 제1 금속층(20) 또는 제2 금속층(30) 중 적어도 하나는 니켈(Ni), 구리(Cu), 및, 50% 이상의 니켈(Ni) 또는 구리(Cu)를 포함하는 합금 중에서 선택된 어느 하나를 포함하는, 반도체 패키지.
  18. 제 13 항에 있어서,
    상기 절연 기판(10)의 두께는 상기 제1 금속층(20)의 두께보다 두꺼운, 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 절연 기판(10)의 두께는 0.1mm 내지 10mm인, 반도체 패키지.
  20. 제 19 항에 있어서,
    상기 제1 금속층(20)의 두께는 1um 내지 100um인, 반도체 패키지.
  21. 제 13 항에 있어서,
    상기 방열 기판의 면적의 50% 이상은 상기 패키지 하우징의 외부로 노출되는, 반도체 패키지.
  22. 제 13 항에 있어서,
    복수개의 상기 반도체 칩(200)을 서로 전기적으로 연결하는 복수개의 연결 부재(400)를 더 포함하고,
    상기 연결 부재(400)는 금속 클립 또는 금속 스페이서를 포함하고,
    상기 연결 부재(400)는 상기 반도체 칩(200)의 칩 패드에 부착되는, 반도체 패키지.
  23. 제 13 항에 있어서,
    상기 반도체 칩(200)은 금속 산화막 반도체 전계효과 트랜지스터(MOSFET), 절연 게이트 양극성 트랜지스터(Insulated gate bipolar transistor,　IGBT) 및 다이오드(diode) 중에서 선택된 어느 하나를 포함하는, 반도체 패키지.
  24. 제 23 항에 있어서,
    상기 반도체 칩(200)은 실리콘(Si), 실리콘카바이드(SiC) 및 갈륨나이트라이드(GaN) 중에서 선택된 어느 하나로 이루어진, 반도체 패키지.
  25. 제 13 항에 있어서,
    상기 패키지 하우징(500)은 에폭시 몰딩 컴파운드 (Epoxy Molding Compound, EMC), 폴리부틸렌 테레프탈레이트(polybutylene terephthalate, PBT) 및 폴리페닐렌 설파이드(PolyPhenylene Sulfide, PPS) 중에서 선택된 어느 하나로 이루어진, 반도체 패키지.
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