KR102231769B1 - 고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법 - Google Patents

고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은, 하나 이상의 반도체 칩(110), 반도체 칩(110)이 부착되는 제1면과, 제1면에 대향하는 제2면을 가지는 리드프레임(120), 와이어본딩 또는 클립본딩에 의해 반도체 칩(110) 상호간 및 반도체 칩(110)과 리드프레임(120) 간의 전기적 연결을 위한 신호선(130), 리드프레임(120)의 외부연결단자(121)를 제외한 반도체 칩(110)이 부착된 영역을 감싸면서 리드프레임(120)의 제2면이 노출되도록 형성된 봉지재(140), 및 노출된 리드프레임(120)의 제2면에 부착되는 하나 이상의 히트싱크(150)를 포함하되, 봉지재(140)와 히트싱크(150) 사이에는 대향하도록 이격공간(A,B)이 형성되고, 히트싱크(150)는 봉지재(140)의 몰딩 후에 리드프레임(120)의 제2면에 부착되도록 하여서, 봉지재(140)와 히트싱크(150)의 뒤틀림(warpage)을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거하여 신뢰성 및 전기특성을 안정적으로 확보하고, 봉지재(140) 외부로 노출된 리드프레임(120)을 통해 전기적 연결을 위한 단자확보가 용이해질 수 있는, 고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법을 개시한다.

Description

고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE HAVING EXPOSED HEAT SINK FOR HIGH THERMAL CONDUCTIVITY AND MANUFACTURING METHOD THEREOF}
본 발명은 히트싱크 노출형 반도체 패키지 관련기술에 관한 것으로, 보다 상세하게는, 히트싱크를 기판형태로 부착하고 반도체 패키지 상하부의 한면 또는 양면에 노출되도록 구성하여서, 봉지재의 몰딩 후 히트싱크를 부착하여 반도체 패키지의 변형을 방지하여 신뢰성 및 전기특성을 안정적으로 확보할 수 있는, 고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법에 관한 것이다.
주지하는 바와 같이, 반도체 패키지는, 도 1의 (a)에 도시된 바와 같이, 하나 이상의 반도체 칩(10)을 리드프레임(20)의 패드 상에, 또는 금속패턴층(31)이 형성된 금속절연기판(30) 상에 부착하고, 반도체 칩(10)과 리드프레임(20) 상호간에 신호선(40)을 통해 전기적으로 연결하고, 봉지재(50)를 몰딩하여 단면노출구조의 히트싱크를 구비하도록 제조하여서, 히트싱크인 금속절연기판(30)을 통해 반도체 칩(10)으로부터 발생하는 열을 외부로 방출한다.
또한, 도 1의 (b)에 도시된 바와 같이, 하나 이상의 반도체 칩(10)을 리드프레임(20)의 패드 상에, 또는 금속패턴층(31)이 형성된 금속절연기판(30)과 메탈포스트(60) 사이에 접착제(61)를 개재하여 부착하되, 금속절연기판(30)이 양면으로 각각 노출되도록 접합하고, 반도체 칩(10)과 리드프레임(20) 상호간에 신호선(40)을 통해 전기적으로 연결하고, 봉지재(50)를 몰딩하여 양면노출구조의 히트싱크를 구비하도록 제조하여서, 히트싱크인 금속절연기판(30)을 통해 반도체 칩(10)으로부터 발생하는 열을 외부로 방출한다.
하지만, 앞서 언급한 종래의 반도체 패키지는 봉지재와 히트싱크 또는 절연기판의 열팽창계수(CTE;Coefficient of Thermal Expansion) 차이로 인해, 몰딩 완료 후 반도체 패키지가 휘거나 뒤틀려서(warpage) 봉지재 내부의 반도체 칩에 스트레스가 가해져 신뢰성과 전기특성이 저하되는 문제가 발생한다.
이에, 히트싱크에 의한 발열효율을 높이면서, 봉지재의 몰딩에 따른 반도체 패키지의 변형을 방지할 수 있는 기술이 요구된다.
한국 등록특허공보 제10-0867573호 (열방출 능력이 개선된 전력용 모듈 패키지 및 그 제조 방법, 2008.11.10) 한국 공개특허공보 제2001-0111736호 (리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지, 2001.12.20)
본 발명의 사상이 이루고자 하는 기술적 과제는, 히트싱크를 기판형태로 부착하고 반도체 패키지 상하부의 한면 또는 양면에 노출되도록 구성하여서, 봉지재의 몰딩 후 히트싱크를 부착하여 반도체 패키지의 변형을 방지하여 신뢰성 및 전기특성을 안정적으로 확보할 수 있는, 고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법을 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명의 제1실시예는, 하나 이상의 반도체 칩; 상기 반도체 칩이 부착되는 제1면과, 상기 제1면에 대향하는 제2면을 가지는 리드프레임; 상기 반도체 칩 상호간 및 상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선; 상기 리드프레임의 외부연결단자를 제외한 상기 반도체 칩이 부착된 영역을 감싸면서 상기 리드프레임의 제2면이 노출되도록 형성된 봉지재; 및 상기 리드프레임의 제2면에 부착되는 하나 이상의 히트싱크;를 포함하되, 상기 봉지재와 상기 히트싱크 사이에는 대향하도록 이격공간이 형성되고, 상기 히트싱크는 상기 봉지재의 몰딩 후에 상기 리드프레임의 제2면에 부착되는, 고열전도를 위한 히트싱크 노출형 반도체 패키지를 제공한다.
본 발명의 제2실시예는, 한 개 이상의 반도체 칩; 상기 반도체 칩이 부착되는 제1면과, 상기 제1면에 대향하는 제2면을 가지는 리드프레임; 상기 반도체 칩 상에 전기적 연결을 위해 부착된 하나 이상의 메탈포스트; 상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선; 상기 리드프레임의 외부연결단자를 제외한 상기 반도체 칩이 부착된 영역을 감싸면서 상기 리드프레임의 제2면과 상기 메탈포스트의 상면이 노출되도록 형성된 봉지재; 및 상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 각각 양면으로 부착되는 하나 이상의 히트싱크;를 포함하되, 상기 봉지재와 상기 히트싱크 사이에는 대향하도록 이격공간이 형성되고, 상기 히트싱크는 상기 봉지재의 몰딩 후에 상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 각각 부착되는, 고열전도를 위한 히트싱크 노출형 반도체 패키지를 제공한다.
본 발명의 제3실시예는, 한 개 이상의 반도체 칩; 상기 반도체 칩이 부착되는 제1면과, 상기 제1면에 대향하는 제2면을 가지는 제1 히트싱크; 상기 제1 히트싱크와 연결되는 리드프레임; 상기 반도체 칩 상에 전기적 연결을 위해 부착된 하나 이상의 메탈포스트; 상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선; 상기 반도체 칩이 부착된 상기 제1 히트싱크와 상기 리드프레임의 외부연결단자를 제외한 영역을 감싸면서 상기 메탈포스트의 상면이 노출되도록 형성된 봉지재; 및 상기 메탈포스트의 상면에 부착되는 하나 이상의 제2 히트싱크;를 포함하되, 상기 봉지재와, 상기 제2 히트싱크 사이에는 대향하도록 이격공간이 형성되며, 상기 제1 히트싱크는 상기 봉지재의 몰딩 전에 상기 반도체 칩에 부착 형성되고, 상기 제2 히트싱크는 상기 봉지재의 몰딩 후에 상기 메탈포스트의 상면에 부착 형성되는, 고열전도를 위한 히트싱크 노출형 반도체 패키지를 제공한다.
여기서, 상기 히트싱크, 상기 제1 히트싱크 및 상기 제2 히트싱크는 절연기판으로 구성될 수 있다.
또한, 상기 절연기판의 두께는 0.1㎜ 내지 5㎜일 수 있다.
또한, 상기 절연기판은 단층구조의 절연기판이거나, 1층 이상의 금속패턴층이 형성된 다층구조의 금속절연기판일 수 있다.
또한, 상기 히트싱크, 상기 제1 히트싱크 및 상기 제2 히트싱크는 금속성분 50% 이상 포함된 전도성기판으로 구성될 수 있다.
또한, 상기 히트싱크, 상기 제1 히트싱크 및 상기 제2 히트싱크는 전도성 또는 비전도성의 테이프 형태로 구성될 수 있다.
또한, 상기 히트싱크, 상기 제1 히트싱크 및 상기 제2 히트싱크는, 페이스트 형태로 100℃ 이상의 고온에서 경화되어서 고형화되어 구성될 수 있다.
또한, 상기 히트싱크, 상기 제1 히트싱크 및 상기 제2 히트싱크는, 접착제를 개재하여 해당 상기 리드프레임, 상기 메탈포스트 및 상기 반도체 칩에 각각 부착될 수 있다.
또한, 상기 접착제는 전도성 또는 비전도성일 수 있다.
또한, 상기 접착제는 Al2O3와 AlN와 Si3N4 중 어느 하나 이상을 포함할 수 있다.
또한, 상기 접착제는 PI를 포함할 수 있다.
또한, 상기 리드프레임의 제2면은 상기 봉지재의 홈을 통해 일부만이 노출되도록 형성된 후 상기 히트싱크를 상기 리드프레임의 제2면에 부착하거나, 상기 봉지재 전면으로 노출되도록 형성된 후 상기 히트싱크를 상기 리드프레임의 제2면에 부착할 수 있다.
또한, 상기 리드프레임의 제2면 및 상기 메탈포스트의 상면은 상기 봉지재의 홈을 통해 일부만이 노출되도록 형성된 후 상기 히트싱크를 상기 리드프레임의 제2면 및 상기 메탈포스트의 상면에 각각 부착하거나, 상기 봉지재 전면으로 노출되도록 형성된 후 상기 히트싱크를 상기 리드프레임의 제2면 및 상기 메탈포스트의 상면에 각각 부착할 수 있다.
또한, 상기 메탈포스트의 상면은 상기 봉지재의 홈을 통해 일부만이 노출되도록 형성된 후 상기 제2 히트싱크를 상기 메탈포스트의 상면에 부착하거나, 상기 봉지재 전면으로 노출되도록 형성된 후 상기 제2 히트싱크를 상기 메탈포스트의 상면에 부착할 수 있다.
또한, 상기 봉지재 일측면에 상기 리드프레임의 제2면의 일부가 음각형태로 노출되도록 형성될 수 있다.
또한, 하나 이상의 상기 메탈포스트의 상면의 일부가 상기 봉지재의 일측으로 노출되도록 형성될 수 있다.
또한, 상기 히트싱크의 표면에 도금층이 형성되고, 상기 도금층과, 상기 리드프레임의 제2면과 상기 메탈포스트의 상면은 솔더링 또는 신터링에 의해 접합되어 부착될 수 있다.
또한, 상기 봉지재의 홈 내측벽과, 상기 히트싱크 또는 상기 제2 히트싱크 사이의 상기 이격공간의 이격거리는 10㎛ 내지 5㎜이고, 상기 봉지재의 전면과, 상기 히트싱크 또는 상기 제2 히트싱크 사이의 상기 이격공간의 이격거리는 1㎛ 내지 1㎜일 수 있다.
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한편, 본 발명의 제4실시예는, 하나 이상의 반도체 칩을 준비하는 단계; 제1면과 상기 제1면에 대향하는 제2면을 가지는 리드프레임의 상기 제1면에 상기 반도체 칩을 부착하는 단계; 상기 반도체 칩 상호간 및 상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선을 연결하는 단계; 상기 리드프레임의 외부연결단자를 제외한 상기 반도체 칩이 부착된 영역을 감싸면서 상기 리드프레임의 제2면이 노출되도록 봉지재를 형성하는 단계; 및 상기 리드프레임의 제2면에 하나 이상의 히트싱크를 부착하는 단계;를 포함하되, 상기 봉지재와 상기 히트싱크 사이에는 대향하도록 이격공간이 형성되고, 상기 히트싱크는 상기 봉지재의 몰딩 후에 상기 리드프레임의 제2면에 부착되는, 고열전도를 위한 히트싱크 노출형 반도체 패키지 제조방법을 제공한다.
본 발명의 제5실시예는, 한 개 이상의 반도체 칩을 준비하는 단계; 제1면과 상기 제1면에 대향하는 제2면을 가지는 리드프레임의 상기 제1면에 상기 반도체 칩을 부착하는 단계; 상기 반도체 칩 상에 전기적 연결을 위해 하나 이상의 메탈포스트를 부착하는 단계; 상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선을 연결하는 단계; 상기 리드프레임의 외부연결단자를 제외한 상기 반도체 칩이 부착된 영역을 감싸면서 상기 리드프레임의 제2면과 상기 메탈포스트의 상면이 노출되도록 봉지재를 형성하는 단계; 및 상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 하나 이상의 히트싱크를 각각 양면으로 부착되는 단계;를 포함하되, 상기 봉지재와 상기 히트싱크 사이에는 대향하도록 이격공간이 형성되고, 상기 히트싱크는 상기 봉지재의 몰딩 후에 상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 각각 부착되는, 고열전도를 위한 히트싱크 노출형 반도체 패키지 제조방법을 제공한다.
본 발명의 제6실시예는, 한 개 이상의 반도체 칩을 준비하는 단계; 제1면과 상기 제1면에 대향하는 제2면을 가지는 제1 히트싱크의 상기 제1면에 상기 반도체 칩을 부착하는 단계; 상기 제1 히트싱크와 리드프레임을 연결하는 단계; 상기 반도체 칩 상에 전기적 연결을 위해 하나 이상의 메탈포스트를 부착하는 단계; 상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선을 연결하는 단계; 상기 반도체 칩이 부착된 상기 제1 히트싱크와 상기 리드프레임의 외부연결단자를 제외한 영역을 감싸면서 상기 메탈포스트의 상면이 노출되도록 봉지재를 형성하는 단계; 및 상기 메탈포스트의 상면에 하나 이상의 제2 히트싱크를 부착하는 단계;를 포함하되, 상기 봉지재와, 상기 제2 히트싱크 사이에는 대향하도록 이격공간이 형성되며, 상기 제1 히트싱크는 상기 봉지재의 몰딩 전에 상기 반도체 칩에 부착 형성되고, 상기 제2 히트싱크는 상기 봉지재의 몰딩 후에 상기 메탈포스트의 상면에 부착 형성되는, 고열전도를 위한 히트싱크 노출형 반도체 패키지 제조방법을 제공한다.
본 발명에 의하면, 히트싱크를 기판형태로 부착하고 반도체 패키지 상하부의 한면 또는 양면에 노출되도록 구성하여서, 봉지재의 몰딩 후 히트싱크를 부착하여 반도체 패키지의 변형을 방지하여 신뢰성 및 전기특성을 안정적으로 확보하고, 봉지재 외부로 노출된 리드프레임을 통해 전기적 연결을 위한 단자확보가 용이해지도록 할 수 있는 효과가 있다.
또한, 히트싱크를 리드프레임 또는 메탈포스트에 직접적으로 접합시켜 방열효율을 보다 높일 수 있는 효과가 있다.
더 나아가, 봉지재의 몰딩 전후 각각 히트싱크를 부착하여 몰딩 후 히트싱크를 부착하기 전에 반도체 패키지의 투시를 통한 불량검사가 용이해질 수 있는 효과가 있다.
도 1은 종래기술에 의한 노출형 반도체 패키지 구조를 도시한 것이다.
도 2 및 도 3은 본 발명의 제1실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지의 단면구조를 도시한 것이다.
도 4 및 도 5는 본 발명의 제2실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지의 단면구조를 도시한 것이다.
도 6은 본 발명의 제3실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지의 단면구조를 도시한 것이다.
도 7은 본 발명의 제1실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지 제조방법(제4실시예)을 예시한 것이다.
도 8은 본 발명의 제2실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지 제조방법(제5실시예)을 예시한 것이다.
도 9는 본 발명의 제3실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지 제조방법(제6실시예)을 예시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
우선, 본 발명의 제1실시예는, 봉지재(140)의 몰딩 후에, 리드프레임(120)에 단면노출구조의 히트싱크(150)를 부착하는 고열전도를 위한 히트싱크 노출형 반도체 패키지에 관한 것이다.
즉, 도 2 및 도 3을 참조하면, 본 발명의 제1실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지는, 전체적으로, 하나 이상의 반도체 칩(110), 반도체 칩(110)이 부착되는 제1면과, 제1면에 대향하는 제2면을 가지는 리드프레임(120), 와이어본딩 또는 클립본딩에 의해 반도체 칩(110) 상호간 및 반도체 칩(110)과 리드프레임(120) 간의 전기적 연결을 위한 신호선(130), 리드프레임(120)의 외부연결단자(121)를 제외한 반도체 칩(110)이 부착된 영역을 감싸면서 리드프레임(120)의 제2면이 노출되도록 형성된 봉지재(140), 및 노출된 리드프레임(120)의 제2면에 부착되는 하나 이상의 히트싱크(150)를 포함하되, 봉지재(140)와 히트싱크(150) 사이에는 대향하도록 이격공간(A,B)이 형성되고, 히트싱크(150)는 봉지재(140)의 몰딩 후에 리드프레임(120)의 제2면에 부착되도록 하여서, 봉지재(140)와 히트싱크(150)의 뒤틀림(warpage)을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거하여 신뢰성 및 전기특성을 안정적으로 확보하고, 봉지재(140) 외부로 노출된 리드프레임(120)을 통해 전기적 연결을 위한 단자확보가 용이해질 수 있다.
여기서, 반도체 칩(110)은 리드프레임(120)의 패드 상에 부착되고, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체로 구성될 수 있다.
또한, 봉지재(140)는 반도체 회로보호용 절연체로서, EMC(Epoxy Molding Compound)일 수 있으나, PPS(PolyPhenylene Sulfide) 또는 PBT(PolyButylene Terephtalate) 소재가 사용될 수도 있다.
또한, 히트싱크(150)는 절연기판으로 구성되고, 절연기판의 두께는 0.1㎜ 내지 5㎜일 수 있고, 절연기판은 단층구조의 절연기판이거나, 1층 이상의 금속패턴층이 형성된 다층구조의 금속절연기판일 수 있다.
또는, 히트싱크(150)는 금속성분 50% 이상 포함된 전도성기판으로 구성될 수 있다.
한편, 히트싱크(150)는 전도성 또는 비전도성의 테이프 형태로 구성되거나, 페이스트 형태로 100℃ 이상의 고온에서 경화되어서(curing) 고형화되어(hard) 구성될 수도 있다.
도 2의 (a)에 도시된 바와 같이, 히트싱크(150)는 해당 리드프레임(120)의 패드에 직접 접합하여 부착가능한데, 리드프레임(120)의 제2면은 봉지재(140)의 홈(141)(도 7의 (a) 참조)을 통해 일부만이 노출되도록 형성된 후 히트싱크(150)를 리드프레임(120)의 제2면에 부착할 수 있다.
여기서, 봉지재(140)의 홈(141) 내측벽과 히트싱크(150) 사이의 이격공간(A)의 이격거리는 10㎛ 내지 5㎜로 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
또는, 도 2의 (b)에 도시된 바와 같이, 히트싱크(150)는 접착제(160)를 개재하여 리드프레임(120)의 패드에 부착될 수도 있는데, 리드프레임(120)의 제2면은 봉지재(140) 전면으로 노출되도록 형성된 후 히트싱크(150)를 제2면에 부착하여 접착제(160)의 두께로 인해 리드프레임(120)의 패드가 형성되지 않은 봉지재(140)와 히트싱크(150) 사이에 이격공간(B)이 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
여기서, 접착제(160)는 전도성 또는 비전도성일 수 있고, Al2O3와 AlN와 Si3N4 중 어느 하나 이상을 포함하거나, PI를 포함할 수 있다.
또한, 봉지재(140)의 전면과 히트싱크(150) 사이의 이격공간(B)의 이격거리는 1㎛ 내지 1㎜일 수 있다.
한편, 접착제가 아닌, 히트싱크(150)의 표면에 도금층(미도시)이 형성되고, 도금층과 리드프레임(120)의 제2면은 솔더링(soldering) 또는 신터링(sintering)에 의해 접합되어 부착되어서, 도금층의 두께로 인해 리드프레임(120)의 패드가 형성되지 않은 봉지재(140)와 히트싱크(150) 사이에 이격공간(B)이 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
또는, 도 3에 도시된 바와 같이, 봉지재(140) 일측면에 리드프레임(120)의 제2면의 일부(142)가 음각형태로 노출되도록 형성되어서, 히트싱크(150) 없이 노출된 리드프레임(120)을 통해 전기적 연결을 위한 단자확보가 용이해질 수 있다.
삭제
다음, 본 발명의 제2실시예는, 봉지재(140)의 몰딩 후에, 리드프레임(120)과 메탈포스트(170)에 양면노출구조의 히트싱크(150)를 부착하는 고열전도를 위한 히트싱크 노출형 반도체 패키지에 관한 것이다.
즉, 도 4 및 도 5를 참조하면, 본 발명의 제2실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지는, 전체적으로, 한 개 이상의 반도체 칩(110), 반도체 칩(110)이 부착되는 제1면과, 제1면에 대향하는 제2면을 가지는 리드프레임(120), 반도체 칩(110) 상에 전기적 연결을 위해 부착된 하나 이상의 메탈포스트(170), 와이어본딩 또는 클립본딩에 의해 반도체 칩(110)과 리드프레임(120) 간의 전기적 연결을 위한 신호선(130), 리드프레임(120)의 외부연결단자(121)를 제외한 반도체 칩(110)이 부착된 영역을 감싸면서 리드프레임(120)의 제2면과 메탈포스트(170)의 상면이 노출되도록 형성된 봉지재(140), 및 리드프레임(120)의 제2면과 메탈포스트(170)의 상면에 각각 양면으로 부착되는 하나 이상의 히트싱크(150)를 포함하되, 봉지재(140)와 히트싱크(150) 사이에는 대향하도록 이격공간(A,B)이 형성되고, 히트싱크(150)는 봉지재(140)의 몰딩 후에 리드프레임(120)의 제2면과 메탈포스트(170)의 상면에 각각 부착되어서, 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거하여 신뢰성 및 전기특성을 안정적으로 확보하고, 봉지재(140) 외부로 노출된 리드프레임(120)을 통해 전기적 연결을 위한 단자확보가 용이해질 수 있다.
여기서, 반도체 칩(110)은 리드프레임(120)의 패드와 메탈포스트(170) 사이에 전도성 또는 비전도성 접착제(181)를 개재하여 부착되고, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체로 구성될 수 있다.
또한, 봉지재(140)는 반도체 회로보호용 절연체로서, EMC일 수 있으나, PPS 또는 PBT 소재가 사용될 수도 있다.
또한, 히트싱크(150)는 절연기판으로 구성되고, 절연기판의 두께는 0.1㎜ 내지 5㎜일 수 있고, 절연기판은 단층구조의 절연기판이거나, 1층 이상의 금속패턴층이 형성된 다층구조의 금속절연기판일 수 있다.
또는, 히트싱크(150)는 금속성분 50% 이상 포함된 전도성기판으로 구성될 수 있다.
한편, 히트싱크(150)는 전도성 또는 비전도성의 테이프 형태로 구성되거나, 페이스트 형태로 100℃ 이상의 고온에서 경화되어서 고형화되어 구성될 수도 있다.
도 4의 (a)에 도시된 바와 같이, 히트싱크(150)는 해당 리드프레임(120)의 패드와 메탈포스트(170)의 상면에 직접 접합하여 부착가능한데, 리드프레임(120)의 제2면과 메탈포스트(170)의 상면은 봉지재(140)의 홈(141)(도 8의 (a) 참조)을 통해 일부만이 노출되도록 형성된 후 히트싱크(150)를 리드프레임(120)의 제2면과 메탈포스트(170)의 상면에 부착할 수 있다.
여기서, 봉지재(140)의 홈(141) 내측벽과 히트싱크(150) 사이의 이격공간(A)의 이격거리는 10㎛ 내지 5㎜로 형성되고, 봉지재(140)의 전면과 메탈포스트(170)가 형성되지 않은 히트싱크(150) 사이의 이격공간(B)의 이격거리는 1㎛ 내지 1㎜로 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
또는, 도 4의 (c)에 도시된 바와 같이, 히트싱크(150)는 접착제(미도시)를 개재하여 리드프레임(120)의 패드와 메탈포스트(170)의 상면에 부착될 수도 있는데, 리드프레임(120)의 제2면과 메탈포스트(170)의 상면은 봉지재(140) 전면으로 노출되도록 형성된 후 히트싱크(150)를 제2면과 상면에 각각 부착하여 접착제(160)의 두께로 인해 리드프레임(120)의 패드와 메탈포스트(170)가 형성되지 않은 봉지재(140)와 히트싱크(150) 사이에 이격공간(B)이 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
즉, 메탈포스트(170)의 상면은 봉지재(140)의 홈(141)을 통해 일부만이 노출되도록 형성된 후 히트싱크(150)를 상면에 부착하거나(도 4의 (a),(b)), 봉지재(140) 전면으로 노출되도록 형성된 후 히트싱크(150)를 상면에 부착할 수 있다(도 4의 (c)).
여기서, 접착제는 전도성 또는 비전도성일 수 있고, Al2O3와 AlN와 Si3N4 중 어느 하나 이상을 포함하거나, PI를 포함할 수 있다.
또한, 봉지재(140)의 전면과 히트싱크(150) 사이의 이격공간(B)의 이격거리는 1㎛ 내지 1㎜일 수 있다.
한편, 접착제가 아닌, 히트싱크(150)의 표면에 도금층(미도시)이 형성되고, 도금층과 리드프레임(120)의 제2면 및 메탈포스트(170)의 상면은 솔더링 또는 신터링에 의해 접합되어 부착되어서, 도금층의 두께로 인해 리드프레임(120)의 패드와 봉지재(140)의 전면과 메탈포스트(170)가 형성되지 않은 히트싱크(150) 사이에 이격공간(B)이 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
또는, 도 5에 도시된 바와 같이, 봉지재(140) 일측면에 리드프레임(120)의 제2면의 일부(142) 또는 홈(141)을 통해 하나 이상의 메탈포스트(170) 중 일부의 상면이 음각형태로 봉지재(140)의 일측으로 노출되도록 형성되어서, 히트싱크(150) 없이 노출된 리드프레임(120)과 메탈포스트(170)를 통해 전기적 연결을 위한 단자확보가 용이해질 수 있다.
한편, 도 4의 (b)에 도시된 바와 같이, 일자형의 메탈포스트(170) 또는 'ㄷ'자 형태로 절곡된 메탈포스트(170)의 상면에 히트싱크(150)가 접합되도록 구성할 수도 있다.
삭제
다음, 본 발명의 제3실시예는, 제1 히트싱크(150A)는 봉지재(140)의 몰딩 전에 형성하고, 제2 히트싱크(150B)는 봉지재(140) 몰딩 후에 형성하여, 리드프레임(120)과 메탈포스트(170)에 양면노출구조의 제1 및 제2 히트싱크(150A,B)를 부착하는 고열전도를 위한 히트싱크 노출형 반도체 패키지에 관한 것이다.
즉, 도 6을 참조하면, 본 발명의 제3실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지는, 전체적으로, 한 개 이상의 반도체 칩(110), 반도체 칩(110)이 부착되는 제1면과, 제1면에 대향하는 제2면을 가지는 제1 히트싱크(150A), 제1 히트싱크(150A)와 연결되는 리드프레임(120), 반도체 칩(110) 상에 전기적 연결을 위해 부착된 하나 이상의 메탈포스트(170), 반도체 칩(110)과 리드프레임(120) 간의 전기적 연결을 위한 신호선(130), 반도체 칩(110)이 부착된 제1 히트싱크(150A)와 리드프레임(120)의 외부연결단자(121)를 제외한 영역을 감싸면서 메탈포스트(170)의 상면이 노출되도록 형성된 봉지재(140), 및 메탈포스트(170)의 상면에 부착되는 하나 이상의 제2 히트싱크(150B)를 포함하되, 봉지재(140)와, 제2 히트싱크(150B) 사이에는 대향하도록 이격공간(A,B)이 형성되며, 제1 히트싱크(150A)는 봉지재(140)의 몰딩 전에 반도체 칩(110)에 부착 형성되고, 제2 히트싱크(150B)는 봉지재(140)의 몰딩 후에 메탈포스트(170)의 상면에 부착 형성되어서, 봉지재(140)와 제2 히트싱크(150B)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거하여 신뢰성 및 전기특성을 안정적으로 확보하며, 봉지재(140) 외부로 노출된 리드프레임(120)을 통해 전기적 연결을 위한 단자확보가 용이해질 수 있고, 몰딩 후 제2 히트싱크(B)를 부착하기 전에 반도체 패키지의 투시를 통한 불량검사가 용이해질 수 있다.
여기서, 반도체 칩(110)은 리드프레임(120)의 패드와 메탈포스트(170) 사이에 전도성 또는 비전도성 접착제(181)를 개재하여 부착되고, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체로 구성될 수 있다.
또한, 봉지재(140)는 반도체 회로보호용 절연체로서, EMC일 수 있으나, PPS 또는 PBT 소재가 사용될 수도 있다.
또한, 제1 및 제2 히트싱크(150A,B)는 절연기판으로 구성되고, 절연기판의 두께는 0.1㎜ 내지 5㎜일 수 있고, 절연기판은 단층구조의 절연기판이거나, 1층 이상의 금속패턴층(150A-1)이 형성된 다층구조의 금속절연기판일 수 있다.
또는, 제1 및 제2 히트싱크(150A,B)는 금속성분 50% 이상 포함된 전도성기판으로 구성될 수 있다.
한편, 제1 및 제2 히트싱크(150A,B)는 전도성 또는 비전도성의 테이프 형태로 구성되거나, 페이스트 형태로 100℃ 이상의 고온에서 경화되어서 고형화되어 구성될 수도 있다.
또한, 제2 히트싱크(150B)는 해당 메탈포스트(170)의 상면에 직접 접합하여 부착가능한데, 메탈포스트(170)의 상면은 봉지재(140)의 홈(141)(도 9의 (a) 참조)을 통해 노출되도록 형성된 후 제2 히트싱크(150B)를 메탈포스트(170)의 상면에 부착할 수 있다.
여기서, 봉지재(140)의 홈(141) 내측벽과 제2 히트싱크(150B) 사이의 이격공간(A)의 이격거리는 10㎛ 내지 5㎜로 형성되고, 봉지재(140)의 전면과 메탈포스트(170)가 형성되지 않은 제2 히트싱크(150B) 사이의 이격공간(B)의 이격거리는 1㎛ 내지 1㎜로 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 제2 히트싱크(150B)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
또한, 제2 히트싱크(150B)는 접착제(미도시)를 개재하여 메탈포스트(170)의 상면에 부착될 수도 있는데, 메탈포스트(170)의 상면은 봉지재(140) 전면으로 노출되도록 형성된 후 제2 히트싱크(150B)를 상면에 부착하여 접착제의 두께로 인해 메탈포스트(170)가 형성되지 않은 봉지재(140)와 제2 히트싱크(150B) 사이에 이격공간(B)이 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 제2 히트싱크(150B)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
즉, 메탈포스트(170)의 상면은 봉지재(140)의 홈(141)을 통해 일부만이 노출되도록 형성된 후 제2 히트싱크(150B)를 상면에 부착하거나, 봉지재(140) 전면으로 노출되도록 형성된 후 제2 히트싱크(150B)를 상면에 부착할 수 있다.
여기서, 접착제는 전도성 또는 비전도성일 수 있고, Al2O3와 AlN와 Si3N4 중 어느 하나 이상을 포함하거나, PI를 포함할 수 있다.
한편, 접착제가 아닌, 제2 히트싱크(150B)의 표면에 도금층(미도시)이 형성되고, 도금층과 메탈포스트(170)의 상면은 솔더링 또는 신터링에 의해 접합되어 부착되어서, 도금층의 두께로 인해 봉지재(140)의 전면과 메탈포스트(170)가 형성되지 않은 제2 히트싱크(150B) 사이에 이격공간(B)이 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 제2 히트싱크(150B)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
또는, 도시되지는 않았으나, 도 5의 제2실시예와 동일하게, 봉지재(140) 일측면에 홈(141)을 통해 하나 이상의 메탈포스트(170) 중 일부의 상면이 음각형태로 봉지재(140)의 일측으로 노출되도록 형성되어서, 제2 히트싱크(150B) 없이 메탈포스트(170)를 통해 전기적 연결을 위한 단자확보가 용이해질 수도 있다.
삭제
한편, 본 발명의 제4, 제5 및 제6 실시예는 각각 제1, 제2 및 제3 실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지의 제조방법에 관한 것으로, 전술한 각 실시예의 구성과 중복되는 설명이 이하 생략하고자 한다.
도 7을 참조하면, 본 발명의 제4실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지의 제조방법은, 전체적으로, 하나 이상의 반도체 칩(110)을 준비하는 단계, 제1면과 제1면에 대향하는 제2면을 가지는 리드프레임(120)의 제1면에 반도체 칩(110)을 부착하는 단계, 반도체 칩(110) 상호간 및 반도체 칩(110)과 리드프레임(120) 간의 전기적 연결을 위한 신호선(130)을 연결하는 단계, 리드프레임(120)의 외부연결단자(121)를 제외한 반도체 칩(110)이 부착된 영역을 감싸면서 리드프레임(120)의 제2면이 노출되도록 봉지재(140)를 형성하는 단계, 및 리드프레임(120)의 제2면에 하나 이상의 히트싱크(150)를 부착하는 단계를 포함하되, 봉지재(140)와 히트싱크(150) 사이에는 대향하도록 이격공간(A)이 형성되고, 히트싱크(150)는 봉지재(140)의 몰딩 후에 리드프레임(120)의 제2면에 부착되도록 하여서, 봉지재(140)와 히트싱크(150)의 뒤틀림(warpage)을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거하여 신뢰성 및 전기특성을 안정적으로 확보하고, 봉지재(140) 외부로 노출된 리드프레임(120)을 통해 전기적 연결을 위한 단자확보가 용이해질 수 있다.
여기서, 도 7의 (a)에 도시된 바와 같이, 봉지재(140)의 홈(141) 내측벽과 히트싱크(150) 사이의 이격공간(A)의 이격거리는 10㎛ 내지 5㎜로 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
또는, 도 7의 (b)에 도시된 바와 같이, 히트싱크(150)는 접착제(160)를 개재하여 리드프레임(120)의 패드에 부착될 수도 있는데, 리드프레임(120)의 제2면은 봉지재(140) 전면으로 노출되도록 형성된 후 히트싱크(150)를 제2면에 부착하여 접착제(160)의 두께로 인해 리드프레임(120)의 패드가 형성되지 않은 봉지재(140)와 히트싱크(150) 사이에 이격공간(B)이 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수도 있다.
도 8을 참조하면, 본 발명의 제5실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지의 제조방법은, 전체적으로, 한 개 이상의 반도체 칩(110)을 준비하는 단계, 제1면과 제1면에 대향하는 제2면을 가지는 리드프레임(120)의 제1면에 반도체 칩(110)을 부착하는 단계, 반도체 칩(110) 상에 전기적 연결을 위해 하나 이상의 메탈포스트(170)를 부착하는 단계, 반도체 칩(110)과 리드프레임(120) 간의 전기적 연결을 위한 신호선(130)을 연결하는 단계, 리드프레임(120)의 외부연결단자(121)를 제외한 반도체 칩(110)이 부착된 영역을 감싸면서 리드프레임(120)의 제2면과 메탈포스트(170)의 상면이 노출되도록 봉지재(140)를 형성하는 단계, 및 리드프레임(120)의 제2면과 메탈포스트(170)의 상면에 하나 이상의 히트싱크(150)를 각각 양면으로 부착되는 단계를 포함하되, 봉지재(140)와 히트싱크(150) 사이에는 대향하도록 이격공간(A)이 형성되고, 히트싱크(150)는 봉지재(140)의 몰딩 후에 리드프레임(120)의 제2면과 메탈포스트(170)의 상면에 각각 부착되도록 하여서, 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거하여 신뢰성 및 전기특성을 안정적으로 확보하고, 봉지재(140) 외부로 노출된 리드프레임(120)을 통해 전기적 연결을 위한 단자확보가 용이해질 수 있다.
도 8의 (a)에 도시된 바와 같이, 히트싱크(150)는 해당 리드프레임(120)의 패드와 메탈포스트(170)의 상면에 직접 접합하여 부착가능한데, 리드프레임(120)의 제2면과 메탈포스트(170)의 상면은 봉지재(140)의 홈(141)을 통해 일부만이 노출되도록 형성된 후 히트싱크(150)를 리드프레임(120)의 제2면과 메탈포스트(170)의 상면에 부착할 수 있다.
또는, 도 8의 (b)에 도시된 바와 같이, 히트싱크(150)는 접착제(미도시)를 개재하여 리드프레임(120)의 패드와 메탈포스트(170)의 상면에 부착될 수도 있는데, 리드프레임(120)의 제2면과 메탈포스트(170)의 상면은 봉지재(140) 전면으로 노출되도록 형성된 후 히트싱크(150)를 제2면과 상면에 각각 부착하여 접착제(160)의 두께로 인해 리드프레임(120)의 패드와 메탈포스트(170)가 형성되지 않은 봉지재(140)와 히트싱크(150) 사이에 이격공간(B)이 형성되어서, 열팽창계수 차이에 의한 봉지재(140)와 히트싱크(150)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거할 수 있다.
도 9를 참조하면, 본 발명의 제6실시예에 의한 고열전도를 위한 히트싱크 노출형 반도체 패키지의 제조방법은, 전체적으로, 한 개 이상의 반도체 칩(110)을 준비하는 단계, 제1면과 제1면에 대향하는 제2면을 가지는 제1 히트싱크(150A)의 제1면에 반도체 칩(110)을 부착하는 단계, 제1 히트싱크(150A)와 리드프레임(120)을 연결하는 단계, 반도체 칩(110) 상에 전기적 연결을 위해 하나 이상의 메탈포스트(170)를 부착하는 단계, 반도체 칩(110)과 리드프레임(120) 간의 전기적 연결을 위한 신호선(130)을 연결하는 단계, 반도체 칩(110)이 부착된 제1 히트싱크(150A)와 리드프레임(120)의 외부연결단자(121)를 제외한 영역을 감싸면서 메탈포스트(170)의 상면이 노출되도록 봉지재(140)를 형성하는 단계, 및 메탈포스트(170)의 상면에 하나 이상의 제2 히트싱크(150B)를 부착하는 단계를 포함하되, 봉지재(140)와, 제2 히트싱크(150B) 사이에는 대향하도록 이격공간(A, B)이 형성되며, 제1 히트싱크(150A)는 봉지재(140)의 몰딩 전에 반도체 칩(110)에 부착 형성되고, 제2 히트싱크(150B)는 봉지재(140)의 몰딩 후에 메탈포스트(170)의 상면에 부착 형성되도록 하여서, 봉지재(140)와 제2 히트싱크(150B)의 뒤틀림을 방지하여 반도체 칩(110)에 직접 가해지는 스트레스를 제거하여 신뢰성 및 전기특성을 안정적으로 확보하며, 봉지재(140) 외부로 노출된 리드프레임(120)을 통해 전기적 연결을 위한 단자확보가 용이해질 수 있고, 몰딩 후 제2 히트싱크(B)를 부착하기 전에 반도체 패키지의 투시를 통한 불량검사가 용이해질 수 있다.
삭제
따라서, 전술한 바와 같은 고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법의 구성에 의해서, 종래기술과 달리, 히트싱크를 기판형태로 부착하고 반도체 패키지 상하부의 한면 또는 양면에 노출되도록 구성하여서, 봉지재의 몰딩 후 히트싱크를 부착하여 반도체 패키지의 변형을 방지하여 신뢰성 및 전기특성을 안정적으로 확보하고, 봉지재 외부로 노출된 리드프레임을 통해 전기적 연결을 위한 단자확보가 용이해지도록 할 수 있으며, 히트싱크를 리드프레임 또는 메탈포스트에 직접적으로 접합시켜 방열효율을 보다 높일 수 있고, 봉지재의 몰딩 전후 각각 히트싱크를 부착하여 몰딩 후 히트싱크를 부착하기 전에 반도체 패키지의 투시를 통한 불량검사가 용이해질 수 있다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
110 : 반도체 칩 120 : 리드프레임
121 : 외부연결단자 130 : 신호선
140 : 봉지재 141 : 홈
142 : 제2면의 일부 150 : 히트싱크
150A : 제1 히트싱크 150B : 제2 히트싱크
150A-1 : 금속패턴층
160 : 접착제 170 : 메탈포스트
A,B : 이격공간

Claims (39)

  1. 삭제
  2. 한 개 이상의 반도체 칩;
    상기 반도체 칩이 부착되는 제1면과, 상기 제1면에 대향하는 제2면을 가지는 리드프레임;
    상기 반도체 칩 상에 전기적 연결을 위해 부착된 하나 이상의 메탈포스트;
    상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선;
    상기 리드프레임의 외부연결단자를 제외한 상기 반도체 칩이 부착된 영역을 감싸면서 상기 리드프레임의 제2면과 상기 메탈포스트의 상면이 노출되도록 형성된 봉지재; 및
    상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 각각 양면으로 부착되는 하나 이상의 히트싱크;를 포함하되,
    상기 봉지재와 상기 히트싱크 사이에는 대향하도록 이격공간이 형성되고, 상기 히트싱크는 상기 봉지재의 몰딩 후에 상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 각각 부착되며,
    상기 리드프레임의 제2면 및 상기 메탈포스트의 상면은 상기 봉지재의 홈을 통해 일부만이 노출되도록 형성된 후 상기 히트싱크를 상기 리드프레임의 제2면 및 상기 메탈포스트의 상면에 각각 부착하고,
    상기 히트싱크는, 접착제를 개재하여 상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 각각 부착되거나, 또는 상기 히트싱크의 표면에 도금층이 형성되고, 상기 도금층과, 상기 리드프레임의 제2면과 상기 메탈포스트의 상면이 각각 솔더링 또는 신터링에 의해 접합되어 부착되되,
    상기 봉지재의 홈 내측벽과, 상기 히트싱크 사이의 상기 이격공간의 이격거리는 10㎛ 내지 5㎜이고,
    상기 접착제가 도포되지 않거나, 또는 상기 도금층이 형성되지 않아, 상기 봉지재의 전면과 상기 히트싱크 사이에 빈 공간으로 형성되는 상기 이격공간의 이격거리는 1㎛ 내지 1㎜인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  3. 한 개 이상의 반도체 칩;
    상기 반도체 칩이 부착되는 제1면과, 상기 제1면에 대향하는 제2면을 가지는 제1 히트싱크;
    상기 제1 히트싱크와 연결되는 리드프레임;
    상기 반도체 칩 상에 전기적 연결을 위해 부착된 하나 이상의 메탈포스트;
    상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선;
    상기 반도체 칩이 부착된 상기 제1 히트싱크와 상기 리드프레임의 외부연결단자를 제외한 영역을 감싸면서 상기 메탈포스트의 상면이 노출되도록 형성된 봉지재; 및
    상기 메탈포스트의 상면에 부착되는 하나 이상의 제2 히트싱크;를 포함하되,
    상기 봉지재와, 상기 제2 히트싱크 사이에는 대향하도록 이격공간이 형성되며, 상기 제1 히트싱크는 상기 봉지재의 몰딩 전에 상기 반도체 칩에 부착 형성되고, 상기 제2 히트싱크는 상기 봉지재의 몰딩 후에 상기 메탈포스트의 상면에 부착 형성되며,
    상기 메탈포스트의 상면은 상기 봉지재의 홈을 통해 일부만이 노출되도록 형성된 후 상기 제2 히트싱크를 상기 메탈포스트의 상면에 부착하고,
    상기 제2 히트싱크는, 접착제를 개재하여 상기 메탈포스트의 상면에 부착되거나, 또는 상기 제2 히트싱크의 표면에 도금층이 형성되고, 상기 도금층과, 상기 메탈포스트의 상면이 솔더링 또는 신터링에 의해 접합되어 부착되되,
    상기 봉지재의 홈 내측벽과, 상기 제2 히트싱크 사이의 상기 이격공간의 이격거리는 10㎛ 내지 5㎜이고,
    상기 접착제가 도포되지 않거나, 또는 상기 도금층이 형성되지 않아, 상기 봉지재의 전면과 상기 제2 히트싱크 사이에 빈 공간으로 형성되는 상기 이격공간의 이격거리는 1㎛ 내지 1㎜인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 히트싱크는 절연기판으로 구성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 절연기판의 두께는 0.1㎜ 내지 5㎜인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 절연기판은 단층구조의 절연기판이거나, 1층 이상의 금속패턴층이 형성된 다층구조의 금속절연기판인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  7. 제 2 항에 있어서,
    상기 히트싱크는 금속성분 50% 이상 포함된 전도성기판으로 구성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  8. 제 2 항에 있어서,
    상기 히트싱크는 전도성 또는 비전도성의 테이프 형태로 구성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  9. 제 2 항에 있어서,
    상기 히트싱크는, 페이스트 형태로 100℃ 이상의 고온에서 경화되어서 고형화되어 구성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 2 항에 있어서,
    상기 봉지재 일측면에 상기 리드프레임의 제2면의 일부가 음각형태로 노출되도록 형성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  18. 제 2 항 또는 제 3 항에 있어서,
    하나 이상의 상기 메탈포스트의 상면의 일부가 상기 봉지재의 일측으로 노출되도록 형성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 한 개 이상의 반도체 칩을 준비하는 단계;
    제1면과 상기 제1면에 대향하는 제2면을 가지는 리드프레임의 상기 제1면에 상기 반도체 칩을 부착하는 단계;
    상기 반도체 칩 상에 전기적 연결을 위해 하나 이상의 메탈포스트를 부착하는 단계;
    상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선을 연결하는 단계;
    상기 리드프레임의 외부연결단자를 제외한 상기 반도체 칩이 부착된 영역을 감싸면서 상기 리드프레임의 제2면과 상기 메탈포스트의 상면이 노출되도록 봉지재를 형성하는 단계; 및
    상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 하나 이상의 히트싱크를 각각 양면으로 부착되는 단계;를 포함하되,
    상기 봉지재와 상기 히트싱크 사이에는 대향하도록 이격공간이 형성되고, 상기 히트싱크는 상기 봉지재의 몰딩 후에 상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 각각 부착되며,
    상기 리드프레임의 제2면 및 상기 메탈포스트의 상면은 상기 봉지재의 홈을 통해 일부만이 노출되도록 형성된 후 상기 히트싱크를 상기 리드프레임의 제2면 및 상기 메탈포스트의 상면에 각각 부착하고,
    상기 히트싱크는, 접착제를 개재하여 상기 리드프레임의 제2면과 상기 메탈포스트의 상면에 각각 부착되거나, 또는 상기 히트싱크의 표면에 도금층이 형성되고, 상기 도금층과, 상기 리드프레임의 제2면과 상기 메탈포스트의 상면이 각각 솔더링 또는 신터링에 의해 접합되어 부착되되,
    상기 봉지재의 홈 내측벽과, 상기 히트싱크 사이의 상기 이격공간의 이격거리는 10㎛ 내지 5㎜이고,
    상기 접착제가 도포되지 않거나, 또는 상기 도금층이 형성되지 않아, 상기 봉지재의 전면과 상기 히트싱크 사이에 빈 공간으로 형성되는 상기 이격공간의 이격거리는 1㎛ 내지 1㎜인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지 제조방법.
  24. 한 개 이상의 반도체 칩을 준비하는 단계;
    제1면과 상기 제1면에 대향하는 제2면을 가지는 제1 히트싱크의 상기 제1면에 상기 반도체 칩을 부착하는 단계;
    상기 제1 히트싱크와 리드프레임을 연결하는 단계;
    상기 반도체 칩 상에 전기적 연결을 위해 하나 이상의 메탈포스트를 부착하는 단계;
    상기 반도체 칩과 상기 리드프레임 간의 전기적 연결을 위한 신호선을 연결하는 단계;
    상기 반도체 칩이 부착된 상기 제1 히트싱크와 상기 리드프레임의 외부연결단자를 제외한 영역을 감싸면서 상기 메탈포스트의 상면이 노출되도록 봉지재를 형성하는 단계; 및
    상기 메탈포스트의 상면에 하나 이상의 제2 히트싱크를 부착하는 단계;를 포함하되,
    상기 봉지재와, 상기 제2 히트싱크 사이에는 대향하도록 이격공간이 형성되며, 상기 제1 히트싱크는 상기 봉지재의 몰딩 전에 상기 반도체 칩에 부착 형성되고, 상기 제2 히트싱크는 상기 봉지재의 몰딩 후에 상기 메탈포스트의 상면에 부착 형성되며,
    상기 메탈포스트의 상면은 상기 봉지재의 홈을 통해 일부만이 노출되도록 형성된 후 상기 제2 히트싱크를 상기 메탈포스트의 상면에 부착하고,
    상기 제2 히트싱크는, 접착제를 개재하여 상기 메탈포스트의 상면에 부착되거나, 또는 상기 제2 히트싱크의 표면에 도금층이 형성되고, 상기 도금층과, 상기 메탈포스트의 상면이 솔더링 또는 신터링에 의해 접합되어 부착되되,
    상기 봉지재의 홈 내측벽과, 상기 제2 히트싱크 사이의 상기 이격공간의 이격거리는 10㎛ 내지 5㎜이고,
    상기 접착제가 도포되지 않거나, 또는 상기 도금층이 형성되지 않아, 상기 봉지재의 전면과 상기 제2 히트싱크 사이에 빈 공간으로 형성되는 상기 이격공간의 이격거리는 1㎛ 내지 1㎜인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지 제조방법.
  25. 제 3 항에 있어서,
    상기 제1 히트싱크 및 상기 제2 히트싱크는 절연기판으로 구성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  26. 제 25 항에 있어서,
    상기 절연기판의 두께는 0.1㎜ 내지 5㎜인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  27. 제 25 항에 있어서,
    상기 절연기판은 단층구조의 절연기판이거나, 1층 이상의 금속패턴층이 형성된 다층구조의 금속절연기판인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  28. 제 3 항에 있어서,
    상기 제1 히트싱크 및 상기 제2 히트싱크는 금속성분 50% 이상 포함된 전도성기판으로 구성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  29. 제 3 항에 있어서,
    상기 제1 히트싱크 및 상기 제2 히트싱크는 전도성 또는 비전도성의 테이프 형태로 구성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  30. 제 3 항에 있어서,
    상기 제1 히트싱크 및 상기 제2 히트싱크는, 페이스트 형태로 100℃ 이상의 고온에서 경화되어서 고형화되어 구성되는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  31. 삭제
  32. 제 2 항에 있어서,
    상기 접착제는 전도성 또는 비전도성인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  33. 제 2 항에 있어서,
    상기 접착제는 Al2O3와 AlN와 Si3N4 중 어느 하나 이상을 포함하는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  34. 제 2 항에 있어서,
    상기 접착제는 PI를 포함하는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  35. 삭제
  36. 제 3 항에 있어서,
    상기 접착제는 전도성 또는 비전도성인 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  37. 제 3 항에 있어서,
    상기 접착제는 Al2O3와 AlN와 Si3N4 중 어느 하나 이상을 포함하는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  38. 제 3 항에 있어서,
    상기 접착제는 PI를 포함하는 것을 특징으로 하는, 고열전도를 위한 히트싱크 노출형 반도체 패키지.
  39. 삭제
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