KR20210071434A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20210071434A
KR20210071434A KR1020190161600A KR20190161600A KR20210071434A KR 20210071434 A KR20210071434 A KR 20210071434A KR 1020190161600 A KR1020190161600 A KR 1020190161600A KR 20190161600 A KR20190161600 A KR 20190161600A KR 20210071434 A KR20210071434 A KR 20210071434A
Authority
KR
South Korea
Prior art keywords
heat dissipation
dissipation substrate
phase change
substrate
metal
Prior art date
Application number
KR1020190161600A
Other languages
English (en)
Other versions
KR102325114B1 (ko
Inventor
최윤화
조정훈
Original Assignee
제엠제코(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제엠제코(주) filed Critical 제엠제코(주)
Priority to KR1020190161600A priority Critical patent/KR102325114B1/ko
Publication of KR20210071434A publication Critical patent/KR20210071434A/ko
Application granted granted Critical
Publication of KR102325114B1 publication Critical patent/KR102325114B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명의 일 실시예에 따른 반도체 패키지는 제1 방열 기판(100); 상기 제1 방열 기판(100)과 대향하는 제2 방열 기판(200); 상기 제1 방열 기판(100) 또는 상기 제2 방열 기판(200) 위에 형성되는 하나 이상의 반도체 칩(300); 상기 반도체 칩(300)과 상기 제2 방열 기판(200)을 연결하거나, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 연결하거나, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 각각 연결하는 하나 이상의 금속 기둥; 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 사이, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이 각각에 형성되는 상변화 접합층; 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중 어느 하나 이상에 연결되는 하나 이상의 리드 프레임(700); 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이를 채우는 패키지 몸체(800);를 포함하고, 상기 상변화 접합층은 20 중량% 내지 80 중량%의 주석(Sn)을 포함한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 방열 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 패키지는 인쇄 회로 기판(Printed Circuit Board, PCB), 인쇄 회로 기판 위에 형성된 반도체 칩, 반도체 칩을 와이어 본딩(wire bonding)을 통해 외부와 전기적으로 연결하는 리드 프레임, 인쇄 회로 기판을 덮는 패키지 하우징(package housing)을 포함한다.
여기서, 인쇄 회로 기판은 반도체 칩에서 발생하는 열을 외부로 방출하기 위한 방열 기판(heat sink board)으로 사용될 수 있다. 일반적으로 방열 기판(heat sink board)은 절연 기판, 절연 기판의 상부와 하부에 각각 형성된 상부 금속층 및 하부 금속층을 포함한다.
이러한 반도체 패키지의 방열 효과를 향상시키기 위해 서로 대향하는 한 쌍의 방열 기판을 형성하고, 한 쌍의 방열 기판을 서로 연결하는 금속 기둥을 형성할 수 있다. 이 경우 서로 연결된 한 쌍의 방열 기판을 통해 반도체 칩에서 발생하는 열이 외부로 방출되므로 방열 효과가 향상된다.
이 때, 방열 기판과 금속 기둥은 솔더링(soldering) 또는 신터링(sintering)공정을 이용하여 전도성 접착제로 연결될 수 있다.
그러나, 솔더링 또는 신터링 공정을 이용하여 방열 기판과 금속 기둥을 접합시키는 경우, 방열 기판의 금속층과 금속 기둥이 동일한 온도에서 다시 용융되므로, 온도 피로에 의한 파괴 현상이 발생할 수 있다. 따라서, 방열 기판과 금속 기둥 간의 접합력이 떨어져서 반도체 패키지의 신뢰성이 저하될 수 있다.
본 발명에서는 방열 기판과 금속 기둥 간의 접합력을 향상시켜 반도체 패키지의 신뢰성을 향상시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 패키지는 제1 방열 기판(100); 상기 제1 방열 기판(100)과 대향하는 제2 방열 기판(200); 상기 제1 방열 기판(100) 또는 상기 제2 방열 기판(200) 위에 형성되는 하나 이상의 반도체 칩(300); 상기 반도체 칩(300)과 상기 제2 방열 기판(200)을 연결하거나, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 연결하거나, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 각각 연결하는 하나 이상의 금속 기둥; 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 사이, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이 각각에 형성되는 상변화 접합층; 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중 어느 하나 이상에 연결되는 하나 이상의 리드 프레임(700); 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이를 채우는 패키지 몸체(800);를 포함하고, 상기 상변화 접합층은 20 중량% 내지 80 중량%의 주석(Sn)을 포함한다.
또한, 상기 반도체 칩(300)과 상기 제2 방열 기판(200)을 연결하는 하나 이상의 제1 금속 기둥(410); 그리고 상기 제1 금속 기둥(410)과 상기 제2 방열 기판(200) 사이에 형성되는 제1 상변화 접합층(510);을 포함하고, 상기 제1 상변화 접합층(510)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.
또한, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 연결하는 하나 이상의 제2 금속 기둥(420); 그리고 상기 제2 금속 기둥(420)과 상기 제2 방열 기판(200) 사이에 형성되는 제2 상변화 접합층(520); 을 포함하고, 상기 제2 상변화 접합층(520)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.
또한, 상기 리드 프레임(700)을 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중에 어느 하나 이상에 연결하는 제3 상변화 접합층(530)을 포함하고, 상기 제3 상변화 접합층(530)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.
또한, 상기 리드 프레임(700)은 상기 제1 방열 기판(100)에 연결되는 제1 리드 프레임(710), 그리고 상기 제2 방열 기판(200)에 연결되는 제2 리드 프레임(720)을 포함하고, 상기 제1 방열 기판(100)과 상기 제1 리드 프레임(710) 사이, 또는 상기 제2 방열 기판(200)과 상기 제2 리드 프레임(720) 사이에 형성되는 제3 상변화 접합층(530)을 포함할 수 있다.
또한, 상기 제1 방열 기판(100)과 상기 반도체 칩(300)을 연결하는 하나 이상의 제3 금속 기둥(430); 그리고 상기 제3 금속 기둥(430)과 상기 제1 방열 기판(100) 사이에 형성되는 제4 상변화 접합층(540)을 포함하고, 상기 제4 상변화 접합층(540)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.
또한, 상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 30 중량% 내지 90 중량%의 구리(Cu)를 포함할 수 있다.
또한, 상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다.
또한, 상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상의 녹는점은 300℃ 이상일 수 있다.
또한, 상기 금속 기둥은 90 중량% 이상의 구리(Cu)를 포함할 수 있다.
또한, 상기 리드 프레임(700)은 90 중량% 이상의 구리(Cu)를 포함할 수 있다.
또한, 상기 제1 방열 기판(100)은 하나 이상의 제1 절연 기판(110), 그리고 상기 제1 절연 기판(110)의 하부 및 상부 중 어느 하나 이상에 형성되는 1층 이상의 금속 패턴을 포함할 수 있다.
또한, 상기 제2 방열 기판(200)은 하나 이상의 제2 절연 기판(210), 그리고 상기 제2 절연 기판(210)의 하부 및 상부 중 어느 하나 이상에 형성되는 1층 이상의 금속 패턴을 포함할 수 있다.
또한, 상기 제1 방열 기판(100)은 금속 기판을 포함할 수 있다.
또한, 상기 제2 방열 기판(200)은 금속 기판을 포함할 수 있다.
또한, 상기 금속 패턴 또는 상기 금속 기판은 90 중량% 이상의 구리(Cu)를 포함할 수 있다.
또한, 상기 제1 절연 기판(110) 또는 상기 제2 절연 기판(210)은 보론 나이트라이드(Boron Nitride, BN), 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중 어느 하나 이상을 포함할 수 있다.
또한, 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중 어느 하나 이상은 상기 패키지 몸체(800)로부터 일부 또는 전부가 노출될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 제1 방열 기판(100) 위에 제1 반도체 칩(310)을 접합하는 단계; 상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 금속 기둥을 접합하는 단계; 솔더링 또는 신터링 공정을 이용하여 상기 금속 기둥을 상기 제1 반도체 칩(310), 상기 제1 방열 기판(100), 또는 상기 제1 반도체 칩(310)과 상기 제1 방열 기판(100) 각각에 접합하는 단계; 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이에 패키지 몸체(800)를 형성하는 단계;를 포함하고, 상기 상변화 접합 공정에 의해 상기 금속 기둥과 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 상변화 접합층이 형성된다.
또한, 상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 제1 금속 기둥(410)을 접합하는 단계;를 포함하고, 상기 상변화 접합 공정에 의해 상기 제1 금속 기둥(410)과 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제1 상변화 접합층(510)이 형성될 수 있다.
또한, 상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 제2 금속 기둥(420)을 접합하는 단계;를 포함하고, 상기 상변화 접합 공정에 의해 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제2 상변화 접합층(520)이 형성될 수 있다.
또한, 상기 상변화 접합 공정을 이용하여 하나 이상의 리드 프레임(700)을 상기 제1 방열 기판(100) 및 제2 방열 기판(200) 중 어느 하나 이상에 접합하는 단계를 더 포함하고, 상기 상변화 접합 공정에 의해 상기 제1 방열 기판(100) 또는 상기 제2 방열 기판(200)과, 상기 리드 프레임(700) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성될 수 있다.
또한, 상기 제2 방열 기판(200) 위에 제2 반도체 칩(320)을 접합하는 단계; 그리고 상변화 접합 공정을 이용하여 하나 이상의 제3 금속 기둥(430)을 상기 제1 방열 기판(100)에 접합하는 단계;를 더 포함하고, 상기 상변화 접합 공정에 의해 상기 제3 금속 기둥(430)과 상기 제1 방열 기판(100) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제4 상변화 접합층(540)이 형성될 수 있다.
또한, 상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 30 중량% 내지 90 중량%의 구리(Cu)를 포함할 수 있다.
또한, 상기 상변화 접합 공정은 소정 압력 및 소정 온도를 소정 시간 지속하여 상변화를 일으킬 수 있다.
여기서, 상기 상변화 접합 공정은 1kgf 이상의 압력, 250℃ 이상의 온도, 그리고 5분 이상의 온도에서 진행할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 상변화 접합 공정 시 상변화 접합층을 이용하여 방열 기판과 금속 기둥을 접합시킴으로써, 상변화 접합층은 녹는점이 상승하게 되는 바 재용융(re-melting)될 우려가 없다.
따라서, 상변화 접합층은 온도 피로에 의한 파괴가 최소화되어 방열 기판과 금속 기둥 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 A 부분의 확대 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 순서도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 일 단계로서, 제1 방열 기판에 제1 반도체 칩을 접합한 상태를 도시한 도면이다.
도 9는 도 8의 다음 단계로서, 제2 방열 기판에 제1 금속 기둥 및 제2 금속 기둥을 접합한 상태를 도시한 도면이다.
도 10은 도 9의 다음 단계로서, 제1 방열 기판과 제2 방열 기판을 서로 연결한 상태를 도시한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 순서도이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 일 단계로서, 제1 방열 기판에 제1 반도체 칩 및 제3 금속 기둥을 접합한 상태를 도시한 도면이다.
도 13은 도 12의 다음 단계로서, 제2 방열 기판에 제2 반도체 칩, 제1 금속 기둥 및 제2 금속 기둥을 접합한 상태를 도시한 도면이다.
도 14는 도 13의 다음 단계로서, 제1 방열 기판과 제2 방열 기판을 서로 연결한 상태를 도시한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 2는 도 1의 A 부분의 확대 도면이다.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지는 제1 방열 기판(100), 제2 방열 기판(200), 하나 이상의 반도체 칩(300), 제1 금속 기둥(410), 제2 금속 기둥(420), 제1 상변화 접합층(510), 제2 상변화 접합층(520), 제3 상변화 접합층(530), 전도성 접합층(600), 하나 이상의 리드 프레임(700), 그리고 패키지 몸체(800)를 포함한다.
제1 방열 기판(100)은 하나 이상의 제1 절연 기판(110), 그리고 제1 절연 기판(110)의 하부 및 상부에 각각 형성되는 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 포함할 수 있다.
이와 같이, 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 이용하여 제1 절연 기판(110)의 양면으로 열을 방출할 수 있으므로 방열 효과를 향상시킬 수 있다.
제1 절연 기판(110)은 보론 나이트라이드(Boron Nitride, BN), 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)은 각각 90 중량% 이상의 구리(Cu)를 포함할 수 있다.
도 1에 도시된 일 실시예에서는 제1 방열 기판(100)이 제1 절연 기판(110)의 하부 및 상부에 각각 형성되는 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 포함하였으나, 반드시 이에 한정되는 것은 아니며, 제1 방열 기판(100)이 제1 하부 금속 패턴(120) 또는 제1 상부 금속 패턴(130) 중 어느 하나만을 포함할 수 있다.
또한, 도 1에 도시된 일 실시예에서는 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)이 각각 하나의 금속층으로 이루어졌으나, 반드시 이에 한정되는 것은 아니며, 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)이 각각 복수개의 금속층으로 이루어질 수도 있다.
제2 방열 기판(200)은 제1 방열 기판(100)과 대향하며 소정 간격 이격되어 배치될 수 있다. 제2 방열 기판(200)은 하나 이상의 제2 절연 기판(210), 그리고 제2 절연 기판(210)의 하부 및 상부에 각각 형성되는 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함할 수 있다.
이와 같이, 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 이용하여 제2 절연 기판(210)의 양면으로 열을 방출할 수 있으므로 방열 효과를 향상시킬 수 있다.
제2 절연 기판(210)은 보론 나이트라이드(Boron Nitride, BN), 세라믹(Al2O3), 알루미늄 나이트라이드(AlN), 실리콘 나이트라이드(Si3N4) 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)은 각각 90 중량% 이상의 구리(Cu)를 포함할 수 있다.
도 1에 도시된 일 실시예에서는 제2 방열 기판(200)이 제2 절연 기판(210)의 하부 및 상부에 각각 형성되는 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함하였으나, 반드시 이에 한정되는 것은 아니며, 제2 방열 기판(200)이 제2 하부 금속 패턴(220) 또는 제2 상부 금속 패턴(230) 중 어느 하나만을 포함할 수 있다.
또한, 도 1에 도시된 일 실시예에서는 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)이 각각 하나의 금속층으로 이루어졌으나, 반드시 이에 한정되는 것은 아니며, 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)이 각각 복수개의 금속층으로 이루어질 수도 있다.
하나 이상의 반도체 칩(300)은 제1 방열 기판(100) 위에 위치할 수 있다. 즉, 반도체 칩(300)은 제1 방열 기판(100)의 제1 상부 금속 패턴(130) 위에 형성될 수 있다. 이러한 반도체 칩(300)은 전도성 접합층(600)을 이용하여 제1 상부 금속 패턴(130)과 접합될 수 있다. 반도체 칩(300)은 MOSFET, IGBT, 그리고 다이오드(diode) 중에서 선택된 어느 하나 이상을 포함할 수 있다. 이러한 반도체 칩(300)은 실리콘(Si), 실리콘카바이드(SiC), 갈륨나이트라이드(GaN) 중에서 선택된 어느 하나로 이루어질 수 있다.
제1 금속 기둥(410)은 반도체 칩(300)과 제2 방열 기판(200)을 연결할 수 있다. 즉, 제1 금속 기둥(410)의 하단은 반도체 칩(300)과 접합되며, 제1 금속 기둥(410)의 상단은 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 접합될 수 있다. 이 때, 제1 금속 기둥(410)의 하단과 반도체 칩(300) 사이에는 전도성 접합층(600)이 형성되며, 도 2에 도시한 바와 같이, 제1 금속 기둥(410)의 상단과 제2 하부 금속 패턴(220) 사이에는 제1 상변화 접합층(510)이 형성될 수 있다.
제1 금속 기둥(410)은 90 중량% 이상의 구리(Cu)를 포함하며, 제2 하부 금속 패턴(220)은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 그리고, 상변화 접합 공정에 의해 형성되는 제1 상변화 접합층(510)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. 그리고, 제1 상변화 접합층(510)은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다. 제1 상변화 접합층(510)의 중앙으로 갈수록 주석(Sn)의 중량비(중량%)는 증가하고, 제1 상변화 접합층(510)의 양단으로 갈수록 구리(Cu)의 중량비(중량%)는 증가할 수 있다.
주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제1 상변화 접합층(510)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제1 상변화 접합층(510)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제2 방열 기판(200)과 제1 금속 기둥(410) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.
제2 금속 기둥(420)은 제1 방열 기판(100)과 제2 방열 기판(200)을 연결할 수 있다. 즉, 제2 금속 기둥(420)의 하단은 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 접합되며, 제2 금속 기둥(420)의 상단은 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 접합될 수 있다. 이때, 제2 금속 기둥(420)의 하단과 제1 상부 금속 패턴(130) 사이에는 전도성 접합층(600)이 형성되며, 제2 금속 기둥(420)의 상단과 제2 하부 금속 패턴(220) 사이에는 제2 상변화 접합층(520)이 형성될 수 있다.
제2 금속 기둥(420)은 90 중량% 이상의 구리(Cu)를 포함하며, 제2 하부 금속 패턴(220)은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 그리고, 상변화 접합 공정에 의해 형성되는 제2 상변화 접합층(520)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. 그리고, 제2 상변화 접합층(520)은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다. 제2 상변화 접합층(520)의 중앙으로 갈수록 주석(Sn)의 중량비(중량%)는 증가하고, 제2 상변화 접합층(520)의 양단으로 갈수록 구리(Cu)의 중량비(중량%)는 증가할 수 있다.
주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제2 상변화 접합층(520)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제2 상변화 접합층(520)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제2 방열 기판(200)과 제2 금속 기둥(420) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한, 제1 금속 기둥(410) 및 제2 금속 기둥(420)을 이용하여 제1 방열 기판(100) 및 제2 방열 기판(200)을 서로 연결함으로써, 반도체 칩(300)에서 발생한 열을 이용하여 제1 방열 기판(100) 및 제2 방열 기판(200)을 통해 외부로 방출할 수 있으므로, 방열 효과를 향상시킬 수 있다.
리드 프레임(700)은 연결 부재(10)를 통해 반도체 칩(300)과 연결되며 반도체 칩(300)을 외부와 전기적으로 연결시킬 수 있다.
리드 프레임(700)은 제1 방열 기판(100)에 연결되는 제1 리드 프레임(710), 그리고 제2 방열 기판(200)에 연결되는 제2 리드 프레임(720)을 포함할 수 있다. 제1 리드 프레임(710)은 제1 방열 기판(100)의 제1 상부 금속 패턴(130)에 접합될 수 있고, 제2 리드 프레임(720)은 제2 방열 기판(200)의 제2 하부 금속 패턴(220)에 접합될 수 있다. 이 때, 제1 리드 프레임(710)과 제1 상부 금속 패턴(130) 사이에는 제3 상변화 접합층(530)이 형성될 수 있다. 그리고, 제2 리드 프레임(720)과 제2 하부 금속 패턴(220) 사이에도 제3 상변화 접합층(530)이 형성될 수 있다.
제1 리드 프레임(710) 및 제2 리드 프레임(720) 각각은 90 중량% 이상의 구리(Cu)를 포함하며, 제1 상부 금속 패턴(130) 및 제2 하부 금속 패턴(220) 각각은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 그리고, 상변화 접합 공정에 의해 형성되는 제3 상변화 접합층(530)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. 그리고, 제3 상변화 접합층(530)은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다. 제3 상변화 접합층(530)의 중앙으로 갈수록 주석(Sn)의 중량비(중량%)는 증가하고, 제3 상변화 접합층(530)의 양단으로 갈수록 구리(Cu)의 중량비(중량%)는 증가할 수 있다.
패키지 몸체(800)는 제1 방열 기판(100), 제2 방열 기판(200) 및 반도체 칩(300)을 보호하기 위해 제1 방열 기판(100)과 제2 방열 기판(200) 사이를 채울 수 있다. 이러한 패키지 몸체(800)은 에폭시 몰딩 컴파운드 (Epoxy Molding Compound, EMC), 폴리부틸렌 테레프탈레이트(polybutylene terephthalate, PBT), 폴리페닐렌 설파이드(PolyPhenylene Sulfide, PPS) 중에서 선택된 어느 하나로 이루어질 수 있다. 이때, 제1 방열 기판(100), 제2 방열 기판(200), 또는 제1 방열 기판(100)과 제2 방열 기판(200) 모두는 패키지 몸체(800)으로부터 일부 또는 전부가 노출되는 구조로 형성될 수 있다.
한편, 도 1에 기재된 실시예에서는 제2 방열 기판(200)이 제2 절연 기판(210), 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함하였으나, 제2 방열 기판(200)이 금속 기판으로 형성되는 다른 실시예도 가능하다.
이하에서, 도 3을 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 상세히 설명한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3에 도시된 다른 실시예는 도 1에 도시된 일 실시예와 비교하여 제2 방열기판의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 3에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 제1 방열 기판(100), 제2 방열 기판(200), 하나 이상의 반도체 칩(300), 제1 금속 기둥(410), 제2 금속 기둥(420), 제1 상변화 접합층(510), 제2 상변화 접합층(520), 제3 상변화 접합층(530), 전도성 접합층(600), 하나 이상의 리드 프레임(700), 그리고 패키지 몸체(800)를 포함한다.
제2 방열 기판(200)은 금속 기판으로 형성될 수 있다. 금속 기판은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 따라서, 방열율이 높은 금속으로만 이루어지므로, 방열 효과를 향상시킬 수 있다.
상기 도 3에 도시된 다른 실시예는 제2 방열 기판(200)만을 금속 기판으로 형성하였으나, 반드시 이에 한정되는 것은 아니며, 제1 방열 기판(100)만을 금속 기판으로 형성하거나 제1 방열 기판(100)과 제2 방열 기판(200) 모두 금속 기판으로 형성하는 다른 실시예도 가능하다.
한편, 도 1에 기재된 실시예에서는 반도체 칩(300)이 제1 방열 기판(100) 위에 형성되고, 제1 금속 기둥(410)과 제2 방열 기판(200) 사이에 제1 상변화 접합층(510)이 형성되었으나, 제1 반도체 칩(310)이 제1 방열 기판(100) 위에 형성되고, 제2 반도체 칩(320)이 제2 방열 기판(200) 위에 형성되고, 제3 금속 기둥과 제1 방열 기판 사이에 제4 상변화 접합층이 형성되는 다른 실시예도 가능하다.
이하에서, 도 4를 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 상세히 설명한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4에 도시된 다른 실시예는 도 1에 도시된 일 실시예와 비교하여 반도체 칩의 형성 위치, 제3 금속 기둥, 그리고 제4 상변화 접합층의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 4에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 제1 방열 기판(100), 제2 방열 기판(200), 하나 이상의 반도체 칩(300), 제1 금속 기둥(410), 제2 금속 기둥(420), 제3 금속 기둥(430), 제1 상변화 접합층(510), 제2 상변화 접합층(520), 제3 상변화 접합층(530), 제4 상변화 접합층(540), 전도성 접합층(600), 하나 이상의 리드 프레임(700), 그리고 패키지 몸체(800)를 포함한다.
제1 방열 기판(100)은 제1 절연 기판(110), 그리고 제1 절연 기판(110)의 하부 및 상부에 각각 형성되는 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 포함할 수 있다. 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)은 각각 90 중량% 이상의 구리(Cu)를 포함할 수 있다.
제2 방열 기판(200)은 제2 절연 기판(210), 그리고 제2 절연 기판(210)의 하부 및 상부에 각각 형성되는 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함할 수 있다. 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)은 각각 90 중량% 이상의 구리(Cu)를 포함할 수 있다.
반도체 칩(300)은 제1 방열 기판(100) 위에 위치하는 제1 반도체 칩(310), 그리고 제2 방열 기판(200) 위에 위치하는 제2 반도체 칩(320)을 포함할 수 있다. 즉, 제1 반도체 칩(310)은 제1 방열 기판(100)의 제1 상부 금속 패턴(130) 위에 형성되고, 제2 반도체 칩(320)은 제2 방열 기판(200)의 제2 하부 금속 패턴(220) 위에 형성될 수 있다. 제1 반도체 칩(310)은 전도성 접합층(600)을 이용하여 제1 상부 금속 패턴(130)과 접합되고, 제2 반도체 칩(320)은 전도성 접합층(600)을 이용하여 제2 하부 금속 패턴(220)과 접합될 수 있다.
제1 금속 기둥(410)은 제1 반도체 칩(310)과 제2 방열 기판(200)을 연결할 수 있다. 즉, 제1 금속 기둥(410)의 하단은 제1 반도체 칩(310)과 접합되며, 제1 금속 기둥(410)의 상단은 제2 하부 금속 패턴(220)과 접합될 수 있다. 이 때, 제1 금속 기둥(410)의 하단과 제1 반도체 칩(310) 사이에는 전도성 접합층(600)이 형성되며, 제1 금속 기둥(410)의 상단과 제2 하부 금속 패턴(220) 사이에는 제1 상변화 접합층(510)이 형성될 수 있다. 상변화 접합 공정에 의해 형성되는 제1 상변화 접합층(510)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.
제2 금속 기둥(420)은 제1 방열 기판(100)과 제2 방열 기판(200)을 연결할 수 있다. 이 때, 제2 금속 기둥(420)의 하단과 제1 상부 금속 패턴(130) 사이에는 전도성 접합층(600)이 형성되며, 제2 금속 기둥(420)의 상단과 제2 하부 금속 패턴(220) 사이에는 제2 상변화 접합층(520)이 형성될 수 있다. 상변화 접합 공정에 의해 형성되는 제2 상변화 접합층(520)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다.
제3 금속 기둥(430)은 제2 반도체 칩(320)과 제1 방열 기판(100)을 연결할 수 있다. 즉, 제3 금속 기둥(430)의 상단은 제2 반도체 칩(320)과 접합되며, 제3 금속 기둥(430)의 하단은 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 접합될 수 있다. 이 때, 제3 금속 기둥(430)의 상단과 제2 반도체 칩(320) 사이에는 전도성 접합층(600)이 형성되며, 제3 금속 기둥(430)의 하단과 제1 상부 금속 패턴(130) 사이에는 제4 상변화 접합층(540)이 형성될 수 있다.
제3 금속 기둥(430)은 90 중량% 이상의 구리(Cu)를 포함하며, 상변화 접합 공정에 의해 형성되는 제4 상변화 접합층(540)은 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함할 수 있다. 그리고, 제4 상변화 접합층(540)은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상일 수 있다. 제4 상변화 접합층(540)의 중앙으로 갈수록 주석(Sn)의 중량비(중량%)는 증가하고, 제4 상변화 접합층(540)의 양단으로 갈수록 구리(Cu)의 중량비(중량%)는 증가할 수 있다.
주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제4 상변화 접합층(540)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제4 상변화 접합층(540)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제1 방열 기판(100)과 제3 금속 기둥(430) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.
한편, 도 4에 기재된 실시예에서는 제1 방열 기판(100)이 제1 절연 기판(110), 제1 하부 금속 패턴(120) 및 제1 상부 금속 패턴(130)을 포함하고, 제2 방열 기판(200)이 제2 절연 기판(210), 제2 하부 금속 패턴(220) 및 제2 상부 금속 패턴(230)을 포함하였으나, 제1 방열 기판(100) 또는 제2 방열 기판(200) 중 어느 하나만이 금속 기판으로 형성되거나, 제1 방열 기판(100)과 제2 방열 기판(200) 모두 금속 기판으로 형성되는 다른 실시예도 가능하다.
이하에서, 도 5 및 도 6을 참고하여, 본 발명의 다른 실시예에 따른 반도체 패키지에 대해 상세히 설명한다.
도 5 및 도 6은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5에 도시된 다른 실시예는 도 4에 도시된 일 실시예와 비교하여 제1 방열기판의 구조만을 제외하고 실질적으로 동일하며, 도 6에 도시된 다른 실시예는 도 4에 도시된 일 실시예와 비교하여 제1 방열 기판 및 제2 방열 기판의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 5에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지는 제1 방열 기판(100), 제2 방열 기판(200), 하나 이상의 반도체 칩(300), 제1 금속 기둥(410), 제2 금속 기둥(420), 제3 금속 기둥(430), 제1 상변화 접합층(510), 제2 상변화 접합층(520), 제3 상변화 접합층(530), 제4 상변화 접합층(540), 전도성 접합층(600), 하나 이상의 리드 프레임(700), 그리고 패키지 몸체(800)를 포함한다.
제1 방열 기판(100)은 금속 기판으로 형성될 수 있다. 금속 기판은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 따라서, 제1 방열 기판(100)은 방열율이 높은 금속으로만 이루어지므로, 방열 효과를 향상시킬 수 있다.
도 6에 도시한 바와 같이, 제1 방열 기판(100)과 제2 방열 기판(200) 모두 금속 기판으로 형성될 수 있다. 금속 기판은 90 중량% 이상의 구리(Cu)를 포함할 수 있다. 따라서, 제1 방열 기판(100)과 제2 방열 기판(200)은 방열율이 높은 금속으로만 이루어지므로, 방열 효과를 더욱 향상시킬 수 있다.
이하에서, 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법에 대해 도면을 참조하여 상세히 설명한다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 순서도이고, 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 일 단계로서, 제1 방열 기판에 제1 반도체 칩을 접합한 상태를 도시한 도면이고, 도 9는 도 8의 다음 단계로서, 제2 방열 기판에 제1 금속 기둥 및 제2 금속 기둥을 접합한 상태를 도시한 도면이며, 도 10은 도 9의 다음 단계로서, 제1 방열 기판과 제2 방열 기판을 서로 연결한 상태를 도시한 도면이다.
도 7 및 도 8에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은 우선, 제1 방열 기판(100) 위에 제1 반도체 칩(310)을 접합한다(S10). 즉, 솔더링 또는 신터링 공정을 이용하여 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 제1 반도체 칩(310) 사이에 전도성 접합층(600)을 형성한다. 솔더링 또는 신터링 공정의 온도는 상변화 접합 공정에 의한 상변화 접합층의 녹는점보다 낮을 수 있다.
이 때, 상변화 접합 공정을 이용하여 제1 리드 프레임(710)을 제1 방열 기판(100)의 제1 상부 금속 패턴(130)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 제1 리드 프레임(710) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성된다.
다음으로, 도 7 및 도 9에 도시한 바와 같이, 상변화 접합 공정을 이용하여 제2 방열 기판(200) 위에 제1 금속 기둥(410) 및 제2 금속 기둥(420)을 접합한다(S20).
상변화 접합 공정은 제2 하부 금속 패턴(220)과 제1 금속 기둥(410) 사이 또는 제2 하부 금속 패턴(220)과 제2 금속 기둥(420) 사이에 위치한 주석(Sn)을 솔더링 또는 신터링 공정으로 제2 하부 금속 패턴(220)과 제1 금속 기둥(410) 또는 제2 금속 기둥(420)을 접합시키고, 상변화를 일으키는 공정이다. 이러한 상변화 접합 공정은 소정 압력과 소정 온도 및 소정 시간의 조건으로 수행하며, 예를 들면, 1kgf 이상의 압력, 250℃ 이상의 온도, 그리고 5분 이상의 온도에서 진행할 수 있다.
이러한 상변화 접합 공정에 의해 제1 금속 기둥(410)과 제2 하부 금속 패턴(220) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제1 상변화 접합층(510)이 형성된다. 또한, 동일한 상변화 접합 공정에 의해 제2 금속 기둥(420)과 제2 하부 금속 패턴(220) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제2 상변화 접합층(520)이 형성된다.
주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제1 상변화 접합층(510) 및 제2 상변화 접합층(520)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제1 상변화 접합층(510) 및 제2 상변화 접합층(520)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제2 방열 기판(200)과 제1 금속 기둥(410) 및 제2 금속 기둥(420) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.
이 때, 동일한 상변화 접합 공정을 이용하여 제2 리드 프레임(720)을 제2 방열 기판(200)의 제2 하부 금속 패턴(220)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 제2 리드 프레임(720) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성된다.
다음으로, 도 7 및 도 10에 도시한 바와 같이, 제2 방열 기판(200)을 뒤집어서 제1 방열 기판(100)과 대향하도록 한 후, 솔더링 또는 신터링 공정을 이용하여 제1 금속 기둥(410) 및 제2 금속 기둥(420)을 각각 제1 반도체 칩(310) 및 제1 방열 기판(100)과 접합한다(S30). 즉, 솔더링 또는 신터링 공정을 이용하여 제1 금속 기둥(410)과 제1 반도체 칩(310) 사이에 전도성 접합층(600)을 형성하고, 제2 금속 기둥(420)과 제1 상부 금속 패턴(130) 사이에 전도성 접합층(600)을 형성한다. 솔더링 또는 신터링 공정의 온도는 상변화 접합 공정에 의한 상변화 접합층의 녹는점보다 낮을 수 있다.
다음으로, 도 1 및 도 7에 도시한 바와 같이, 제1 방열 기판(100)과 제2 방열 기판(200) 사이에 패키지 몸체(800)를 형성한다(S40). 패키지 몸체(800)를 제1 방열 기판(100)과 제2 방열 기판(200) 사이를 채움으로써, 제1 방열 기판(100), 제2 방열 기판(200) 및 반도체 칩(300)을 보호할 수 있다.
한편, 도 4에 도시된 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법에 대해 도면을 참조하여 상세히 설명한다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 순서도이고, 도 12는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 일 단계로서, 제1 방열 기판에 제1 반도체 칩 및 제3 금속 기둥을 접합한 상태를 도시한 도면이고, 도 13은 도 12의 다음 단계로서, 제2 방열 기판에 제2 반도체 칩, 제1 금속 기둥 및 제2 금속 기둥을 접합한 상태를 도시한 도면이며, 도 14는 도 13의 다음 단계로서, 제1 방열 기판과 제2 방열 기판을 서로 연결한 상태를 도시한 도면이다.
도 11 및 도 12에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은 우선, 제1 방열 기판(100) 위에 제1 반도체 칩(310)을 접합한다(S100). 즉, 솔더링 또는 신터링 공정을 이용하여 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 제1 반도체 칩(310) 사이에 전도성 접합층(600)을 형성한다.
이 때, 상변화 접합 공정을 이용하여 제3 금속 기둥(430)을 제1 방열 기판(100)의 제1 상부 금속 패턴(130)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제3 금속 기둥(430)과 제1 방열 기판(100)의 제1 상부 금속 패턴(130) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제4 상변화 접합층(540)이 형성된다.
이 때, 동일한 상변화 접합 공정을 이용하여 제1 리드 프레임(710)을 제1 방열 기판(100)의 제1 상부 금속 패턴(130)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제1 방열 기판(100)의 제1 상부 금속 패턴(130)과 제1 리드 프레임(710) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성된다.
다음으로, 도 11 및 도 13에 도시한 바와 같이, 상변화 접합 공정을 이용하여 제2 방열 기판(200) 위에 제1 금속 기둥(410) 및 제2 금속 기둥(420)을 접합하고, 솔더링 또는 신터링 공정을 이용하여 제2 방열 기판(200) 위에 제2 반도체 칩(320)을 접합한다(S200).
솔더링 또는 신터링 공정을 이용하여 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 제2 반도체 칩(320) 사이에 전도성 접합층(600)을 형성한다.
상변화 접합 공정은 제2 하부 금속 패턴(220)과 제1 금속 기둥(410) 사이 또는 제2 하부 금속 패턴(220)과 제2 금속 기둥(420) 사이에 위치한 주석(Sn)을 솔더링 또는 신터링 공정으로 제2 하부 금속 패턴(220)과 제1 금속 기둥(410) 또는 제2 금속 기둥(420)을 접합시키고, 상변화를 일으키는 공정이다. 이러한 상변화 접합 공정은 전술한 바와 같이, 1kgf 이상의 압력, 250℃ 이상의 온도, 그리고 5분 이상의 온도에서 진행할 수 있다.
이러한 상변화 접합 공정에 의해 제1 금속 기둥(410)과 제2 하부 금속 패턴(220) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제1 상변화 접합층(510)이 형성된다. 또한, 동일한 상변화 접합 공정에 의해 제2 금속 기둥(420)과 제2 하부 금속 패턴(220) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제2 상변화 접합층(520)이 형성된다.
주석(Sn)의 녹는점은 최대 250℃이나, 이러한 제1 상변화 접합층(510) 및 제2 상변화 접합층(520)의 녹는점(re-melting temperature)은 300℃ 이상으로 주석(Sn)의 녹는점보다 높을 수 있다. 따라서, 제1 상변화 접합층(510) 및 제2 상변화 접합층(520)은 후속의 상변화 접합 공정이나 후속의 솔더링 또는 신터링 공정 시 재용융(re-melting)되지 않으므로, 온도 피로에 의한 파괴가 최소화되어 제2 방열 기판(200)과 제1 금속 기둥(410) 및 제2 금속 기둥(420) 간의 접합력을 향상시킬 수 있어서 반도체 패키지의 신뢰성을 향상시킬 수 있다.
이 때, 동일한 상변화 접합 공정을 이용하여 제2 리드 프레임(720)을 제2 방열 기판(200)의 제2 하부 금속 패턴(220)에 접합할 수 있다. 이러한 상변화 접합 공정에 의해 제2 방열 기판(200)의 제2 하부 금속 패턴(220)과 제2 리드 프레임(720) 사이에 30 중량% 내지 90 중량%의 구리(Cu) 및 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성된다.
다음으로, 도 11 및 도 14에 도시한 바와 같이, 제2 방열 기판(200)을 뒤집어서 제1 방열 기판(100)과 대향하도록 한 후, 솔더링 또는 신터링 공정을 이용하여 제1 금속 기둥(410), 제2 금속 기둥(420), 및 제3 금속 기둥(430)을 각각 제1 반도체 칩(310), 제1 방열 기판(100), 제2 반도체 칩(320)과 접합한다(S300). 즉, 솔더링 또는 신터링 공정을 이용하여 제1 금속 기둥(410)과 제1 반도체 칩(310) 사이에 전도성 접합층(600)을 형성하고, 제2 금속 기둥(420)과 제1 상부 금속 패턴(130) 사이에 전도성 접합층(600)을 형성하며, 제3 금속 기둥(430)과 제2 반도체 칩(320) 사이에 전도성 접합층(600)을 형성한다. 솔더링 또는 신터링 공정의 온도는 상변화 접합 공정에 의한 상변화 접합층의 녹는점보다 낮을 수 있다.
다음으로, 도 1 및 도 7에 도시한 바와 같이, 제1 방열 기판(100)과 제2 방열 기판(200) 사이에 패키지 몸체(800)를 형성한다(S400).
이상을 통해 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
100: 제1 방열 기판 200: 제2 방열 기판
300: 반도체 칩 410: 제1 금속 기둥
420: 제2 금속 기둥 430: 제3 금속 기둥
510: 제1 상변화 접합층 520: 제2 상변화 접합층
530: 제3 상변화 접합층 540: 제4 상변화 접합층
600: 전도성 접합층 700: 리드 프레임
800: 패키지 몸체

Claims (26)

  1. 제1 방열 기판(100);
    상기 제1 방열 기판(100)과 대향하는 제2 방열 기판(200);
    상기 제1 방열 기판(100) 또는 상기 제2 방열 기판(200) 위에 형성되는 하나 이상의 반도체 칩(300);
    상기 반도체 칩(300)과 상기 제2 방열 기판(200)을 연결하거나, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 연결하거나, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 각각 연결하는 하나 이상의 금속 기둥;
    상기 반도체 칩(300)과 상기 제2 방열 기판(200) 사이, 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이, 또는 상기 반도체 칩(300)과 상기 제2 방열 기판(200) 및 상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이 각각에 형성되는 상변화 접합층;
    상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중 어느 하나 이상에 연결되는 하나 이상의 리드 프레임(700);
    상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이를 채우는 패키지 몸체(800);
    를 포함하고,
    상기 상변화 접합층은 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는, 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 칩(300)과 상기 제2 방열 기판(200)을 연결하는 하나 이상의 제1 금속 기둥(410); 그리고
    상기 제1 금속 기둥(410)과 상기 제2 방열 기판(200) 사이에 형성되는 제1 상변화 접합층(510);
    을 포함하고,
    상기 제1 상변화 접합층(510)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는, 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 방열 기판(100)과 상기 제2 방열 기판(200)을 연결하는 하나 이상의 제2 금속 기둥(420); 그리고
    상기 제2 금속 기둥(420)과 상기 제2 방열 기판(200) 사이에 형성되는 제2 상변화 접합층(520);
    을 포함하고,
    상기 제2 상변화 접합층(520)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는, 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 리드 프레임(700)을 상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중에 어느 하나 이상에 연결하는 제3 상변화 접합층(530)을 포함하고,
    상기 제3 상변화 접합층(530)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는, 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 리드 프레임(700)은 상기 제1 방열 기판(100)에 연결되는 제1 리드 프레임(710), 그리고 상기 제2 방열 기판(200)에 연결되는 제2 리드 프레임(720)을 포함하고,
    상기 제1 방열 기판(100)과 상기 제1 리드 프레임(710) 사이, 또는 상기 제2 방열 기판(200)과 상기 제2 리드 프레임(720) 사이에 형성되는 제3 상변화 접합층(530)을 포함하는, 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 방열 기판(100)과 상기 반도체 칩(300)을 연결하는 하나 이상의 제3 금속 기둥(430); 그리고
    상기 제3 금속 기둥(430)과 상기 제1 방열 기판(100) 사이에 형성되는 제4 상변화 접합층(540)
    을 포함하고,
    상기 제4 상변화 접합층(540)은 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는, 반도체 패키지.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 30 중량% 내지 90 중량%의 구리(Cu)를 포함하는, 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 구리(Cu)와 주석(Sn)의 중량비의 합이 98 중량% 이상인, 반도체 패키지.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상의 녹는점은 300℃ 이상인, 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 금속 기둥은 90 중량% 이상의 구리(Cu)를 포함하는, 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 리드 프레임(700)은 90 중량% 이상의 구리(Cu)를 포함하는, 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 제1 방열 기판(100)은 하나 이상의 제1 절연 기판(110), 그리고
    상기 제1 절연 기판(110)의 하부 및 상부 중 어느 하나 이상에 형성되는 1층 이상의 금속 패턴을 포함하는, 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 제2 방열 기판(200)은 하나 이상의 제2 절연 기판(210), 그리고
    상기 제2 절연 기판(210)의 하부 및 상부 중 어느 하나 이상에 형성되는 1층 이상의 금속 패턴을 포함하는, 반도체 패키지.
  14. 제 1 항에 있어서,
    상기 제1 방열 기판(100)은 금속 기판을 포함하는, 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제2 방열 기판(200)은 금속 기판을 포함하는, 반도체 패키지.
  16. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 금속 패턴 또는 상기 금속 기판은 90 중량% 이상의 구리(Cu)를 포함하는, 반도체 패키지.
  17. 제 12 항 또는 제 13 항에 있어서,
    상기 제1 절연 기판(110) 또는 상기 제2 절연 기판(210)은 보론 나이트라이드(Boron Nitride, BN), 세라믹(Al2O3), 알루미늄 나이트라이드(AlN) 및 실리콘 나이트라이드(Si3N4) 중 어느 하나 이상을 포함하는, 반도체 패키지.
  18. 제 1 항에 있어서,
    상기 제1 방열 기판(100) 및 상기 제2 방열 기판(200) 중 어느 하나 이상은 상기 패키지 몸체(800)로부터 일부 또는 전부가 노출되는, 반도체 패키지.
  19. 제1 방열 기판(100) 위에 제1 반도체 칩(310)을 접합하는 단계;
    상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 금속 기둥을 접합하는 단계;
    솔더링 또는 신터링 공정을 이용하여 상기 금속 기둥을 상기 제1 반도체 칩(310), 상기 제1 방열 기판(100), 또는 상기 제1 반도체 칩(310)과 상기 제1 방열 기판(100) 각각에 접합하는 단계;
    상기 제1 방열 기판(100)과 상기 제2 방열 기판(200) 사이에 패키지 몸체(800)를 형성하는 단계;
    를 포함하고,
    상기 상변화 접합 공정에 의해 상기 금속 기둥과 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 상변화 접합층이 형성되는, 반도체 패키지의 제조 방법.
  20. 제 19 항에 있어서,
    상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 제1 금속 기둥(410)을 접합하는 단계;를 포함하고,
    상기 상변화 접합 공정에 의해 상기 제1 금속 기둥(410)과 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제1 상변화 접합층(510)이 형성되는, 반도체 패키지의 제조 방법.
  21. 제 19 항에 있어서,
    상변화 접합 공정을 이용하여 제2 방열 기판(200)에 하나 이상의 제2 금속 기둥(420)을 접합하는 단계;를 포함하고,
    상기 상변화 접합 공정에 의해 상기 제2 방열 기판(200) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제2 상변화 접합층(520)이 형성되는, 반도체 패키지의 제조 방법.
  22. 제 19 항에 있어서,
    상기 상변화 접합 공정을 이용하여 하나 이상의 리드 프레임(700)을 상기 제1 방열 기판(100) 및 제2 방열 기판(200) 중 어느 하나 이상에 접합하는 단계를 더 포함하고,
    상기 상변화 접합 공정에 의해 상기 제1 방열 기판(100) 또는 상기 제2 방열 기판(200)과, 상기 리드 프레임(700) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제3 상변화 접합층(530)이 형성되는, 반도체 패키지의 제조 방법.
  23. 제 19 항에 있어서,
    상기 제2 방열 기판(200) 위에 제2 반도체 칩(320)을 접합하는 단계; 그리고
    상변화 접합 공정을 이용하여 하나 이상의 제3 금속 기둥(430)을 상기 제1 방열 기판(100)에 접합하는 단계;
    를 더 포함하고,
    상기 상변화 접합 공정에 의해 상기 제3 금속 기둥(430)과 상기 제1 방열 기판(100) 사이에 20 중량% 내지 80 중량%의 주석(Sn)을 포함하는 제4 상변화 접합층(540)이 형성되는, 반도체 패키지의 제조 방법.
  24. 제 19 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 제1 상변화 접합층(510) 내지 상기 제4 상변화 접합층(540) 중 어느 하나 이상은 30 중량% 내지 90 중량%의 구리(Cu)를 포함하는, 반도체 패키지의 제조방법.
  25. 제 19 항에 있어서,
    상기 상변화 접합 공정은 소정 압력 및 소정 온도를 소정 시간 지속하여 상변화를 일으키는, 반도체 패키지의 제조 방법.
  26. 제 25 항에 있어서,
    상기 상변화 접합 공정은 1kgf 이상의 압력, 250℃ 이상의 온도, 그리고 5분 이상의 온도에서 진행하는, 반도체 패키지의 제조 방법.
KR1020190161600A 2019-12-06 2019-12-06 반도체 패키지의 제조 방법 KR102325114B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190161600A KR102325114B1 (ko) 2019-12-06 2019-12-06 반도체 패키지의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190161600A KR102325114B1 (ko) 2019-12-06 2019-12-06 반도체 패키지의 제조 방법

Publications (2)

Publication Number Publication Date
KR20210071434A true KR20210071434A (ko) 2021-06-16
KR102325114B1 KR102325114B1 (ko) 2021-11-11

Family

ID=76603286

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190161600A KR102325114B1 (ko) 2019-12-06 2019-12-06 반도체 패키지의 제조 방법

Country Status (1)

Country Link
KR (1) KR102325114B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023106848A1 (ko) * 2021-12-10 2023-06-15 파워마스터반도체 주식회사 양면 냉각 반도체 장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130045797A (ko) * 2011-10-26 2013-05-06 가부시끼가이샤 도시바 부재의 접합 구조체, 부재의 접합 방법, 및 패키지
KR20140063210A (ko) * 2012-11-16 2014-05-27 삼성전기주식회사 전력용 반도체 장치 및 이의 제조방법
KR20140123893A (ko) * 2013-04-15 2014-10-23 가부시끼가이샤 도시바 반도체 패키지
JP2015002187A (ja) * 2013-06-13 2015-01-05 株式会社明電舎 半導体モジュール
JP2017174837A (ja) * 2016-03-18 2017-09-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018098265A (ja) * 2016-12-08 2018-06-21 パナソニックＩｐマネジメント株式会社 実装構造体
JP2018157173A (ja) * 2016-09-29 2018-10-04 株式会社クオルテック パワーモジュールの製造方法、パワーモジュール、電子部品の製造方法、及び電子部品
KR101899788B1 (ko) * 2017-02-22 2018-11-05 제엠제코(주) 양면 방열구조를 갖는 반도체 패키지 및 그 제조 방법
JP6429208B2 (ja) * 2014-11-21 2018-11-28 株式会社日立製作所 半導体装置および移動体
JP2018190930A (ja) * 2017-05-11 2018-11-29 三菱電機株式会社 パワー半導体モジュール及びその製造方法並びに電力変換装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130045797A (ko) * 2011-10-26 2013-05-06 가부시끼가이샤 도시바 부재의 접합 구조체, 부재의 접합 방법, 및 패키지
KR20140063210A (ko) * 2012-11-16 2014-05-27 삼성전기주식회사 전력용 반도체 장치 및 이의 제조방법
KR20140123893A (ko) * 2013-04-15 2014-10-23 가부시끼가이샤 도시바 반도체 패키지
JP2015002187A (ja) * 2013-06-13 2015-01-05 株式会社明電舎 半導体モジュール
JP6429208B2 (ja) * 2014-11-21 2018-11-28 株式会社日立製作所 半導体装置および移動体
JP2017174837A (ja) * 2016-03-18 2017-09-28 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2018157173A (ja) * 2016-09-29 2018-10-04 株式会社クオルテック パワーモジュールの製造方法、パワーモジュール、電子部品の製造方法、及び電子部品
JP2018098265A (ja) * 2016-12-08 2018-06-21 パナソニックＩｐマネジメント株式会社 実装構造体
KR101899788B1 (ko) * 2017-02-22 2018-11-05 제엠제코(주) 양면 방열구조를 갖는 반도체 패키지 및 그 제조 방법
JP2018190930A (ja) * 2017-05-11 2018-11-29 三菱電機株式会社 パワー半導体モジュール及びその製造方法並びに電力変換装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023106848A1 (ko) * 2021-12-10 2023-06-15 파워마스터반도체 주식회사 양면 냉각 반도체 장치

Also Published As

Publication number Publication date
KR102325114B1 (ko) 2021-11-11

Similar Documents

Publication Publication Date Title
US10204848B2 (en) Semiconductor chip package having heat dissipating structure
TWI795677B (zh) 半導體裝置及製造其之方法
US6650006B2 (en) Semiconductor package with stacked chips
US5521435A (en) Semiconductor device and a fabrication process thereof
US20080122067A1 (en) Heat spreader for an electrical device
US8198712B2 (en) Hermetically sealed semiconductor device module
US20130034937A1 (en) Exposed Die Package for Direct Surface Mounting
US9559026B2 (en) Semiconductor package having a multi-layered base
KR101555300B1 (ko) 외부 본딩 영역을 구비하는 반도체 파워 모듈 패키지
US20130322025A1 (en) Semiconductor module and method for manufacturing the same
KR102352342B1 (ko) 반도체 패키지 및 그 제조 방법
US11616006B2 (en) Semiconductor package with heatsink
KR102325114B1 (ko) 반도체 패키지의 제조 방법
US9887143B2 (en) Surface mount device package having improved reliability
KR20220007878A (ko) 양면 냉각을 갖는 전자 디바이스
CN107611111B (zh) 半导体模块、电力转换装置
US20140001611A1 (en) Semiconductor package
CN111742407A (zh) 半导体装置
JP6287445B2 (ja) 半導体装置及びその製造方法
JP2017135144A (ja) 半導体モジュール
JP2010027953A (ja) 半導体装置
KR102332716B1 (ko) 반도체 패키지
KR102312085B1 (ko) 방열 기판, 그 제조 방법, 그리고 이를 포함하는 반도체 패키지
KR102272112B1 (ko) 반도체 패키지
KR101547269B1 (ko) 구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법

Legal Events

Date Code Title Description
E90F Notification of reason for final refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right