KR101547269B1 - 구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법 - Google Patents

구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법 Download PDF

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Abstract

기판상에 전극을 부착시켜 구조를 단순화한 반도체 모듈 패키지 및 그 제조방법을 개시한다. 반도체 파워 모듈 패키지는 기판; 상기 기판의 상면에 배열되는 반도체 칩들; 및 상기 기판의 상면에 부착되어, 상기 반도체 칩들과 전기적으로 연결되는 전극들을 구비한다. 상기 반도체 칩들중 일부 반도체 칩과 상기 전극들중 일부 전극은 배선 라인을 통해 전기적으로 연결된다. 봉지부가 적어도 상기 전극들의 상면을 제외한 상기 반도체 칩들, 상기 전극들 및 상기 배선 라인들을 덮어준다.

Description

구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법{Semiconductor power module package with simplified structure and method of fabricating the same}
본 발명은 반도체 전력소자 모듈에 관한 것으로서, 보다 구체적으로는 구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법에 관한 것이다.
반도체 파워 모듈 패키지는 전력용 반도체 칩과 제어용 반도체 칩이 하나의 패키지에 집적된다. 반도체 전력 소자로는 실리콘 제어 정류기(SCR), 전력 트랜지스터, IGBT(insulated-gate bipolar transistor), 전력 레귤레이터, 인버터 또는 컨버터 등이 있다.
반도체 파워 모듈 패키지는 리프 프레임상에 반도체 칩을 부착하고, 몰딩재를 이용하여 반도체 칩을 밀봉시켜 주었다. 이러한 반도체 파워 모듈 패키지는 반도체 칩이 고집적화 됨에 따라 반도체 칩을 외부와 연결시켜 주기 위한 본딩 패드 수가 증가하게 되고, 이에 따라 리드 프레임의 리드 수가 증가하게 될 뿐만 아니라 반도체 패키지의 크기가 증가하게 되었다. 그러나, 전자 기기들의 소형화 추세로 반도체 칩 뿐만 아니라 패키지의 크기 축소가 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 전극들을 기판상에 부착시켜 구조를 단순화시킨 반도체 파워 모듈 패키지 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 반도체 파워 모듈 패키지를 제공한다. 반도체 파워 모듈 패키지는 기판; 상기 기판의 상면에 배열되는 반도체 칩들; 및 상기 기판의 상면에 부착되어, 상기 반도체 칩들과 전기적으로 연결되는 전극들을 구비한다. 상기 반도체 칩들중 일부 반도체 칩과 상기 전극들중 일부 전극은 배선 라인을 통해 전기적으로 연결된다. 봉지부가 적어도 상기 전극들의 상면을 제외한 상기 반도체 칩들, 상기 전극들 및 상기 배선 라인들을 덮어준다.
상기 배선 라인들은 Au 라인 또는 Al 라인 등과 같은 도전성 라인을 포함하거나 또는 와이어들을 포함할 수 있다. 상기 반도체 칩들중 전력 반도체 칩들은 상기 전극들중 파워 전극들과 상기 배선 라인을 통해 전기적으로 연결되고 제어 반도체 칩들은 신호 전극들과 전기적으로 연결된다. 상기 전극들은 Sn 이 도금된 Au 전극 또는 Ni 이 도금된 Au 전극을 포함할 수 있다. 상기 전극들은 일자형 기둥 또는 역 T자형 기둥구조는 가질 수 있다.
또한, 본 발명은 반도체 파워 모듈 패키지의 제조방법을 제공한다. 먼저, 매트릭스 형태로 배열되는 다수의 단위 기판을 구비하는 마더 기판, 반도체 칩들 및 전극들을 제공한다. 상기 각 단위 기판의 해당 영역에 상기 반도체 칩들 및 상기 전극들을 장착시킨다. 본딩 공정을 통해 상기 반도체 칩들과 상기 전극들을 전기적으로 연결시켜 준다. 상기 전극들의 적어도 상면을 제외한, 상기 반도체 칩들 및 상기 전극들을 덮도록 상기 기판상에 봉지부를 형성한다. 상기 마더 기판을 개별 반도체 파워 모듈 패키지로 절단한다.
본 발명의 반도체 파워 모듈 패키지 및 그 제조방법에 따르면, 반도체 칩과 반도체칩 외부의 단자들과의 연결을 위한 전극들을 상기 반도체 칩이 배열되는 기판상에 장착하여 몰딩시켜 줌으로써, 패키지의 리드 프레임의 사용하지 않게 되어 패키지의 구조를 단순화시켜 줄 수 있을 뿐만 아니라 패키지의 크기를 축소시켜 줄 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 파워 모듈 패키지의 평면도이다.
도 1b는 도 1의 I-I 선에 따른 반도체 파워 모듈 패키지의 단면도이다.
도 1c는 도 1의 I-I 선에 따른 반도체 파워 모듈 패키지의 또 다른 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 파워 모듈 패키지의 평면도이다.
도 2b는 도 2의 II-II 선에 따른 반도체 파워 모듈 패키지의 단면도이다.
도 2c는 도 2의 II-II 선에 따른 반도체 파워 모듈 패키지의 또 다른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 파워 모듈 패키지의 제조방법을 설명하기 위한 공정 순서도이다.
도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 파워 모듈 패키지의 제조방법을 설명하기 위한 평면도이다.
도 4g는 본 발명의 다른 실시예에 따른 반도체 파워 모듈 패키지의 제조방법을 설명하기 위한 평면도이다.
도 4h 내지 도 4i는 본 발명의 또 다른 실시예에 따른 반도체 파워 모듈 패키지의 제조방법을 설명하기 위한 평면도이다.
도 5a 내지 도 5h는 도 4a 내지 도 4h의 I-I 선에 따른 반도체 파워 모듈 패키지의 제조방법을 설명하기 위한 단면도이다.
도 5g 는 도 4g의 I-I 선에 따른 반도체 파워 모듈 패키지의 제조방법을 설명하기 위한 단면도이다.
도 5h 및 도 5i는 도 4h 및 도 4i의 I-I 선에 따른 반도체 파워 모듈 패키지의 제조방법을 설명하기 위한 단면도이다.
도 6은 본 발명의 반도체 파워 모듈 패키지의 전극 구조를 보여주는 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 파워 모듈 패키지의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 파워 모듈 패키지의 단면도이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a는 본 발명의 실시예에 따른 반도체 파워 모듈 패키지의 평면도이다. 도 1b는 도 1a의 I-I 선에 따른 반도체 파워 모듈 패키지의 단면도를 도시한 것이다. 도 1c는 도 1a의 I-I 선에 따른 반도체 파워 모듈 패키지의 또 다른 단면도를 도시한 것이다.
도 1a, 도 1b, 도 1c를 참조하면, 반도체 파워 모듈 패키지(100)는 기판(110)을 구비한다. 상기 기판(110)은 다이렉트 본딩 기판(DBC, direct bonding substrate)을 포함할 수 있다. 상기 기판(110)은 세라믹 절연막(111), 상기 세라믹 절연막(111)의 상면에 배열된 상부 도전막(113) 및 상기 세라믹 절연막(111)의 하면에 배열된 하부 도전막(115)을 포함할 수 있다. 상기 세라믹 절연막(111)은 Al2O3 막, AlN 막, SiO2 막, 또는 BeO 막을 포함할 수 있다. 상기 상부 도전막(113)과 상기 하부 도전막(115)은 Cu 막을 포함할 수 있다. 상기 상부 도전막(113)은 서로 전기적으로 분리된 도전막 패턴들(113a, 113b, 113c, 113d)을 포함할 수 있다.
상기 기판(110)은 절연성 기판(IMS, insulated metal substrate)을 포함할 수 있다. 상기 절연성 기판은 Al 기판, 상기 Al 기판상에 형성된 절연막 및 상기 절연막상에 배열된 도전성 패턴을 구비하는 상기 절연막은 폴리머를 포함할 수 있다. 상기 도전막은 Cu 막을 포함할 수 있다. 또한, 상기 기판(110)은 PCB 기판을 포함할 수 있다.
상기 기판(110)상에는 반도체 칩들(130)이 배열된다. 상기 반도체 칩들(130)중 제1반도체 칩들(131)은 전력용 반도체 칩을 포함하고, 제2반도체 칩들(135)은 제어용 반도체 칩(135)을 포함할 수 있다. 상기 도전막 패턴들(113a, 113b, 113c, 113d)중 일부 도전막 패턴들(113a, 113b, 113d)의 상면에는 솔더 패드들(120)이 배열된다. 상기 솔더 패드들(120)은 Pb/Sn, Sn/Ag, Pb/Sn/Ag 또는 Sn/Ag/Cu 등을 포함할 수 있다. 상기 도전막 패턴들(113b, 113d)상에 배열된 상기 솔더 패드들(120)에 상기 반도체 칩들(131, 135)이 부착된다. 상기 반도체 칩들(131, 135)은 플립칩 본딩될 수도 있다.
상기 도전막 패턴들(113a, 113b, 113c, 113d)중 일부 도전막 패턴들(113a, 113d)상에 배열된 상기 솔더 패드들(120)에는, 상기 반도체 칩들(130)과 외부와의 연결을 위한 전극들(141, 145)이 배열된다. 상기 전극들(141, 145)중 제1전극들(141)은 상기 제1반도체 칩들(131)과 외부간의 파워 전달을 위한 파워 전극을 포함하고, 상기 제2전극들(145)은 상기 제2반도체 칩들(135)과 외부와의 신호 전달을 위한 신호 전극을 포함할 수 있다. 상기 제1전극들(141)은 상기 전력용 제1반도체 칩들(131)에 인접하여 배열되고, 상기 제2전극들(145)은 상기 제어용 제2반도체 칩들(135)에 인접하여 배열될 수 있다. 상기 제1전극들(141) 및 상기 제2전극들(145)의 사이즈는 전류 정격(current rate)에 따라 결정되며, 상대적으로 큰 전류 정격을 갖는 상기 제1전극들(141)이 상대적으로 작은 전류 정격을 갖는 제2전극들(145)보다 큰 사이즈를 것이 바람직하다.
상기 제1반도체 칩들(131)과 상기 제1전극들(141)은 전기적으로 연결된다. 상기 제1반도체 칩들(131)은 상기 제1반도체 칩들(131)이 배열된 상기 도전막 패턴들(113b)과는 다른 도전막 패턴들(113a)상에 배열된 상기 제1전극들(141)과 제1배선 라인들(151)을 통해 전기적으로 연결될 수 있다. 상기 제1배선 라인들(151)은 일정 폭을 갖는 도전성 라인을 포함할 수 있다. 상기 제1배선 라인들(151)은 Al 또는 Au 라인을 포함할 수 있다. 상기 제1배선 라인들(151)은 솔더들(121)를 통해 상기 제1반도체 칩들(131)과 상기 제1전극들(141)이 배열된 상기 도전막 패턴들(113a)에 전기적으로 콘택된다. 상기 제1반도체 칩들(131)은 제1와이어들(155)를 통해 상기 제1반도체 칩(131)이 배열된 도전막 패턴(113a)과는 다른 도전막 패턴(113c)과 전기적으로 연결될 수 있다.
상기 제2반도체 칩들(135)중 일부 반도체칩은 상기 일부 반도체 칩(135)이 배열된 상기 도전막 패턴(113d)상에 배열된 상기 제2전극(145)과 전기적으로 연결된다. 상기 제2반도체 칩(135)과 상기 제2전극(145)은 동일 도전막 패턴(113d)에 배열된 상기 솔더(120)에 부착되어 전기적으로 연결될 수 있다. 상기 제2반도체 칩(135)중 다른 일부 제2반도체 칩(135)은 상기 다른 일부 제2반도체 칩이 배열된 상기 도전막 패턴(113d)을 제외한 다른 도전막 패턴들과 제2와이어(156)를 통해 전기적으로 연결될 수 있다.
봉지부(160)가 적어도 상기 제1 및 제2전극들(141, 145)의 상면들을 노출되도록 상기 반도체 칩들(130), 상기 제1 및 제2전극들(141, 145) 및 제1배선 라인들(151) 및 상기 제1 및 제2와이어들(155, 156)을 덮도록 상기 기판(110)상에 형성된다. 상기 봉지부(160)는 상기 제1 및 제2전극들(141, 145)의 상면만이 노출되도록 형성되거나, 또는 상기 전극들의 상면 및 측면의 일부가 노출되도록 형성될 수 있다.
상기 봉지부(160)는 일체형으로 상기 기판(110)상에 형성될 수 있다. 또는 상기 봉지부(160)는 상기 기판(110)의 가장자리를 따라 형성된 월 부분(161)과 상기 월 부분(161)내에 매립되어 상기 제1 및 제2전극들(141, 145)의 적어도 상면을 제외한 상기 반도체 칩들(130) 및 제1 및 제2와이어들(155, 156) 및 제1배선 라인들(151)을 덮어주는 메인 부분(165)을 포함할 수 있다. 상기 봉지부(160)는 에폭시 몰딩 컴파운드를 포함할 수 있다. 상기 제1전극(141) 및 상기 제2전극(145)의 노출된 부분들상에 도금층들(171, 175)이 더 형성될 수 있다. 상기 도금층들(171, 175)은 솔더 도금층을 포함할 수 있다. 상기 봉지부(160)는 상기 기판(110)의 하부 도전막(115)이 노출되도록 형성될 수 있다. 상기 노출된 기판(110)의 상기 하부 도전막(115)상에는 상기 반도체 칩들(130)로부터 방출되는 열을 방출시켜 주기 위한 히트 싱크가 부착될 수도 있다.
도 2a는 본 발명의 다른 실시예에 따른 반도체 파워 모듈 패키지의 평면도이다. 도 2b는 도 2a의 II-II 선에 따른 반도체 파워 모듈 패키지의 단면도를 도시한 것이다. 도 2c는 도 2a의 II-II 선에 따른 반도체 파워 모듈 패키지의 또 다른 단면도를 도시한 것이다.
도 2a, 도 2b, 도 2c를 참조하면, 다른 실시예에 따른 반도체 파워 모듈(100)은 상기 제1반도체 칩(131)과 상기 제1전극(141)의 연결 구조만 상기 일 실시예와 상이하다. 즉, 상기 제1반도체 칩들(131)과 상기 제1전극들(141)은 제2배선 라인(152)를 통해 전기적으로 연결된다. 상기 제2배선 라인(152)은 다수의 와이어들을 포함할 수 있다. 상기 제2배선 라인(152)은 상기 도전막 패턴들(113a)과 상기 제1반도체 칩들(131)은 와이어 본딩시켜 줄 수 있다.
도 3은 본 발명의 반도체 파워 모듈 패키지를 제조하는 방법을 설명하기 위한 공정 순서도이다. 도 4a 내지 도 4h는 본 발명의 일 실시예에 따른 반도체 모듈 패키지의 제조방법을 설명하기 위한 평면도이다. 도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 반도체 모듈 패키지의 제조방법을 설명하기 위한 단면도이다. 도 5a 내지 도 5h는 도 4a 내지 도 4h의 I-I 선에 따른 단면도를 도시한 것이다.
도 3, 도 4a 및 도 5a를 참조하면, 마더 기판(100a) 및 상기 마더 기판(100a)상에 장착될 컴퍼넌트를 제공한다(S310). 상기 마더 기판(100a)는 mxn 개의 단위 기판(110a), 예를 들어 2x2개의 단위 기판(110a)을 구비한다. 여기서, m과 n중 하나는 2이상의 정수이고, 다른 하나는 1이상의 정수이다. 상기 단위 기판(110a)은 후속 절단 공정후 도 1a의 반도체 모듈 패키지(100)의 기판(110)으로 된다. 각 단위 기판(110a)은 세라믹 절연막(111), 상기 세라믹 절연막(111)의 상면 및 하면에 배열된 상부 도전막(113) 및 하부 도전막(115)을 포함할 수 있다. 상기 상부 도전막(113)은 다수의 도전막 패턴들(113a, 113b, 113c, 113d)을 포함할 수 있다. 상기 상부 도전막(113) 및 상기 하부 도전막(115)은 상기 세라믹 절연막(111)에 예를 들어, 열 압착될 수 있다. 상기 컴퍼넌트는 제1 및 제2반도체 칩들(도 1a의 131, 135) 또는 제1 및 제2전극들(도 1a의 141, 145)을 포함할 수 있다. 또한, 상기 컴퍼넌트는 저항 또는 캐패시터 등과 같은 패시브 소자들을 포함할 수도 있다.
상기 제1 및 제2전극들(141, 145)은 도 6의 (a) 및 (b)와 같이 일자형 기둥 구조를 갖거나 또는 도 6의 (c)와 같이 상기 기판(110)상에 장착이 용이하도록 역 T자형 기둥구조를 가질 수 있다. 상기 제1 및 제2전극들(141, 145)은 Ni 막(140b)이 코팅된 Au 전극(140a) 또는 Sn 막(140c)이 코팅된 Au 전극(140a)을 포함할 수 있다.
도 3, 도 4b 및 도 5b를 참조하면, 상기 각 단위 기판(110a)의 각 도전막 패턴들(113a - 113d)중 상기 제1 및 제2반도체 칩(131, 135)과 상기 제1 및 제2전극들(141, 145)이 배열되는 상기 도전막 패턴들(113a, 113b, 113d)의 상면에 솔더 스크린 프린팅법을 통해 솔더 패드들(120)을 형성한다(S320). 상기 솔더 패드들(120)은 상기 도전막 패턴들(113a, 113b, 113d)의 상면중 상기 제1 및 제2반도체 칩들(131, 135)과 상기 제1 및 제2전극들(141, 145)이 배열될 영역에만 선택적으로 형성되어 진다.
도 3, 도 4c 및 도 5c를 참조하면, 오토 컴퍼넌트 마운터(auto component mounter, 미도시)를 이용하여 상기 솔더 패드들(120)상에 상기 제1 및 제2반도체 칩들(131, 135)과 상기 제1 및 제2전극들(141, 145)을 부착시켜, 상기 제1 및 제2반도체 칩들(131, 135)과 상기 제1 및 제2전극들(141, 145)을 상기 도전막 패턴들(113a, 113b, 113d)상에 장착시켜 준다(S330). 리플로우 공정을 수행하여 상기 도전막 패턴들(113a, 113b, 113d)과 상기 제1 및 제2반도체 칩들(131, 135) 그리고 상기 제1 및 제2전극들(141, 145)을 열 압착시켜 준다(S340). 이어서, 세정공정을 통해 상기 마더 기판(110)상에 잔존하는 솔더 잔유물을 제거한다(S350).
도 3, 도 4d 및 도 5d를 참조하면, 상기 본딩 공정을 수행한다(S360). 상기 반도체 칩들(131, 135)중 제1반도체 칩들(131)을 상기 제1전극(141)이 배열된 상기 도전막 패턴(113a)과 클립 본딩공정을 통해 제1배선 라인(151)으로 연결하여, 상기 제1반도체 칩들(131)과 상기 제1전극들(141)을 전기적으로 연결시켜 준다. 또한, 상기 제2반도체 칩들(135)과 상기 제2 전극(145)은 동일 도전막 패턴(113d)상에 배열되어, 상기 제2반도체 칩들(135)과 상기 제2전극들(145)이 전기적으로 연결된다. 상기 제1반도체 칩들(131)중 일부 반도체 칩들은 상기 일부 반도체 칩들이 배열된 도전막 패턴(113b)과는 다른 도전막 패턴(113c)과 제1와이어(155)를 통해 전기적으로 연결될 수도 있다. 또한, 상기 제2반도체 칩(135)이 와이어 본딩공정을 통해 상기 제2반도체 칩(135)이 배열된 도전막 패턴(113d)과는 다른 도전막 패턴과 제2와이어(156)를 통해 연결될 수도 있다.
도 3, 도 4e 및 도 5e를 참조하면, 전사 몰딩(transfer molding) 공정을 통해 상기 마더 기판(100a)상에 봉지부(160a)를 형성한다(S370). 상기 봉지부(160a)는 상기 제1 및 제2반도체 칩들(131, 135), 상기 제1 및 제2전극들(141, 145), 상기 제1배선 라인(151) 및 상기 제1 및 제2와이어들(155, 156)을 덮어주고, 상기 제1 및 제2전극들(141, 145)의 적어도 상면은 노출되록 형성된다. 상기 봉지부(160a)는 에폭시 몰딩 컴파운드를 포함할 수 있다.
도 3, 도 4f 및 도 5f를 참조하면, 상기 봉지부(160a)를 레이저 또는 케미칼 등을 이용하여 일정 두께만큼 식각하여, 상기 제1 및 제2전극들(141, 145)의 상면 및 측면을 노출시켜 주는 봉지부(160)를 형성한다(S380). 상기 제1 및 제2전극들(141, 145)의 상기 노출된 상면 및 측면에 솔더 플레이팅 공정을 통해 솔더 도금층들(171, 175)을 더 형성할 수도 있다. 한편, 도 4e 및 도 5e의 상기 봉지부(160a)의 제거공정 없이 상기 제1 및 제2전극들(141, 145)의 노출된 상면에만 상기 솔더 도금층(171, 175)을 형성할 수도 있다. 이어서, 상기 마더 기판(100a)을 레이저 또는 블레이드등을 이용하여 식각하여 개별 반도체 파워 모듈 패키지(100)를 제조한다(S390).
한편, 도 2a, 4g 및 도 5g를 참조하면, 도 4d 및 도 5d 의 클립 본딩공정 대신 와이어 본딩 공정을 수행하여 상기 제1반도체 칩들(131)과 상기 제1전극(141)을 제2배선 라인(152)으로 전기적으로 연결시켜 줄 수 있다. 상기 제1반도체 칩들(131)을 상기 제1전극(141)이 배열된 상기 도전막 패턴(113a)과 제2배선 라인들(152)인 와이어들을 통해 연결하여, 상기 제1반도체 칩들(131)과 상기 제1전극들(141)을 전기적으로 연결시켜 줄 수 있다.
또한, 상기 봉지부(160)는 도 4e, 도 4f, 도 5e 및 도 5f 와 같이 한번의 몰딩 공정을 통해 형성하는 대신 2번의 몰딩 공정을 통해 형성할 수도 있다. 먼저, 도 4h 및 도 5h와 같이 전사 몰딩 공정을 통해 상기 단위 기판(101a)의 가장자리를 따라 봉지부(160)의 월(wall) 부분(161)을 형성한다. 이때, 월 부분(161)의 높이는 상기 제1 및 제2전극들(141, 145)의 상기 상면의 높이보다 낮은 것이 바람직하다. 이어서, 도 4i 및 도 5i와 같이 상기 월 부분(161)내의 상기 각 단위 기판(101a)상에 액상 에폭시 물질을 주입한 다음 경화시켜 메인 부분(165)을 형성한다. 2번의 몰딩공정을 수행하는 경우에는 월 부분(161)의 상기 높이를 상기 제1 및 제2전극들(141, 145)의 상기 상면의 상기 높이보다 낮게 형성하여 줌에 따라, 봉지부(160)가 상기 제1 및 제2전극들(141, 145)의 상기 상면 및 측면이 노출되도록 형성된다. 그러므로, 상기 도 4e 및 도 5e의 상기 봉지부(160a)의 제거공정(S380)을 배제할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 모듈 패키지의 단면도이다. 도 7을 참조하면, 상기 반도체 모듈 패키지(100)는 외부 콘트롤 기판(410)과 외부 연결부재(430)를 더 포함한다. 상기 외부 콘트롤 기판(410)은 PCB 기판을 포함할 수 있다. 상기 외부 콘트롤 기판(410)은 그의 일면상에 배열된 연결 패드들(420)을 구비한다. 상기 외부 콘트롤 기판(410)의 상기 연결 패드들(420)상에 상기 연결부재(430)를 통해 상기 제1 및 제2전극들(141, 145)이 부착된다. 따라서, 상기 외부 콘트롤 기판(410)과 상기 제1 및 제2전극들(141, 145)이 상기 연결부재들(430)를 통해 전기적으로 연결된다. 상기 연결 부재들(430)은 솔더를 포함할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 모듈 패키지의 단면도이다. 도 8을 참조하면, 상기 반도체 모듈 패키지(100)는 외부 콘트롤 기판(410)과 고정부재(450)를 더 포함한다. 상기 외부 콘트롤 기판(410)의 연결 패드들(420)은 상기 제1 및 제2전극들(141, 145)과 직접 전기적으로 콘택된다. 상기 연결 패드(420)와 상기 제1 및 제2전극들(141, 145)간의 접착력을 강화시켜 주기 위하여, 상기 외부 콘트롤 기판(410)과 상기 패키지용 기판(110)을 상기 고정부재(450)를 통해 고정시켜 준다. 상기 고정부재(450)는 스프링 클립을 포함할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (14)

  1. 기판;
    상기 기판의 상면에 배열되는 반도체 칩들;
    외부와의 연결을 위해 상기 기판의 상면에 부착되어, 상기 반도체 칩들과 전기적으로 연결되는 전극들;
    상기 반도체 칩들중 일부 반도체 칩과 상기 전극들중 일부 전극을 전기적으로 연결시켜 주는 배선 라인들; 및
    적어도 상기 전극들의 상면을 제외한 상기 반도체 칩들, 상기 전극들 및 상기 배선 라인들을 덮어주는 봉지부를 구비하고,
    상기 반도체 칩들은 전력 반도체 칩들과 제어 반도체 칩을 포함하고,
    상기 전극들의 노출된 부분들 상에 솔더층을 더 포함하는 반도체 파워 모듈 패키지.
  2. 제 1 항에 있어서,
    상기 봉지부는 상기 전극들의 상면 및 측면의 일부가 노출되도록 형성되는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  3. 제 1 항에 있어서,
    상기 봉지부는 상기 기판의 가장자리를 따라 형성된 월 부분 및 상기 월 부분 내에 매립되는 메인 부분을 포함하는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  4. 제 1 항에 있어서,
    상기 봉지부는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  5. 제 1 항에 있어서,
    상기 봉지부는 상기 전극들의 적어도 상면을 제외한, 상기 반도체 칩들 및 상기 전극들을 덮도록 일체형으로 형성되는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  6. 제 1 항에 있어서,
    상기 전극들은 역 T자형 기둥 구조를 갖는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  7. 제 6 항에 있어서,
    상기 전극들은 Ni 막이 코팅된 Au 전극 또는 Sn 막이 코팅된 Au 전극을 포함하는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  8. 제 6 항에 있어서,
    상기 전극들은 파워 전극들과 신호 전극을 포함하는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  9. 제 8 항에 있어서, 상기 전극들의 크기는 전류 정격에 따라 결정되며, 파워 전극들이 상기 신호 전극보다 큰 사이즈를 갖는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  10. 기판;
    상기 기판의 상면에 배열되는 반도체 칩들;
    외부와의 연결을 위해 상기 기판의 상면에 부착되어, 상기 반도체 칩들과 전기적으로 연결되는 전극들;
    상기 반도체 칩들중 일부 반도체 칩과 상기 전극들중 일부 전극을 전기적으로 연결시켜 주는 배선 라인들; 및
    적어도 상기 전극들의 상면을 제외한 상기 반도체 칩들, 상기 전극들 및 상기 배선 라인들을 덮어주는 봉지부를 구비하고,
    상기 기판은 다이렉트 본딩 기판(DBC, direct bonding substrate)이고,
    상기 반도체 칩들은 전력 반도체 칩들과 제어 반도체 칩을 포함하고,
    상기 전극들의 노출된 부분들 상에 솔더층을 더 포함하는 반도체 파워 모듈 패키지.
  11. 제 10 항에 있어서,
    상기 기판은 세라믹 절연막, 상기 세라믹 절연막의 상면에 배열된 상부 도전막 및 상기 세라믹 절연막의 하면에 배열된 하부 도전막을 포함하는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  12. 제 11 항에 있어서,
    상기 세라믹 절연막은 Al2O3 막, AlN 막, SiO2 막, 또는 BeO 막을 포함하는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  13. 제 11 항에 있어서,
    상기 하부 도전막 위에 상기 반도체 칩들에서 생성되는 열을 방출시켜 주기 위한 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 파워 모듈 패키지.
  14. 제 11 항에 있어서,
    상기 상부 도전막은 서로 전기적으로 분리된 도전막 패턴들을 포함하고,
    상기 도전막 패턴들 중 일부 도전막 패턴들의 상면에 솔더 패드들이 배열되고,
    상기 솔더 패드들에 플립칩 본딩으로 반도체 칩들이 부착되는 것을 특징으로 하는 반도체 파워 모듈 패키지.
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