JP2005347359A - 回路装置 - Google Patents

回路装置 Download PDF

Info

Publication number
JP2005347359A
JP2005347359A JP2004162658A JP2004162658A JP2005347359A JP 2005347359 A JP2005347359 A JP 2005347359A JP 2004162658 A JP2004162658 A JP 2004162658A JP 2004162658 A JP2004162658 A JP 2004162658A JP 2005347359 A JP2005347359 A JP 2005347359A
Authority
JP
Japan
Prior art keywords
wiring layer
dummy pattern
circuit device
insulating layer
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004162658A
Other languages
English (en)
Other versions
JP4471735B2 (ja
Inventor
Yasunori Inoue
恭典 井上
Ryosuke Usui
良輔 臼井
Yasuhiro Obara
泰浩 小原
Yoshihisa Takakusaki
宣久 高草木
Takeshi Nakamura
岳史 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2004162658A priority Critical patent/JP4471735B2/ja
Priority to US11/139,238 priority patent/US7439614B2/en
Priority to CN200510074718A priority patent/CN100578762C/zh
Publication of JP2005347359A publication Critical patent/JP2005347359A/ja
Application granted granted Critical
Publication of JP4471735B2 publication Critical patent/JP4471735B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09772—Conductors directly under a component but not electrically connected to the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract


【課題】 放熱性を向上させた回路装置を提供する。
【解決手段】 本発明の混成集積回路装置１０では、第1の配線層１８Ａに第1のダミーパターンＤ１を設けている。更に、第２の配線層１８Ｂに第２のダミーパターンＤ２を設けている。そして、第1のダミーパターンＤ１と第２のダミーパターンＤ２とを、絶縁層１７を貫通する接続部２５により接続している。従って、ダミーパターンを介した放熱を積極的に行うことができる。従って、多層配線を構成した場合でも、放熱性を確保した回路装置を提供することができる。
【選択図】図１

Description

本発明は回路装置に関し、特に、絶縁層を介して積層された複数の配線層を有する回路装置に関するものである。
図１７を参照して、従来の混成集積回路装置１００の構成を説明する（例えば、特許文献１を参照）。図１７（Ａ）は混成集積回路装置１００の斜視図であり、図１７（Ｂ）は図１７（Ａ）のＸ−Ｘ’線に於ける断面図である。
従来の混成集積回路装置１００は、矩形の基板１０６と、基板１０６の表面に設けられた絶縁層１０７とを有し、この絶縁層１０７上には、配線層１０８がパターニングされている。更に、配線層１０８には回路素子１０４が固着されており、回路素子１０４と配線層１０８とは、金属線１０５により電気的に接続されている。配線層１０８と電気的に接続されたリード１０１は、外部に導出されている。また、混成集積回路装置１００は全体が封止樹脂１０２で封止されている。封止樹脂１０２で封止する方法としては、熱可塑性樹脂を用いたインジェクションモールドと、熱硬化性樹脂を用いたトランスファーモールドとがある。
特開平６−１７７２９５号公報
しかしながら、上述した混成集積回路装置１００では、放熱性の向上のために金属から成る回路基板１０６を採用しているが、回路基板１０６の表面に形成された絶縁層１０７の熱抵抗が大きいことから、内部で発生した熱を効率的に外部に放出することが困難であった。絶縁層１０７の放熱性を向上させる手法として、絶縁層１０７に無機フィラーを混入させる方法がある。しかしながら、銅等の金属と比較すると、無機フィラーが混入された絶縁層１０７の放熱性は不足する問題があった。
本発明は、上記した問題を鑑みて成されたものである。本発明の主な目的は、ダミーパターンを形成することで放熱性を向上させた回路装置を提供することにある。
本発明の回路装置は、絶縁層を介して多層に積層された複数の配線層を有する回路装置に於いて、前記配線層は、内蔵される回路素子と電気的に接続されて電気回路の一部を構成する導電パターンと、前記電気回路とは電気的に独立するダミーパターンとから成ることを特徴とする。
更に本発明の回路装置は、絶縁層を介して多層に積層された複数の配線層を有する回路装置に於いて、前記配線層は、内蔵される回路素子と電気的に接続されて電気信号が通過する導電パターンと、前記電気信号が通過しないダミーパターンとから成ることを特徴とする。
更に本発明の回路装置では、前記配線層の各々に前記ダミーパターンを設けることを特徴とする。
更に本発明の回路装置では、前記導電パターンが形成されない領域の殆どの領域に、前記ダミーパターンを設けることを特徴とする。
更に本発明の回路装置では、矩形の形状の等しい大きさの前記ダミーパターンが、等間隔に配列されることを特徴とする。
更に本発明の回路装置では、前記各配線層に設けられた前記ダミーパターン同士は、前記絶縁層を貫通する接続部により熱的に結合されることを特徴とする。
更に本発明の回路装置では、前記接続部は、前記絶縁層の下層に位置する前記配線層から上方に凸状に延在する第1の接続部と、絶縁層の上層に位置する配線層から下方に凸状に延在する第２の接続部とから成り、前記第1の接続部と前記第２の接続部とは、前記絶縁層の厚み方向の中間部にて接触することを特徴とする。
更に本発明の回路装置では、前記第1の接続部は一枚の銅箔をエッチング加工することにより形成され、前記第２の接続部はメッキ膜から成ることを特徴とする。
更に本発明の回路装置では、表面が絶縁処理された回路基板の表面に前記第１の配線層および前記第２の配線層を形成することを特徴とする。
本発明の回路装置によれば、電気信号が通過しないダミーパターンを設けることにより、ダミーパターンを介して熱の伝導を行い、内部で発生する熱を好適に外部に放出させることが可能となる。更に、多層配線の各層に設けたダミーパターンを、接続部により接続することで、更なる放熱性の向上を実現することができる。
＜第１の実施の形態＞
本形態では、回路装置の一例として図１等に示すような混成集積回路装置を例に説明を行う。しかしながら下記する本形態は、他の種類の回路装置にも適用可能である。
図１を参照して、本発明の混成集積回路装置１０の構成を説明する。図１（Ａ）は混成集積回路装置１０の斜視図であり、図１（Ｂ）は図１（Ａ）のＸ−Ｘ’断面での断面図である。
混成集積回路装置１０では、図１（Ａ）および図１（Ｂ）を参照して、支持基板として機能する回路基板１６の表面に配線層１８および回路素子１４から成る電気回路が形成されている。更に、回路基板１６の表面に形成されて電気回路は、封止樹脂１２により封止されている。回路基板１６の周辺部にて、リード１１が最上層の配線層１８に固着されており、リード１１の端部は封止樹脂１２から外部に導出している。本形態では、配線層１８は多層配線構造を有し、ここでは、第1の配線層１８Ａおよび第２の配線層１８Ｂから成る２層の配線構造が実現されている。各々の配線層１８は、絶縁層を介して積層されている。また、第１の配線層には第１のダミーパターンＤ１が形成され、第２の配線層には第２のダミーパターンＤ２が形成されている。ここで、第１のダミーパターンＤ１および第２のダミーパターンＤ２とは、接続部２５を介して熱的に結合されている。そして、半導体素子１４Ａは、複数の第２のダミーパターンＤ２にまたがって搭載されている。このような概略の構成を有する混成集積回路装置１０の詳細を以下にて説明する。
回路基板１６は、金属またはセラミック等から成る基板が放熱の意味で好ましい。また回路基板１６の材料としては、金属としてＡｌ、ＣｕまたはＦｅ等を採用可能であり、セラミックとしてはＡｌ２Ｏ３、ＡｌＮを採用することができる。その他にも機械的強度や放熱性に優れるものを回路基板１６の材料として採用することが出来る。
また本願のポイントであるコンタクト構造を実現するだけであれば、フレキシブル基板、プリント基板、ガラスエポキシ基板等が採用可能である。
本形態では、アルミニウムから成る回路基板１６の表面に絶縁層１７を形成して、絶縁層１７の表面に配線層１８を形成している。また、本形態では、回路基板１６の材料として銅を主体とする金属を採用することもできる。銅は熱伝導性に優れた材料であることから装置全体の放熱性を向上させることが出来る。またＡｌの場合、機械的強度を考え、少なくとも表の面に酸化アルミニウムが形成されても良い。
第1の絶縁層１７Ａは、回路基板１６の実質全域を覆うようにその表面に形成されている。第1の絶縁層１７Ａとしては、フィラーが充填された樹脂を採用することができる。ここで、フィラーとしては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物、または、ケイ素化合物を採用することができる。更に、第1の絶縁層１７Ａには、装置全体の放熱性を向上させるために、他の絶縁層よりも多量のフィラーが含有されており、その重量充填率は、例えば６０％〜８０％程度である。更にまた、径が５０μｍ以上の大きな径のフィラーを第1の絶縁層１７Ａに混入させることでも、放熱性を向上させることができる。第1の絶縁層１７Ａの厚みは、要求される耐圧によりその厚みが変化するが、おおよそ５０μｍから数百μｍ程度が好ましい。
第1の配線層１８Ａは銅等の金属から成り、第1の絶縁層１７Ａの表面にパターニングされている。この第1の配線層１８Ａは、上層の第２の配線層１８Ｂと電気的に接続され、主にパターンを引き回す機能を有する。
第２の絶縁層１７Ｂは、第1の配線層１８Ａを被覆するように回路基板１６の表面に形成されている。そして、第２の絶縁層１７Ｂには、第1の配線層１８Ａと第２の配線層１８Ｂとを電気的に接続する接続部２５が貫通して形成される。従って、第２の絶縁層１７Ｂは、接続部２５の形成を容易にするために、第1の絶縁層１７Ａと比較すると少量のフィラーが混入されても良い。これはフィラーの含有率が小さいことを意味している。更に、同様の理由により、第２の絶縁層１７Ｂに含まれるフィラーの平均粒径は、第1の絶縁層１７Ａに含まれるフィラーの平均粒径よりも小さくなっても良い。
第２の配線層１８Ｂは、第２の絶縁層１７Ｂの表面に形成されている。第２の配線層１８Ｂは、回路素子１４が載置されるランド、回路素子上の電極と接続されるパッド、このパッドを電気的に接続する配線部、リード１１が固着されるパッド等を形成している。更に、第２の配線層１８Ｂと第1の配線層１８Ａとは、平面的に交差するように形成することができる。従って、半導体素子１４Ａが多数個の電極を有する場合でも、本願の多層配線構造により、クロスオーバーが可能となりパターンの引き回しを自由に行うことができる。この第２の配線層１８Ｂと上記した第1の配線層１８Ａとは、接続部２５を介して所望の箇所で接続されている。当然、半導体素子の電極の数、素子の実装密度等により、３層、４層、５層以上に増やすことも可能である。
接続部２５は、第２の絶縁層１７Ｂを貫通して、第1の配線層１８Ａと第２の配線層１８Ｂとを電気的に接続している部位である。本形態では、接続部２５は、第1の配線層１８Ａから連続して延在する第1の接続部２５Ａと、第２の配線層１８Ｂから連続して延在する第２の接続部２５Ｂとから成る。
回路素子１４は第２の配線層１８Ｂ上に固着され、回路素子１４と配線層１８とで所定の電気回路が構成されている。回路素子１４としては、トランジスタ、ダイオード、ＩＣまたはシステムＬＳＩ等の能動素子や、コンデンサや抵抗等の受動素子が採用される。また、パワー系の半導体素子等の発熱量が大きいものは、金属より成るヒートシンクを介して回路基板１６に固着されても良い。ここで、フェイスアップ型なので金属細線１５を介して、第２の配線層１８Ｂと電気的に接続されているが、フェイスダウンで実装されてもよい。
半導体素子１４Ａは、数十個から数百個のパッドをその表面に有する半導体素子である。また、いわゆるシステムＬＳＩを半導体素子１４Ａとして採用することもできる。ここで、システムＬＳＩとは、アナログ演算回路、デジタル演算回路または記憶部等を有し、システム機能を一つのＬＳＩで実現する大規模な素子である。従って、従来のＬＳＩと比較すると、システムＬＳＩは多量の発熱を伴って動作する。
更に、ＬＳＩチップは、Ｓｉチップ裏面がＧＮＤまたはフローティングにより、接着剤が区別される。チップの裏面がＧＮＤの場合は、回路素子１４の裏面はロウ材または導電ペースト等で固着される。チップの電極とボンディングパットとの接続は、フェイスアップまたはダウンにより、金属細線、ロウ材またはバンプ電極等が採用される。更に、半導体素子１４Ａとしては、大きな電流を制御するパワー系のトランジスタ、例えばパワーモス、ＧＴＢＴ、ＩＧＢＴ、サイリスタ等を採用することができる。またパワー系のＩＣも該当する。近年、チップサイズが小さく薄型で高機能なため、図１等の様に、装置全体、またはモジュール全体で見ると、発生する熱量は、年々増大している。例えば、コンピューターを制御するＣＰＵ等がその一例である。内蔵される素子数は、大幅に増えているが、Ｓｉチップ自体は、より薄く、より小型になっている。よって単位面積あたりの熱の発生量は、年々増加している。しかもこれらのＩＣやトランジスタが、数多く実装されるので、装置全体としても発生する熱は、比較にならないほど増大している。
リード１１は、回路基板１６の周辺部にて第２の配線層１８Ｂに固着され、例えば外部との入力・出力を行う働きを有する。ここでは、一辺に多数個のリード１１が設けられているが、対向する２辺、４辺に配置されてもよい。リード１１とパターンとの接着は、半田等であるロウ材１９を介して行われている。
封止樹脂１２は、熱硬化性樹脂を用いるトランスファーモールド、または、熱可塑性樹脂を用いるインジェクションモールドにより形成される。ここでは、回路基板１６およびその表面に形成された電気回路を封止するように封止樹脂１２が形成され、回路基板１６の裏面は封止樹脂１２から露出している。更にまた、モールド以外の封止方法は、例えば、ポッティングによる封止、ケース材による封止、等の周知の封止方法を適用させることが可能である。図１（Ｂ）を参照して、回路基板１６表面に載置された回路素子１４から発生する熱を好適に外部に逃がすために、回路基板１６の裏面は封止樹脂１２から外部に露出している。また装置全体の耐湿性を向上させるために、回路基板１６の裏面も含めて封止樹脂１２により全体を封止することもできる。
本形態では各配線層にダミーパターンを形成し、ダミーパターン上に半導体素子１４Ａを固着することにより、放熱性の向上を実現している。また、各配線層に形成されたダミーパターンを接続部２５を介して接続することにより、放熱性の更なる向上を実現した。更に、ダミーパターンを電気回路から独立させることにより、半導体素子１４Ａを電気的ノイズから保護することを可能にした。以下にて、本形態のダミーパターンに関して詳述する。
本形態の各配線層１８は、内蔵される回路素子と電気的に接続されて電気信号が通過する導電パターンと、電気信号が通過しないダミーパターンとから成る。ここでダミーパターンは２つの形態が考えられる。第1のダミーパターンの形態は、導電パターンと導通しないように物理的に分離して形成されるパターンである。もう一つのダミーパターンは、電気信号が通過する導電パターンと導通しているものの、電気信号が通過しないパターンである。電気信号が通過する導電パターンは、その両端が、回路素子１４あるいはリード１１等に接続されている。それに対して、ここでのダミーパターンは、一方の端部が導電パターンに連続しているものの、他方の端部は他の回路素子等と接続されずに終端している。
第1のダミーパターンＤ１は、第1の配線層１８Ａの一部分から成るパターンである。ここでは、ＬＳＩ素子である半導体素子１４Ａの下方に、複数個の第1のダミーパターンＤ１が形成されている。ここでは、同程度の大きさの第1のダミーパターンＤ１が、等間隔で形成されている。具体的には、例えば３００μｍ四方程度の大きさの、正方形の第1のダミーパターンＤ１が、１００μｍ程度に離間されて配置されても良い。即ち、ここでは、半導体素子１４Ａの下方の領域では、回路素子１４と電気的に接続されて電気回路を構成するパターンが形成されない部分がある。そして、その部分に第1のダミーパターンＤ１が形成されている。このことにより、ダミーパターンＤ１を介して、半導体素子１４Ａから発生する熱を効率的に回路基板１６に伝導させることが可能となる。
第２のダミーパターンＤ２は、第２の配線層１８Ｂの一部から成るパターンであり、その詳細は、上述した第1のダミーパターンＤ１と同様である。第1のダミーパターンＤ１と第２のダミーパターンＤ２とは、第２の絶縁層１７Ｂを貫通して形成された接続部２５を介して接続されている。この接続部２５は、下層の第1のダミーパターンＤ１から上方に突出する第1の接続部２５Ａと、上層の第２の絶縁層１７Ｂから下方に突出する第２の絶縁層１７Ｂからなる。そして、第1の接続部２５Ａと第２の接続部２５Ｂとは、第２の絶縁層１７Ｂの厚み部分の中間部にてコンタクトしている。このことにより、熱応力に対する接続部２５の信頼性を向上させることが可能となる。
半導体素子１４Ａの裏面が、外部と電気的に接続されずにフローティングである場合は、第1のダミーパターンＤ１および第２のダミーパターンＤ２は、接地電位と接続されることが好ましい。これは、両ダミーパターンを電気的に独立にした場合を考えると、使用状況下にて両ダミーパターンの電位が変化してしまい、半導体素子１４Ａの誤動作を招く危険性があるからである。
また、紙面上では、半導体素子１４Ａの下方に第1のダミーパターンＤ１および第２のダミーパターンＤ２が位置しているが、半導体素子１４Ａの一部分の下方にこれらのダミーパターンを形成することが可能である。半導体素子１４Ａの表面に於いては、局所的に大きな熱が発生する箇所（ホットスポット）が有る。具体的には、外部からクロックが入力される部分から多量の熱が発生する場合が多い。従って、このようなホットスポットの下方に対応する領域に本形態のダミーパターンを配置することにより、放熱性を向上させることができる。更には、半導体素子１４Ａの下方に対応する領域以外の領域にダミーパターンを形成することも可能である。
各配線層１８に於いて、本形態のダミーパターンは、電気回路を構成する導電パターンが設けられない箇所を埋めるように形成することが好適である。このことにより、各配線層１８の実質全域に、熱伝導性に優れる金属から成るパターンを配置できるので、装置全体の放熱性を格段に向上させることができる。更には、発熱を伴って動作する回路素子１４が配置される領域にダミーパターンを配置した後に、電気信号が通過する導電パターンを残余の領域に配置することも可能である。このことにより、放熱性が最大限に考慮されたパターンのレイアウトを実現させることができる。
図１（Ｃ）を参照して、ここでは各配線層１８に形成されたダミーパターンは、接続部２５により接続されていない。このような構成のダミーパターンの配置であっても、装置全体の放熱性を確実に向上させることができる。
図２（Ａ）および図２（Ｂ）を参照して、各配線層１８同士を接続する接続部２５の詳細を説明する。
図２（Ａ）を参照して、ここでは、第1の配線層１８Ａには、連続して上方に突出する第1の接続部２５Ａが設けられている。更に、第２の配線層１８Ｂには、連続して下方に突出する第２の接続部２５Ｂが形成されている。そして第1の接続部２５Ａと第２の接続部２５Ｂとが、第２の絶縁層１７Ｂの厚み方向の中間部にてコンタクトすることで、接続部２５が形成されている。このように、第２の絶縁層１７Ｂの中間部にて両者をコンタクトさせることにより、接続強度を向上させることが可能となる。特に、本形態のダミーパターンには大量の熱が通過するが、このような場合でも、熱応力に対する接続部２５の接続信頼性を確保することができる。
図２（Ｂ）を参照して、ここでは、第２の配線層１８Ｂから連続して下方に延在する接続部２５が形成されている。この図に示すような構成の接続部２５でも、各配線層１８に形成されたダミーパターンを熱的に結合させることが可能となる。
図２（Ｃ）の斜視図を参照して、回路基板１６の表面に形成される第２の配線層１８Ｂの具体的形状の一例を説明する。同図では、全体を封止する樹脂を省いて図示している。
同図を参照して、第２の配線層１８Ｂは、回路素子１４が実装されるボンディングパッドの部分と、リード１１が固着されるパッド２６等を構成している。また、半導体素子１４Ａの周辺部には、金属細線１５がワイヤボンディングされるパッドが多数個形成される。多数個のボンディングパッドを有する半導体素子１４Ａが載置された場合、第２の配線層１８Ｂのみによる単層のパターンでは、配線密度に限界があるために十分な引き回しができない恐れがある。本形態では、回路基板１６の表面に多層の配線構造を構築することにより、複雑なパターンの引き回しを実現している。
図３を参照して、他の形態の回路装置の構成を説明する。
先ず、図３（Ａ）を参照して、ここでは、第１のダミーパターンＤ１が接続部２５を介して回路基板１６と熱的に接続されている。従って、半導体素子１４Ａから発生する熱を、回路基板１６へ迅速に伝導することが可能となり、放熱性の向上が可能となる。ここでは、各配線層１８に設けられたダミーパターンを、接続部２５を介して厚み方向に接続している。更に、最下層の第1のダミーパターンＤ１は、接続部２５を介して回路基板１６と接続している。このことから、多層の配線構造が形成された場合でも、各層に形成されたダミーパターンを介して、回路基板１６に熱を良好に伝導できる利点がる。
図３（Ｂ）を参照して、ここでは、配線が４層に成っており、各配線層に複数個に分割されたダミーパターン群が設けられている。第１の配線層には、第１のダミーパターンＤ１が形成されている。また、第２の配線層には、第２のダミーパターンＤ２が形成されている。更に、第３の配線層には、第３のダミーパターンＤ３が形成されている。更に、第４の配線層には、第４のダミーパターンＤ４が形成されている。そして、各配線層に形成されたダミーパターンは接続部２５によって電気的に接続されているが、電気回路とは電気的に独立している。
ここで、各配線層に形成されたダミーミーパターンを半導体素子１４Ａが搭載される領域の直下に配置することにより、熱の伝導距離を短くすることができ、放熱性が向上する。
図３（Ｃ）を参照して、ここでは、パッド数が多い半導体素子１４Ａが載置される領域の回路基板１６の表面に多層の配線構造を形成し、回路素子１４Ｂが固着される領域の回路基板１６の表面には単層の配線構造が形成されている。
また、多層に形成される部分の第２の導電パターン１８Ｂと、単層に形成される部分の第1の導電パターン１８Ａとは、金属細線１５を介して電気的に接続される。
回路素子１４Ｂは、例えばパワー系の半導体素子であり多量の発熱を伴うスイッチング素子である。第1の導電パターン１８Ａから成る単層の配線構造が形成された部分の回路基板１６は、他の領域と比較すると放熱効果が大きい。従って、回路素子１４Ｂのように発熱量が大きいディスクリートのトランジスタは、単層の配線を構成する第1の導電パターン１８Ａに直に固着するのが好適である。
ここで、半導体素子１４Ａは、多量の発熱を伴って動作する素子である。従って、半導体素子１４Ａを第２のダミーパターンＤ２上に固着することにより、放熱性が向上する。具体的な放熱経路としては、第２のダミーパターンＤ２→第１のダミーパターンＤ１→第２の絶縁層１７Ｂ→回路基板１６→外部となる。本形態では、第２のダミーパターンＤ２の直下に第１のダミーパターンＤ１を形成している。従って、発生した熱を最短距離で、外部へ放出させることができ、放熱性が向上する。更に、本形態では、第１のダミーパターンＤ１と第２のダミーパターンＤ２とは熱的に接続している。従って、半導体素子１４Ａから発生した熱を迅速に外部へ放出することが可能となる。更に、第１のダミーパターンＤ１および第２のダミーパターンＤ２は、電気回路から電気的に独立している。従って、半導体素子１４Ａに電気的ノイズによる影響を与えないので、信頼性の高い回路装置が実現できる。更に、第１のダミーパターンＤ１に外部電極を形成し、実装基板と接続することにより、更なる放熱性の向上が可能となる。
次に、回路装置の一例として混成集積回路装置を例に製造方法の説明を行う。しかしながら、下記する本形態の製造方法は、他の種類の回路装置の製造方法にも適用可能である。
先ず、図４（Ａ）を参照して、回路基板１６の表面に第1の絶縁層１７Ａを塗布して、第1の導電膜２８Ａを積層させる。回路基板１６としては、厚みが１．５ｍｍ程度の金属板を採用することができる。更に、第1の導電膜２８Ａとしては、銅を主材料とするもの、Ｆｅ−ＮｉまたはＡｌを主材料とする材料を採用することができる。第1の導電膜２８Ａの厚みとしては、形成予定の配線層１８Ａの厚みと、第1の接続部２５Ａの高さとを加算した厚さ以上が必要である。具体的には、第1の導電膜２８Ａの厚みは、例えば２０μｍから１５０μｍ程度の範囲である。レジスト２９は、第1の接続部２５Ａが形成予定の領域の第1の導電膜２８Ａの表面を被覆している。レジスト２９による被覆を行った状態で、エッチングを行う。また、第1の絶縁層１７Ａとしてはエポキシ樹脂等の絶縁性樹脂に無機フィラーが混入されたものを採用することができる。ここで、混入される無機フィラーとしては、ＳｉＯ２、Ａｌ２Ｏ３、ＳｉＣ、ＡｌＮ等である。
図４（Ｂ）を参照して、エッチングを行った後の状態の断面を示す。ここでは、レジスト２９により被覆された領域が凸状に突出している。この凸状に突出する部位により、第1の接続部２５Ａが形成されている。そして、表面が露出した状態でエッチングが行われた領域の第1の導電膜２８Ａは、一様に厚みが薄く成っている。本工程が終了した後に、レジスト２９は剥離される。ここで、第1の接続部２５Ａが突出する高さは数十μｍ程度に調整される。図４（Ｃ）に、レジスト２９を剥離した状態の第1の接続部２５Ａを示す。
上記した第1の接続部２５Ａは、他の領域の第1の導電膜２８Ａと比較すると、断面が大きく形成される。従って、この部分は他の領域と比較すると、放熱性が高く、更に放熱性に優れた箇所である。
図５（Ａ）から図５（Ｃ）を参照して、次に、第1の接続部２５Ａの上面も含めて、第1の配線層１８Ａをレジスト２９により被覆する。更に、レジスト２９を選択的に形成する。そしてレジスト２９を介したエッチングを行うことで、第1の配線層１８Ａのパターニングが行われる。第1の配線層１８Ａのエッチングが終了した後に、レジスト２９は剥離される。
図５（Ｄ）を参照して、次に、第1の配線層１８Ａを被覆する第２の絶縁層１７Ｂを介して、第２の導電膜２８Ｂを積層させる。この方法には３つの以下の方法が考えられる。第1の方法は、第1の配線層１８Ａが被覆されるように第２の絶縁層１７Ｂを形成し、その後に、メッキ膜から成る第２の導電膜２８Ｂを第２の絶縁層１７Ｂの表面に形成する方法である。第２の方法は、第２の絶縁層１７Ｂの形成を行った後に、圧延銅箔等から成る第２の導電膜２８Ｂを、第２の絶縁層１７Ｂの表面に圧着する方法である。この第２の方法によると、第２の絶縁層１７Ｂと第２の導電膜２８Ｂとが接着する強度が向上される。第３の方法は、裏面に第２の絶縁層１７Ｂが付着された第２の導電膜２８Ｂを、第1の配線層１８Ａが覆われるように積層させる方法である。この第３の方法でも、第２の絶縁層１７Ｂと第２の導電膜２８Ｂとが接着する強度が向上される。
更に、第1の接続部２５Ａの側面はテーパー形状と成っており、このことにより第２の樹脂層１７Ｂへの第1の接続部２５Ａの埋め込みが容易になる利点がある。
図６を参照して、次に、接続部２５が形成される箇所の第２の絶縁層１７Ｂおよび第２の導電膜２８Ｂを部分的に除去して貫通孔３２を形成する。先ず、図６（Ａ）を参照して、貫通孔３２が形成される予定の領域に対応する第２の導電膜２８Ｂを部分的に除去する。具体的には、貫通孔３２が形成される予定の領域を除いて、レジスト２９を第２の導電膜２８Ｂの表面に形成した後に、エッチングを行う。このことにより、部分的に第２の導電膜２８Ｂが除去されて貫通孔３２が形成される。更に、その下方の第２の絶縁層１７Ｂを除去することで、貫通孔３２を深くする。そして、貫通孔３２の下面に第1の配線層１８Ａの表面を露出させる。ここでは、第1の配線層１８Ａに設けた第1の接続部２５Ａの上面を、貫通孔３２の下面に露出させている。
図６（Ｂ）を参照して、貫通孔３２の形成方法を更に詳述する。本形態では、第1の接続部２５Ａが埋め込まれることにより、貫通孔３２の下方の第２の絶縁層１７Ｂは薄くなる。そして、薄くなった領域の第２の絶縁層１７Ｂを、レーザー等を用いて除去することで、貫通孔３２の下部に、第1の接続部２５Ａを露出させている。大部分の領域に於いて、第２の絶縁層１７Ｂの厚みＴ２は、例えば５０μｍ程度である。それに対して、貫通孔３２の下方に対応する領域の第２の絶縁層１７Ｂの厚みＴ１は、例えば１０μｍ〜２５μｍ程度と薄くなっている。
従って、レーザーにより同じアスペクト比の貫通孔３２が形成されると仮定した場合は、本形態によると、径の小さい貫通孔３２を形成することが可能となる。上記の様な条件の場合は、貫通孔の直径を半分程度に形成可能なことから、貫通孔３２が占有する面積を１／４程度に小さくすることが可能である。このことが、装置全体の小型化に寄与する。更に、第２の絶縁層１７Ｂには、放熱性を確保するために無機のフィラーが混入されることで、レーザーによる貫通孔３２の形成が若干困難な状況にある。このような状況にて貫通孔３２を形成するためにも、貫通孔３２が形成される領域の第２の絶縁層１７Ａを薄くすることは有意義である。
図６（Ｃ）を参照して、貫通孔３２を形成する上記工程の詳細を説明する。この図では、第1の配線層１８Ａに形成される第1のダミーパターンＤ１と、貫通孔３２との平面的な位置関係を示している。ここでは、正方形の形状のダミーパターンＤ１が、等間隔にマトリックス状に配置されている。個々のダミーパターンＤ１の大きさは、例えば、１つの辺の長さＴ３が３００μｍ四方の正方形である。ダミーパターンＤ１同士は、例えば１００μｍ程度に互いが離間されて配置されている。
レーザーの照射領域Ａ１は円形の領域であり、その径は２５０μｍ程度である。そして、照射領域Ａ１の領域の内部に、貫通孔３２が位置している。貫通孔３２も円形の形状を有し、その径は例えば１５０μｍ程度である。即ち、本形態では、照射領域Ａ１よりも若干小さいサイズの貫通孔３２を有する第２の導電膜２８Ｂをマスクとして用いて、レーザーによる除去を行っている。このような工程を、コンフォーマルビアと呼ぶ。更に、本形態の第1のダミーパターンＤ１は、レーザーの照射領域Ａ１よりも若干多きなサイズの矩形と成っている。
図７（Ａ）を参照して、上記方法により貫通孔３２を形成した後の断面を示す。各貫通孔３２の下面からは、第1の接続部２５Ａの上面が露出している。そして、レーザー処理により形成される貫通孔３２の側壁からは、第２の絶縁層１７Ｂに混入されているフィラーが露出している。本形態の第２の絶縁層１７Ｂには、放熱性の向上のために、幅広い径のフィラーが混入れている。従って、貫通孔３２の側壁は、凹凸を有する形状となっている。これらのフィラーとして代表的なものが、Ａｌ２Ｏ３、ＡｌＮ等である。尚、上記レーザー処理にて、貫通孔３２の底部に残渣が残留する場合は、この残渣を取り除くための洗浄を行う。
第1の接続部２５Ａの平面的な大きさは、その上方に形成さえる貫通孔３２よりも大きく形成される。換言すると、貫通孔３２および第1の接続部２５Ａの平面的な形状は、円形であるので、第1の接続部２５Ａの径は、貫通孔３２の径よりも大きく形成されている。一例を挙げると、貫通孔３２の径Ｗ１が１００μｍ程度である場合は、第1の接続部２５Ａの径Ｗ２は、１５０μｍから２００μｍ程度に形成される。また、貫通孔３２の径Ｗ１が３０μｍから５０μｍ程度である場合は、第1の接続部２５Ａの径Ｗ２は、５０μｍかあら７０μｍ程度に調整される。このように第1の接続部２５Ａの平面的な大きさを、貫通孔３２よりも大きくすることで、貫通孔３２が多少の位置ズレを伴って形成された場合でも、貫通孔３２を第1の接続部２５Ａの上方に位置させることができる。従って上記位置ズレに起因した、接続信頼性の低下を防止することができる。また、第1の接続部２５Ａの平面的な形状としては、円形以外の形状も採用可能である。
図７（Ｂ）を参照して、ここでは、第1の接続部２５Ａの上面にレーザーを照射することで、凹部２０を設けている。この凹部２０の形成は、貫通孔３２の底部から第1の接続部２５Ａの上面が露出した後に、レーザーを連続して照射することで行うことができる。更に、本形態では、炭酸ガスレーザーまたはＹＡＧレーザーにより、上記レーザーによる除去を行うことができる。凹部２０の形成を考えた場合は、ＹＡＧレーザーを用いることが好適である。ＹＡＧレーザーの波長帯のレーザーは、第1の接続部２５Ａの材料である銅での反射率が小さく、凹部２０を容易に形成できるからである。
上記凹部２０を設けることにより、後の工程にて貫通孔３２の内壁に形成されるメッキ膜と、第1の接続部２５Ａとが結合する強度を向上させることができる。従って、各配線層同士を接続する接続部２５の接続信頼性を向上させることが可能となる。凹部２０に埋め込まれる部分のメッキ膜は、横方向からの亀裂に対して強い耐性を有する。
図７（Ｃ）を参照して、上記工程により各々の貫通孔３２の下部には、第1の接続部２５Ａの上面が露出している。上記の説明では、第２の導電箔２８Ｂを積層させた後に貫通項３２を形成したが、貫通項３２の形成を行った後に、第２の導電箔２８Ｂを積層させることも可能である。
更に、次工程にてメッキ処理を行うために、前処理としてのジンケート処理を行う。ここで、ジンケート処理とは、Ｚｎイオンを含むアルカリ溶液を用いて、無電解メッキ処理を行うことにより、メッキ処理を容易にする処理である。
図８および図９を参照して、次に、貫通孔３２にメッキ膜を形成することで、第２の接続部２５Ｂを形成し、第1の配線層１８Ａと第２の導電膜２８Ｂとを導通させる工程を説明する。このメッキ膜の形成は２つの方法が考えられる。第1の方法は無電解メッキによりメッキ膜を形成した後に、電解メッキにより再びメッキ膜を成膜させる方法である。第２の方法は、電解メッキ処理のみでメッキ膜を成膜する方法である。
図８を参照して、メッキ膜を形成する上記第1の方法を説明する。先ず図８（Ａ）を参照して、貫通孔３２の側壁も含めた第２の導電膜２８Ｂの表面に、無電解メッキ処理によりメッキ膜３４を形成する。このメッキ膜３４の厚みは、３μｍから５μｍ程度で良い。
次に、図８（Ｂ）を参照して、メッキ膜３４の上面に、電解メッキ法により新たなメッキ膜３５を形成する。具体的には、メッキ膜３４が形成された第２の導電膜２８Ｂをカソード電極として、電解メッキ法によりメッキ膜３５を形成する。上述した無電解メッキ法により、貫通孔３２の内壁にはメッキ膜３４が形成されている。従って、ここで形成されるメッキ膜３５は、貫通孔３２の内壁も含めて一様の厚みに形成される。このことにより、メッキ膜から成る第２の接続部２５Ｂが形成される。具体的なメッキ膜３５の厚みは、例えば２０μｍ程度である。上記したメッキ膜３４およびメッキ膜３５の材料としては、第２の導電膜２８Ｂと同じ材料である銅を採用することができる。また、銅以外の金属をメッキ膜３４およびメッキ膜３５の材料として採用することができる。
図８（Ｃ）を参照して、ここではフィリングメッキを行うことにより、メッキ膜３５により貫通孔３２を埋め込んでいる。このフィリングメッキを行うことにより、第２の接続部２５Ｂの機械的強度を向上させることができる。
次に図９を参照して、電解メッキ法を用いて第２の接続部２５Ｂを形成する方法を説明する。
図９（Ａ）を参照して、先ず、金属イオンを含む溶液を貫通孔３２に接触させる。ここで、メッキ膜の材料としては、銅、金、銀、パラジューム等を採用することができる。そして、第２の導電膜２８Ｂをカソード電極として電流を流すと、カソード電極である第２の導電膜２８Ｂに金属が析出してメッキ膜が形成される。ここでは、メッキ膜が成長する様子を３６Ａ、３６Ｂにて表している。電解メッキ法では、電界が強い箇所に優先的にメッキ膜が形成される。本形態ではこの電界は、貫通孔３２の周縁部に面する部分の第２の導電膜２８Ｂで強くなる。従って、この図に示すように、貫通孔３２の周縁部に面する部分の第２の導電膜２８Ｂから、優先的にメッキ膜が成長する。形成されたメッキ膜が第１の接続部２５Ａに接触した時点で、第1の配線層１８Ａと第２の導電膜２８Ｂとが導通する。その後は、貫通孔３２内部に、一様にメッキ膜が形成される。このことにより、貫通孔３２の内部に、第２の導電膜２８Ｂと一体化した第２の接続部２５Ｂが形成される。
図９（Ｂ）を参照して、次に、第２の接続部２５Ｂを形成する他の方法を説明する。ここでは、ひさし１３を貫通孔３２の周辺部に設けることにより、電解メッキ法による第２の接続部２５Ｂを容易にしている。ここで、「ひさし」とは、貫通孔３２の周辺部を覆うように、せり出す第２の導電膜２８Ｂから成る部位を指す。ひさし１３の具体的な製造方法は、レーザーによる貫通孔３２の形成を行う際に、このレーザーの出力を大きくすることで行うことができる。レーザーの出力を大きくすることにより、レーザーによる第２の導電膜２８Ｂの除去が横方向に進行することで、ひさし１３の下方の領域の樹脂が除去される。上記した条件にて、第２の導電膜２８Ｂをカソード電極とした電解メッキ処理を行うことで、ひさし１３の部分から優先的にメッキ膜が成長する。ひさし１３から、メッキ膜が成長することにより、図９（Ａ）の場合と比較して、下方向に優先してメッキ膜を成長させることができる。従って、メッキ膜による貫通孔３２の埋め込みを確実に行うことが可能となる。
上述したように、本形態の貫通孔３２の側壁は凹凸を有する形状となっている。更に、貫通孔３２の側壁には、第２の絶縁層１７Ｂに混入された無機フィラーが露出している。これらのことにより、貫通孔３２の側壁にメッキ膜を形成することが困難になっている。一般的に無機物であるフィラーの表面には、メッキ膜が付着し難いが、特に、ＡｌＮが貫通孔３２の側壁に露出する場合は、メッキ膜の形成が困難になる。そこで本形態では、上記電解メッキ法を用いた方法により、第２の接続部２５Ｂを形成している。
更に、本形態では、貫通孔３２にメッキ膜を形成することにより、必然的に第２の導電膜２８Ｂの表面にもメッキ膜が形成され、その厚みが厚くなる。しかしながら、本形態では、上記のように１０μｍ程度の浅い貫通孔３２にメッキ膜を形成するので、形成されるメッキ膜のトータルの厚みを薄くすることが可能になる。従って、メッキ膜の付着による第２の導電膜２８Ｂの厚みの増加量は小さいので、第２の導電膜２８Ｂを薄い状態に保持することができる。このことから、第２の導電膜２８Ｂから形成される第２の配線層１８Ｂを微細にすることができる。
更にまた、フィリングメッキを施すことにより貫通孔３２を埋め込む場合でも、上記したように貫通孔３２が浅く形成されることから、フィリングメッキを容易に行うことができる。
図１０（Ａ）を参照して、第２の接続部２５Ｂが形成されることで、第1の接続部２５Ａおよび第２の接続部２５Ｂとから成る接続部２５が形成される。更に図１０（Ｂ）を参照して、レジスト２９を用いた選択的なエッチングを行うことで、第２の配線層１８Ｂを形成する。更に図１０（Ｃ）を参照して、ここでは、第1の配線層１８Ａ、第２の配線層１８Ｂ、第３の配線層１８Ｃから成る３層の多層配線が形成されている。この場合は、第２の配線層１８Ｂには、上面および下面の両方に、凸状に突出する接続部２５が形成される。
図１１（Ａ）を参照して、次に、半田や導電ペースト等を介して回路素子１４を第２の配線層１８Ｂ（アイランド）に固着する。ここでは、能動素子をフェイスダウンで実装しているが必要によりフェイスダウンでも良い。更に、図１１（Ｂ）を参照して、金属細線１５を介して回路素子１４と第２の配線層１８Ｂとの電気的接続を行う。
上記工程が終了した後に、各ユニット２４の分離を行う。各ユニット２４の分離は、プレス機を用いた打ち抜き、ダイシング、等により行うことが出来る。その後に、各ユニット２４の回路基板１６にリード１１を固着する。
図１２を参照して、次に、各回路基板１６の樹脂封止を行う。ここでは、熱硬化性樹脂を用いたトランスファーモールドにより封止が行われている。即ち、上金型３０Ａおよび下金型３０Ｂとから成る金型３０に回路基板１６を収納した後に、両金型をかみ合わせることでリード１１の固定をする。そして、キャビティ３１に樹脂を封入することで、樹脂封止の工程が行われる。以上の工程で、例えば図１にその構造を示す混成集積回路装置が製造される。
＜第２の実施の形態＞
図１３を参照して本形態の回路装置の構成を説明する。本形態では、図１３に示すような極めて薄型の多層配線を備えた回路装置の構成およびその製造方法を説明する。このような多層配線においても、第２のダミーパターンＤ２上に固着することにより、前述した回路装置と同様の効果を得られる。
先ず、図１３（Ａ）を参照して、本形態の回路装置は、第１の配線層４０Ａと、第２の配線層４０Ｂと、前記第１の配線層４０Ａと前記第２の配線層４０Ｂとをシート状に接着させる絶縁層４１とから成る多層配線を有する。更に、第２の配線層４０Ｂ上には、半導体素子１４Ａおよび回路素子１４が固着されている。第１の配線層４０Ａと第２の配線層４０Ｂとは所望の箇所で、接続部のより結合されている。更に、第１の配線層４０Ａは電気回路とは独立した第１のダミーパターンＤ１を含む。また、第２の配線層４０Ｂは電気回路とは独立した第２のダミーパターンＤ２を含む。更に、第２のダミーパターンＤ２は、第１のダミーパターンＤ１の直下に形成され、第１のダミーパターンＤ１と電気的に接続されている。
ここで、半導体素子１４Ａは、多量の発熱を伴って動作する素子である。従って、半導体素子１４Ａを第２のダミーパターンＤ２上に固着することにより、放熱性が向上する。具体的な放熱経路としては、第２のダミーパターンＤ２→第１のダミーパターンＤ１→外部となる。本形態では、第２のダミーパターンＤ２の直下に第１のダミーパターンＤ１を形成している。従って、発生した熱を最短距離で、外部へ放出させることができ、放熱性が向上する。更に、本形態では、第１のダミーパターンＤ１と第２のダミーパターンＤ２とは電気的に接続されている。従って、半導体素子１４Ａから発生した熱を迅速に外部へ放出することが可能となる。更に、第１のダミーパターンＤ１および第２のダミーパターンＤ２は、電気回路から電気的に独立している。従って、半導体素子１４Ａに電気的ノイズによる影響を与えないので、信頼性の高い回路装置が実現できる。更に、第１のダミーパターンＤ１に外部電極を形成し、実装基板と接続することにより、更なる放熱性の向上が可能となる。
図１３（Ｂ）を参照して、本形態の回路装置の他の構成を説明する。基本的な構成は、図１３（Ａ）を用いて説明した回路装置を同じである。ここでは、配線が４層に成っており、各配線層に複数個に分割されたダミーパターン群が設けられている。第１の配線層には、第1のダミーパターンＤ１が形成されている。また、第２の配線層には、第２のダミーパターンＤ２が形成されている。更に、第３の配線層には、第３のダミーパターンＤ３が形成されている。更に、第４の配線層には、第４のダミーパターンＤ４が形成されている。そして、各配線層に形成されたダミーパターンは接続部２５によって電気的に接続されているが、電気回路とは電気的に独立している。
このような多層配線においても、半導体素子１４Ａを、第４のダミーパターンＤ４上に固着することにより、前述した第1の実施の形態と同様の効果を得られる。
次に、図１４から図１６を参照して、本形態の回路装置の製造方法を説明する。しかしながら、下記する本形態の製造方法は、他の種類の回路装置の製造方法にも適用可能である。
先ず、図１４（Ａ）を参照して、第１の導電シート５０Ａを用意し、その表面にレジスト２９をパターニングする。ここで、レジスト２９は、厚く形成される予定の箇所を被覆している。また、第１の導電膜５０Ａの材料としては、好ましくは、Ｃｕを主材料とするもの、または公知のリードフレームの材料を採用することができる。第１の導電シート５０Ａの厚さは、形成される配線層の厚さにより異なる。厚さの異なる導電パターンを有する配線層においては、厚く形成される導電パターンの厚みが数百μｍ程度であるならば、その厚みまたはそれ以上の膜厚の第１の導電シート５０Ａが採用される。
図１４（Ｂ）を参照して、レジスト２９をエッチングマスクとしてウエットエッチングを行い、レジスト２９が形成されない主面のエッチングを行う。このエッチングによりレジスト２９により被覆されていない領域の第１の導電シート５０Ａの表面はエッチングされ、第１の接続部２５Ａが形成される。
図１４（Ｃ）を参照して、エッチングにより第１の導電シート５０Ａに、第１の接続部２５Ａを形成した後、レジスト２９は剥離される。
図１４（Ｄ）を参照して、第１の導電シート５０Ａに絶縁層５２を密着させる。このとき、第１の接続部２５Ａは絶縁層５２に埋め込まれる。この密着は真空プレスで行うと、第１の導電シート５０Ａと絶縁層５２との間の空気により発生するボイドを防止することができる。また、等方エッチングにより形成される第１の接続部２５Ａの側面は、滑らかな曲面となっている。従って、第１の導電シート５０Ａを絶縁層５２に圧入する際に、この曲面に沿って樹脂が浸入し、未充填部が無くなる。このことから、このような第１の接続部２５Ａの側面形状によっても、ボイドの発生を抑止することができる。更に、第１の接続部２５Ａが絶縁層５２に埋め込まれることで、第１の導電シート５０Ａと絶縁層５２との密着強度を向上させることができる。
図１４（Ｅ）を参照して、第１の導電シート５０Ａを絶縁層４１に密着させる。また、上述した真空プレスにより行うことにより、第１の導電シート５０Ｂと絶縁層５２との間の空気により発生するボイドを防止することができる。
図１５（Ａ）を参照して、第２の導電シート５０Ｂの貫通孔３２を形成する部分だけが露出されるように、レジスト２９で被覆する。次いで、レジスト２９を介して第２の導電シート５０Ｂをエッチングする。第２の導電シート５０ＢはＣｕを主材料とするものであるので、エッチング液は、塩化第二鉄または塩化第二銅を用いてケミカルエッチングを行う。また、このエッチングの際に、第２の導電シート５０Ｂは接着性のシート等でカバーしてエッチング液から保護する。しかし第２の導電シート５０Ｂ自体が十分に厚く、エッチング後にも平坦性が維持できる膜厚であれば、少々エッチングされても構わない。
図１５（Ｂ）を参照して、レジスト２９を取り除いた後、第２の導電シート５０Ｂをマスクにして、レーザーにより貫通孔３２の真下の絶縁層５２を取り除き、貫通孔３２の底に第１の導電シート５０Ａの裏面を露出させる。レーザーとしては、炭酸ガスレーザーが好ましい。またレーザーで絶縁樹脂を蒸発させた後、開口部の底部に残査がある場合は、過マンガン酸ソーダまたは過硫酸アンモニウム等でウエットエッチングし、この残査を取り除く。
図１５（Ｃ）を参照して、貫通孔３２を含む第２の導電シート５０Ｂの全面にメッキ膜を形成する。これにより、第１の導電シート５０Ａと第２の導電シート５０Ｂとを電気的接続を行う第２の接続部２５Ｂが形成される。このメッキ膜は無電解メッキまたは電解メッキおよび、無電解メッキと電解メッキの組み合わせによって形成される。
図１５（Ｄ）を参照して、新たにレジスト２９を第１の導電シート５０Ａおよび第２の導電シート５０Ｂに塗布する。次に、第１の導電シート５０Ａ上に、第１の配線層４０Ａが形成されるようにレジスト２９をパターニングする。同様に、新たなレジスト２９を第２の導電シート５０Ｂ上に塗布し、第２の配線層４０Ｂが形成されるようにパターニングする。
図１５（Ｅ）を参照して、上記のように形成されたレジスト２９を介して第１の導電シート５０Ａおよび第２の導電シート５０Ｂをエッチングすることで、第１の配線層４０Ａおよび第２の配線層４０Ｂが形成される。エッチングが修了した後に、レジスト２９は剥離される。
図１６（Ａ）を参照して、半田や導電ペースト等を介して半導体素子１４Ａおよび回路素子１４を第２の配線層４０Ｂ（アイランド）に固着する。次いで、金属細線１５を介して回路素子１４と導電パターンとの電気的接続を行う。ここで、半導体素子１４Ａは第２のダミーパターンＤ２上に固着される。更に、第２のダミーパターンＤ２と半導体素子１４Ａは電気的に接続されない。
図１６（Ｂ）を参照して、回路素子１４と回路素子、金属細線１５および第２の配線層４０Ｂの樹脂封止を行う。樹脂封止方法としては、トランスファーモールド、インジェクションモールド、またはディッピングが採用できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。樹脂封止を行った後に、第１の配線層４０Ａの所定の位置に絶縁性樹脂を形成し、外部電極４５を設置することにより、回路装置として完成させる。
本発明の回路装置を説明する斜視図（Ａ）、断面図（Ｂ）、断面図（Ｃ）である。 本発明の回路装置を説明する断面図（Ａ）、断面図（Ｂ）、斜視図（Ｃ）である。 本発明の回路装置を説明する断面図（Ａ）−（Ｃ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）−（Ｃ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）−（Ｄ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）、断面図（Ｂ）、平面図（Ｃ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）−（Ｃ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）−（Ｃ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）、断面図（Ｂ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）−（Ｃ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）、断面図（Ｂ）である。 本発明の回路装置の製造方法を説明する断面図である。 本発明の回路装置を説明する断面図（Ａ）、断面図（Ｂ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）−（Ｅ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）−（Ｅ）である。 本発明の回路装置の製造方法を説明する断面図（Ａ）、断面図（Ｂ）である。 従来の回路装置を説明する斜視図（Ａ）、断面図（Ｂ）である。
符号の説明
１０ 混成集積回路装置
１１ リード
１２ 封止樹脂
１４ 回路素子
１５ 金属細線
１６ 回路基板
１７Ａ〜１７Ｄ 絶縁層
１８Ａ〜１８Ｄ 配線層
１９ ロウ材
２０ 凹部
２４ ユニット
２５Ａ、２５Ｂ 接続部
２６ パッド
２７ サーマルビア
２８Ａ、２８Ｂ 導電膜
２９ レジスト
３０ 貫通孔
３１ キャビティ
３２ 貫通孔
３３ レーザー
３４ メッキ膜

Claims (9)

  1. 絶縁層を介して多層に積層された複数の配線層を有する回路装置に於いて、
    前記配線層は、内蔵される回路素子と電気的に接続されて電気回路の一部を構成する導電パターンと、
    前記電気回路とは電気的に独立するダミーパターンとから成ることを特徴とする回路装置。
  2. 絶縁層を介して多層に積層された複数の配線層を有する回路装置に於いて、
    前記配線層は、内蔵される回路素子と電気的に接続されて電気信号が通過する導電パターンと、
    前記電気信号が通過しないダミーパターンとから成ることを特徴とする回路装置。
  3. 前記配線層の各々に前記ダミーパターンを設けることを特徴とする請求項１または請求項２記載の回路装置。
  4. 前記導電パターンが形成されない領域の殆どの領域に、前記ダミーパターンを設けることを特徴とする請求項１または請求項２記載の回路装置。
  5. 矩形の形状の等しい大きさの前記ダミーパターンが、等間隔に配列されることを特徴とする請求項１または請求項２記載の回路装置。
  6. 前記各配線層に設けられた前記ダミーパターン同士は、前記絶縁層を貫通する接続部により熱的に結合されることを特徴とする請求項１または請求項２記載の回路装置。
  7. 前記接続部は、前記絶縁層の下層に位置する前記配線層から上方に凸状に延在する第1の接続部と、絶縁層の上層に位置する配線層から下方に凸状に延在する第２の接続部とから成り、
    前記第1の接続部と前記第２の接続部とは、前記絶縁層の厚み方向の中間部にて接触することを特徴とする請求項１または請求項２記載の回路装置。
  8. 前記第1の接続部は一枚の銅箔をエッチング加工することにより形成され、
    前記第２の接続部はメッキ膜から成ることを特徴とする請求項７記載の回路装置。
  9. 表面が絶縁処理された回路基板の表面に前記第１の配線層および前記第２の配線層を形成することを特徴とする請求項１または請求項２記載の回路装置。

JP2004162658A 2004-05-31 2004-05-31 回路装置 Expired - Lifetime JP4471735B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004162658A JP4471735B2 (ja) 2004-05-31 2004-05-31 回路装置
US11/139,238 US7439614B2 (en) 2004-05-31 2005-05-26 Circuit device with dummy elements
CN200510074718A CN100578762C (zh) 2004-05-31 2005-05-31 电路装置及混合集成电路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004162658A JP4471735B2 (ja) 2004-05-31 2004-05-31 回路装置

Publications (2)

Publication Number Publication Date
JP2005347359A true JP2005347359A (ja) 2005-12-15
JP4471735B2 JP4471735B2 (ja) 2010-06-02

Family

ID=35424245

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004162658A Expired - Lifetime JP4471735B2 (ja) 2004-05-31 2004-05-31 回路装置

Country Status (3)

Country Link
US (1) US7439614B2 (ja)
JP (1) JP4471735B2 (ja)
CN (1) CN100578762C (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009116088A (ja) * 2007-11-07 2009-05-28 Seiko Epson Corp 電気光学装置及び電子機器
WO2016080333A1 (ja) * 2014-11-21 2016-05-26 株式会社村田製作所 モジュール
WO2019198154A1 (ja) * 2018-04-10 2019-10-17 株式会社メイコー 部品内蔵基板、及び部品内蔵基板の製造方法
JP7564697B2 (ja) 2020-12-08 2024-10-09 パナソニックホールディングス株式会社 基板パッケージ及び電動工具

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4359110B2 (ja) * 2003-09-24 2009-11-04 三洋電機株式会社 回路装置
DE102004057494A1 (de) * 2004-11-29 2006-06-08 Siemens Ag Metallisierte Folie zur flächigen Kontaktierung
US7875140B2 (en) * 2007-11-20 2011-01-25 Seiko Epson Corporation Method for manufacturing multilayer ceramic substrate
KR101951956B1 (ko) * 2012-11-13 2019-02-26 매그나칩 반도체 유한회사 반도체 패키지용 연성회로기판
CN103887257A (zh) * 2012-12-20 2014-06-25 浙江大学 低寄生电感电力电子模块封装结构
US9899330B2 (en) * 2014-10-03 2018-02-20 Mc10, Inc. Flexible electronic circuits with embedded integrated circuit die
KR102397905B1 (ko) * 2017-12-27 2022-05-13 삼성전자주식회사 인터포저 기판 및 반도체 패키지

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2698278B2 (ja) 1992-01-31 1998-01-19 三洋電機株式会社 混成集積回路装置
JP4040140B2 (ja) * 1997-05-14 2008-01-30 富士通株式会社 半導体装置及びそのアクセスタイム調整方法
US6309956B1 (en) * 1997-09-30 2001-10-30 Intel Corporation Fabricating low K dielectric interconnect systems by using dummy structures to enhance process
JP3466929B2 (ja) * 1998-10-05 2003-11-17 株式会社東芝 半導体装置
JP2001077543A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 多層配線基板
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置
JP2001345398A (ja) 2000-05-31 2001-12-14 Mitsubishi Electric Corp 高周波モジュール及び高周波モジュール装置
JP3916854B2 (ja) * 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
JP2003008186A (ja) 2001-06-21 2003-01-10 Sony Corp 半導体装置
JP2003188210A (ja) * 2001-12-18 2003-07-04 Mitsubishi Electric Corp 半導体装置
JP2004047807A (ja) 2002-07-12 2004-02-12 Toshiba Corp 半導体モジュール
JP4107952B2 (ja) * 2002-12-04 2008-06-25 三洋電機株式会社 回路装置の製造方法
JP4372434B2 (ja) 2003-02-24 2009-11-25 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2006140326A (ja) * 2004-11-12 2006-06-01 Toshiba Corp 半導体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009116088A (ja) * 2007-11-07 2009-05-28 Seiko Epson Corp 電気光学装置及び電子機器
WO2016080333A1 (ja) * 2014-11-21 2016-05-26 株式会社村田製作所 モジュール
JPWO2016080333A1 (ja) * 2014-11-21 2017-08-24 株式会社村田製作所 モジュール
US10535581B2 (en) 2014-11-21 2020-01-14 Murata Manufacturing Co., Ltd. Module for heat generating electronic component
WO2019198154A1 (ja) * 2018-04-10 2019-10-17 株式会社メイコー 部品内蔵基板、及び部品内蔵基板の製造方法
JP7564697B2 (ja) 2020-12-08 2024-10-09 パナソニックホールディングス株式会社 基板パッケージ及び電動工具

Also Published As

Publication number Publication date
CN100578762C (zh) 2010-01-06
US20050263846A1 (en) 2005-12-01
CN1705107A (zh) 2005-12-07
US7439614B2 (en) 2008-10-21
JP4471735B2 (ja) 2010-06-02

Similar Documents

Publication Publication Date Title
KR100661948B1 (ko) 회로 장치 및 그의 제조 방법
US7315083B2 (en) Circuit device and manufacturing method thereof
US7439614B2 (en) Circuit device with dummy elements
US7405486B2 (en) Circuit device
KR100721489B1 (ko) 회로 장치 및 그 제조 방법
KR101493865B1 (ko) 구조가 단순화된 반도체 파워 모듈 패키지 및 그 제조방법
JP4730426B2 (ja) 実装基板及び半導体モジュール
US7854062B2 (en) Method for manufacturing circuit device
JPWO2008069260A1 (ja) 回路素子実装用の基板、これを用いた回路装置およびエアコンディショナ
JP4383257B2 (ja) 回路装置およびその製造方法
KR100728855B1 (ko) 회로 장치의 제조 방법
US7339281B2 (en) Circuit device and manufacturing method thereof
JP2008060372A (ja) 回路装置およびその製造方法、配線基板およびその製造方法
JP4969072B2 (ja) 回路装置およびその製造方法
JP4439336B2 (ja) 回路装置の製造方法
JP2007096083A (ja) 混成集積回路装置
JP4383258B2 (ja) 回路装置の製造方法
JP3913622B2 (ja) 回路装置
JP2006108130A (ja) 半導体装置およびその製造方法
JP2006128501A (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061023

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080423

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100202

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100302

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130312

Year of fee payment: 3