JP4372434B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法、特に、パッケージ基板(配線基板)の上面に半導体チップ及びその半導体チップを被う封止部(パッケージ)を有し、半導体チップの搭載領域から外れた下面領域に複数のバンプ電極を有する半導体装置の製造に適用して有効な技術に関する。
【0002】
【従来の技術】
パッケージの外形寸法が半導体チップのそれとほぼ同等あるいは僅かに大きいCSP(Chip Size Package)等は、ベアチップ実装に相当する高密度実装が可能であると共に、製造コストも比較的安価であることから、携帯情報機器、デジタルカメラ、ノート型パソコン等のような小型軽量電子機器分野での需要が急増している。
【0003】
前記CSPには、種々のパッケージ形態があるが、その一つとして、ボールグリッドアレイ(Ball Grid Array;BGA)型半導体装置が知られている。BGA構造は、配線基板からなるパッケージ基板の上面に半導体チップを搭載するとともに、この半導体チップの各電極とパッケージ基板の上面の配線を導電性のワイヤで接続し、さらに半導体チップやワイヤ等を被うように絶縁性の樹脂からなる封止部(パッケージ)をパッケージ基板の上面に形成し、パッケージ基板の下面にバンプ電極(半田バンプ電極)をアレイ状に配置してなる構造になっている。
【0004】
特に、多ピンで薄型のCSPの場合は、半導体チップを搭載するパッケージ基板をポリイミド等のような絶縁テープで構成したTCP(Tape Carrier Package)型のBGA(テープBGA)が主流となっている(例えば、特許文献1参照)。
【0005】
また、半導体装置は実装基板に実装されて使用されるが、実装後の温度サイクル性能を向上させるために、またコスト低減を図るために、ガラス・エポキシ樹脂系の基板(配線基板)を基にBGAを製造している。即ち、ガラス・エポキシ樹脂系のパッケージ基板の第1の面に複数の半導体チップを搭載し、つぎに前記パッケージ基板を金型内にセットしてパッケージ基板の第1の面側に封止部材を成形して半導体チップ等を被い、つぎに、前記パッケージ基板の第2の面にバンプ(バンプ電極)を形成し、つぎに、前記パッケージ基板を封止部材と共に切断して複数の半導体装置を製造する(例えば、特許文献2参照)。
【0006】
【特許文献1】
特開平7−321248号公報(第3頁、図1)
【特許文献2】
特開2002−190488公報(第2頁、図3〜図29)
【0007】
【発明が解決しようとする課題】
特許文献1に開示されているような絶縁テープをパッケージ基板とするCSPでは、以下のような問題がある。即ち、第1は、高信頼性が要求される製品への適用が難しいという問題である。これは、上記絶縁テープをパッケージ基板とするCSP構造では、パッケージ基板の材料がポリイミド等と言うこともあり、実装後の温度サイクル性を顧客要求よりも低くせざるを得ず、さらなる信頼性の向上を図ることができないこと等からである。
【0008】
また、第2は、半導体装置の製造コストが高いという問題である。これは、パッケージ基板材料であるポリイミドテープの価格が高いこと、また、上記絶縁テープをパッケージ基板とするCSPの製造では、個々の半導体チップを封止する形態であるため、単位面積当たりの製品取得数が少ないために更に基準単価が高額となっていること等からである。
【0009】
そこで、信頼性向上、コスト低減の目的で、特許文献2の発明が提案されている。特許文献2には、半導体装置の製造時に用いる短冊基板が、搬送時や熱処理に起因する反り,うねり及び歪みが発生し難くするため、半導体装置形成領域の一群(製品領域)を取り囲むように、補強パターンを設けることが開示されている。また、単一の半導体装置形成領域において、導体パターンの密度を高めるために配線用の導体パターンの他にダミー用の導体パターンを設け、半導体装置製造工程中の熱処理による半導体装置形成領域の反り,うねり及び歪み等を低減させるようにしている。ダミー用の導体パターンは精緻な配線用の導体パターンの間に非接触状態で噛み合うように形成されている。
【0010】
ところで、前記ダミー用の導体パターン(ダミーパターン)はソルダーレジスト(絶縁膜)で被われている。そして、半導体チップを短冊基板の主面に固定する際、前記絶縁膜上にペースト状の接着材を塗布し、その後塗布したペースト状の接着材上に半導体チップを載置し、ついでペースト状の接着材を硬化させて半導体チップを固定している。即ち、半導体チップは前記ダミー用の導体パターン(ダミーパターン)上の絶縁膜上に固定される。
【0011】
この場合、半導体チップ下の前記ダミーパターンは略平面四角形状の大きなパターンになっているため、前記絶縁膜の表面も平坦である。このように、半導体チップの接着領域が平坦であると、ペースト状の接着材を濡れ広げる際に偏りが出やすく、接着材を均等に広げることが出来ない場合も発生する。このような場合、接着層中に空気粒(ボイド)が発生してしまい、半導体チップの接着の信頼性が低くなるとともに、歩留りも低下する。
【0012】
本発明の目的は、半導体チップの接着の信頼性を高くできる半導体装置の製造方法を提供することにある。
【0013】
本発明の他の目的は、半導体チップを接着する接着層中にボイドを含まない半導体装置の製造方法を提供することにある。
【0014】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述及び添付図面からあきらかになるであろう。
【0015】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0016】
(1)本発明の半導体装置の製造方法では、
(a)主面と、前記主面と反対側の裏面と、前記主面に形成された主面側スルーホールランドと、前記裏面に形成された裏面側スルーホールランドと、前記主面側スルーホールランドから前記裏面側スルーホールランドに向かって貫通するスルーホールと、前記主面上におけるチップ搭載領域に配置され、それぞれの寸法が前記主面側スルーホールランドの直径以下から成る複数のダミー用の主面側導体パターンと、前記裏面上に配置され、それぞれの寸法が前記裏面側スルーホールランドの直径以下から成る複数のダミー用の裏面側導体パターンと、前記複数のダミー用の主面側導体パターンを被う主面側絶縁膜と、前記複数のダミー用の裏面側導体パターンを被う裏面側絶縁膜とを有する配線基板を準備する工程と、
(b)前記配線基板のチップ搭載領域に、ペースト状の接着材を配置する工程と、
(c)前記ペースト状の接着材を介して、前記配線基板の主面上に半導体チップを配置する工程と、
(d)前記ペースト状の接着材を硬化させて、前記半導体チップを前記配線基板の主面上に固定する工程と、
を含むことを特徴とする。
(2)また、本発明の半導体装置では、
主面、前記主面と反対側の裏面、前記主面に形成された主面側スルーホールランド、前記裏面に形成された裏面側スルーホールランド、前記主面側スルーホールランドから前記裏面側スルーホールランドに向かって貫通するスルーホール、前記主面上におけるチップ搭載領域に配置され、それぞれの寸法が前記主面側スルーホールランドの直径以下から成る複数のダミー用の主面側導体パターン、前記裏面上に配置され、それぞれの寸法が前記裏面側スルーホールランドの直径以下から成る複数のダミー用の裏面側導体パターン、前記複数のダミー用の主面側導体パターンを被う主面側絶縁膜、及び前記複数のダミー用の裏面側導体パターンを被う裏面側絶縁膜を有する配線基板と、
前記配線基板のチップ搭載領域にペースト状の接着材を介して固定された半導体チップと、
前記半導体チップの複数の電極と前記配線基板の主面に形成された複数のワイヤランドとをそれぞれ電気的に接続する複数のワイヤと、
前記半導体チップ及び前記複数のワイヤを封止する封止部と、
前記配線基板の裏面に設けられた複数のバンプ電極と、
を含むことを特徴とする。
【0017】
また、ペースト状の接着材を配置する工程において、配線基板の半導体チップを配置する領域に、ペースト状の接着材を放射状に塗布する。ペースト状の接着材の塗布は、複数のノズルを有する治具を用いて行う。ダミーパターンの複数の独立したパターンは格子状に配列する。
【0018】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0019】
(実施形態1)
図1乃至図16は本発明の一実施形態(実施形態1)である半導体装置の製造方法によって製造された半導体装置に係わる図である。図1は半導体装置の模式的斜視図、図2は半導体装置の模式的断面図である。
【0020】
本実施形態1の半導体装置の製造方法によって製造された半導体装置1は、外観的には、図1及び図2に示すように、四角形状の薄いパッケージ基板2と、このパッケージ基板2の第1の面である上面(主面)全域に設けられた封止部10と、パッケージ基板2の第2の面である下面(裏面)に設けられた複数のバンプ電極11からなっている。
【0021】
パッケージ基板2は配線基板からなり、封止部10は絶縁性樹脂からなっている。また、バンプ電極11はパッケージ基板2の各辺に沿って4列配置され、中央が抜けた格子配列構造(FBGA:Fine Pitch Ball Grid Array構造)になっている。4列のバンプ電極11において、2列目と3列目の間隔は他の間隔よりも広くなっている。これは、バンプピッチがファイン(0.5mmピッチまたは0.4mmピッチ等)になることでスルーホール配置が制限され配線引回しにも影響を及ぼす。そのため、スルーホールの配置確保や配線設計に柔軟かつ汎用性を持たせる効果がある。
【0022】
本実施形態1による半導体装置1は、パッケージ基板2の下面から封止部10の上面までの厚さを0.7〜0.9mm程度、バンプ電極11の下面から封止部10の上面までの厚さを1.0〜1.4mm程度にでき、薄型化が達成できる。
【0023】
図2は半導体装置1の断面構造を示す図である。図2に示すように、パッケージ基板2の上面(第1の面)の中央には、接着材3を介して半導体チップ4が固定(搭載)されている。半導体チップ4は、図7に示すように、電極5が上面になるように接着材3を介してパッケージ基板2に搭載されている。接着材3としては、例えば銀(Ag)入りペーストまたは銀無しの絶縁ペースト等の樹脂からなるペースト材が使用されている。半導体チップ4には、例えばマイクロプロセッサ、ASICまたはメモリ等のような集積回路が形成されている。なお、半導体チップ4の搭載形態は他の形態でもよい。即ち、半導体チップ4の電極をバンプ電極としておき、このバンプ電極をパッケージ基板2の電極に接続して半導体チップ4をパッケージ基板2に固定する、いわゆるフェイスダウンボンディング実装形態としても良い。このボンディング方式では、半導体チップの固定が即半導体チップの電極とパッケージ基板の電極の接続ともなる。
【0024】
パッケージ基板2は、絶縁基板12と、この絶縁基板12の第1の面(上面)に設けた配線用の導体パターン13(周辺部)及びダミー用の導体パターン(ダミーパターン)14(中央部)と、前記絶縁基板12の第2の面(下面)に設けた配線用の導体パターン15(周辺部)及びダミー用の導体パターン(ダミーパターン)16(中央部)と、上下面の配線用の導体パターン13,15を接続する導体17と、上面の配線用及びダミー用の導体パターン13,14を選択的に被う絶縁膜(ソルダーレジスト膜)20と、下面の配線用及びダミー用の導体パターン15,16を選択的に被う絶縁膜(ソルダーレジスト膜)21とによって形成され、配線基板構造になっている。導体17は絶縁基板12の第1の面から第2の面に至る貫通するスルーホール内に充填され、上下面の配線用の導体パターン13,15の所定部を電気的に接続している。なお、配線用の導体パターン13,15を単に配線とも呼称する。
【0025】
図3はパッケージ基板2の上面の配線用の導体パターン13及びダミー用の導体パターン14を示す模式図であり、図4はパッケージ基板2の下面に設けられた配線用の導体パターン15及びダミー用の導体パターン16を上面から透視した透視図である。
【0026】
図3に示すように、絶縁基板12は四角形となり、その中央の四角形領域にはダミー用の導体パターン14が形成され、その外側の四角形枠状領域には配線用の導体パターン13が形成されている。中央の四角形領域は絶縁基板12の外形と相似形になっている。また、図4に示すように、絶縁基板12の第2の面(下面)の中央の四角形領域にはダミー用の導体パターン16が形成され、その外側の四角形枠状領域には配線用の導体パターン15が形成されている。上面のダミー用の導体パターン14が設けられる四角形領域と、下面のダミー用の導体パターン16が設けられる四角形領域は、図2乃至図4に示すように、同じ寸法になっている。
【0027】
また、図2に示すように、絶縁膜(ソルダーレジスト膜)20がパッケージ基板2の上面に選択的に設けられている。即ち、図7及び図2に示すように、ダミー用の導体パターン14が設けられる領域全体は絶縁膜20が設けられ、ダミー用の導体パターン14は絶縁膜20で被われている。また、配線用の導体パターン13が設けられる領域では、選択的に絶縁膜20が設けられている。即ち、パッケージ基板2の各辺に沿って2本帯状に絶縁膜20が設けられない領域がある。この領域は開口部22,23を形成し、配線用の導体パターン13の一部が露出するようになっている。この開口部22,23に露出する直線状に延在する配線部分が、ワイヤを接続するワイヤランド24を形成するようになっている。
【0028】
導体17が設けられるスルーホールにおいて、上面では導体によって円形のスルーホールランド25が設けられている。このスルーホールランド25はスルーホールと同心円的に形成されている。また、スルーホールランド25はその周縁の一部が細く延在してワイヤランド24に繋がっている。
【0029】
上面のダミー用の導体パターン14は、独立した複数のセル14aによる集合体で形成されている。セル14aは、図3及び図7に示すように、格子状に配列されている。セル14aは正方形になり、縦横が等ピッチで配列されている。
【0030】
パッケージ基板2の下面には、前記上面と同様に絶縁膜(ソルダーレジスト膜)21が選択的に設けられている(図2参照)。配線用の導体パターン15の一部(所定部)は露出しバンプランド26が形成されている(図2及び図5参照)。バンプランド26以外の配線用の導体パターン15は全て絶縁膜21によって被われている。厳密に言うならば、図2に示すように、バンプランドの周縁部分も絶縁膜21に被われ、露出する部分が狭義のバンプランドとなる。ダミー用の導体パターン16は、図2に示すように絶縁膜21によって被われている。
【0031】
バンプランド26は導体17に連なるスルーホールランド27に連なる。スルーホールランド27はスルーホールランド25よりも直径が小さくなっている。この結果、下面に配置される所定のバンプランド26は上面に配置されるワイヤランド24と電気的に接続される状態になる。なお、例えば、バンプランド26は直径0.35mm、スルーホールランド25は直径0.25mmになっている。
【0032】
下面のダミー用の導体パターン16は、独立した複数のセル16aによる集合体で形成されている。16aは、格子状に配列されている。特に限定はされないが、本実施形態1による半導体装置1では、セル14a,16aは正方形になり、縦横が等ピッチで配列され、絶縁基板12の上下面で一致して重なるように配置されている。従って、上下面のセル14a,16aの数は同数になっている。しかし、図5に一部を示すように、上面のセル14aよりも下面のセル16aはわずかに大きく形成されている。例えば、下面のセル16aは一辺の長さが0.25mmの正方形の場合、上面のセル14aの一辺の長さは0.22mmとなっている。これは、対面積比75%〜80%を基本としている。
【0033】
この結果、パッケージ基板2の上面のダミー用の導体パターン14の密度に比較して、下面のダミー用の導体パターン16の密度は高くなる。即ち、パッケージ基板2の上面のダミー用の導体パターン14の面積(セルの総面積)に比較して、下面のダミー用の導体パターン16の面積(セルの総面積)は大きくなる。従って、上面の配線用の導体パターン13の密度(面積)が下面の配線用の導体パターン15の密度(面積)よりも大きく、表面部分において機械的強度の違いがあっても、上面に比較して下面のダミー用の導体パターン16の面積が大きくなることから、表面部分での機械的強度の補正(増大)ができ、熱に起因する反り,うねり及び歪み等の発生を極力抑止することができる。
【0034】
図8は半導体装置におけるスルーホールランド25の寸法と、ダミー用の導体パターンのセル14aの寸法との関係を示す模式図である。配線用の導体パターンにおけるスルーホールランド25の直径をaとし、四角形のセルの縦及び横の寸法をb,cとすると、b及びcの寸法はa以下の寸法となっている。これは、ソルダーレジストと絶縁基板(ベース基材)との均一な密着面積を確保し剥離防止を図るためであり、リフロークラックなどに耐える効果を得るためである。本実施形態1による半導体装置1では、b=cとしセルは正方形である。そして、例えば、スルーホールランド25の直径は0.25mmである。同心円的に形成されるスルーホールの直径は0.15mmである。また、バンプランド26の直径は0.35mmになっている。
【0035】
なお、バンプランドやスルーホールランドは必ずしも円形でなくともよく、例えば、四角形等の多角形状であってもよい。また、セルは必ずしも正方形である必要はなく、長方形を含む多角形状や円形,楕円形等でもよい。また、セルは格子状配列以外の配列状態であってもよい。例えば、隣り合う列間において、隣接するセルは所定長さずれるような配列でもよい。さらに、同一面に設けられる複数のセルにおいて、大きさが異なるセルを配置してもよい。
【0036】
本実施形態1では、ソルダーレジスト膜20,21は、熱膨張係数を考慮して、例えばエポキシ系樹脂及びアクリル系樹脂を用いてある。また、パッケージ基板2の上面と下面とでほぼ均一になるようになっている。
【0037】
一方、前記絶縁膜(ソルダーレジスト膜)20,21の表面は、ダミー用の導体パターン14,16が設けられた領域では、ダミー用の導体パターン14,16が格子状のセル14a,16aで形成されているため、セルとセルとの間の領域に対応する絶縁膜20,21の表面はセル14a,16a上の表面に対して一段低くなる(図12参照)。この結果、ダミー用の導体パターン14,16上の絶縁膜20,21表面には、格子状の溝が形成されることになる。この溝の深さは、ダミー用の導体パターン14,16の厚さによっても異なるが、例えば10μm程度とする。なお、例えば、絶縁膜20,21の厚さは30μm程度である。
【0038】
ダミー用の導体パターン14,16を細分化したパターン(セル14a,16aの集合体)にすることにより、その上に形成される絶縁膜(ソルダーレジスト膜)20,21の剥離が発生し難くなる。
【0039】
また、パッケージ基板2の上面に接着材3で半導体チップ4を固定する際、接着材3を形成するためにペースト状接着材(ペースト材)3aを使用する。ペースト状接着材3aはパッケージ基板2の上面に設けられた絶縁膜20上に塗布されるが、絶縁膜20の表面に前記格子状の溝があることからペースト状接着材3aが溝に沿って広がり易くなり、ペースト状接着材3aがチップ搭載領域に均一に広がり、結果として半導体チップ4の接合性が良好になる。
【0040】
また、図6に示すように、絶縁膜20,21が設けられない領域の導体パターンの表面にはメッキ膜28,29が形成されている。図6ではメッキ膜28,29は太線で示してあり、パッケージ基板2の上面における開口部22,23に露出したワイヤランド24の表面と、パッケージ基板2の下面のバンプランド26の表面に、メッキ膜28,29は設けられている。メッキ膜28,29は、本実施形態1では、配線パターンが微細になっていることから、無電解メッキ、例えば、下層がニッケル(Ni)で中層がパラジウム(Pd)、上層が金(Au)からなるメッキ膜によって形成しているが、配線パターンがそれほど精緻でない場合は電解メッキによって形成することもできる。この場合は電解メッキが行える導体パターンとする必要がある。メッキ膜28,29は、例えば、下層がニッケル(Ni)で上層が金(Au)からなるメッキ膜である。
【0041】
以上のようなパッケージ基板2の総厚(絶縁基板12,導体パターン13〜16,及び絶縁膜20,21の厚さの総和)は、極めて薄く、例えば0.24mm以下となっている。これにより、半導体装置1の薄型設計が可能となる。
【0042】
他方、図2に示すように、半導体チップ4の電極5(図7参照)と、開口部22,23に露出するワイヤランド24は、導電性のワイヤ7によって電気的に接続されている。ワイヤ7は、例えば直径25μm程度の金線が使用される。
【0043】
また、パッケージ基板2の上面全域には所定高さの封止部10が形成され、この封止部10によって半導体チップ4やワイヤ7等は封止されている。封止部10は、例えば、絶縁性のエポキシ樹脂及び低分子系樹脂からなり、その側面(周面)は、パッケージ基板2の主面に対してほぼ垂直になっている。
【0044】
また、パッケージ基板2の下面のバンプランド26にはバンプ電極11が取り付けられている。このバンプ電極11は、例えば、鉛(Pb)/錫(Sn)合金からなり、その直径は、例えば0.3〜0.5mm程度である。なお、バンプ電極11の材料として、例えば錫(Sn)−銀(Ag)−銅(Cu)系の鉛の含有率が少ない鉛フリー半田を用いることもできる。
【0045】
本実施形態1による半導体装置1は、前記パッケージ基板2の構成となる製品形成部をマトリックス状に配列、または複数列配置した配線母基板を基にして製造される。即ち、配線母基板の各製品形成部に半導体チップを固定し、ワイヤボンディングを行い、半導体チップやワイヤを被うようにトランスファモールディングして所定高さの絶縁性樹脂層を形成し、配線母基板の下面の各バンプランドにバンプ電極を固定し、ついで配線母基板を縦横に切断して半導体装置1を形成する。この結果、封止部10の端(周縁)はパッケージ基板2の端(周縁)と一致する構造、即ち、同一寸法になる。また、この切断により、前述のように封止部10の側面(周面)は、パッケージ基板2の主面に対してほぼ垂直になる。
【0046】
本実施形態1では、パッケージ基板2は、例えば耐熱性の高いFR−5相当のガラス・エポキシ樹脂の単層板構造になっている。このようにパッケージ基板2をコストの安いガラス・エポキシ樹脂で形成することと、パッケージ基板2を単層板構造とすることにより、半導体装置1の製造コストの低減を図ることができる。
【0047】
また、パッケージ基板2をガラス・エポキシ樹脂で形成しておくことにより、実装基板がガラス・エポキシ樹脂である場合、実装基板とパッケージ基板の熱膨張係数差に起因して半導体装置のバンプ電極に加わるストレスを緩和することができる。これにより、半導体装置の実装の信頼性を向上させることができる。
【0048】
また、パッケージ基板2をポリイミドテープ等で構成した場合に比べて、温度サイクル試験における温度サイクル性を2倍程度またはそれ以上に向上させることができるので、携帯機器や民生用途向けだけでなく、産業機器や自動車用途向け等のような高い信頼性が要求される製品に半導体装置1を適用することができる。
【0049】
また、本発明の半導体装置1においては、パッケージ基板2を形成する材料は、これに限定されるものではなく種々変更可能であり、例えばBTレジンまたはアラミド不織布材等のような有機系の絶縁材料を用いても良い。これらいずれの材料を用いても前記ガラス・エポキシ樹脂を用いた場合と同様の効果が得られる他、パッケージ基板2の材料としてBTレジンを選択した場合には、熱伝導性が高いので、放熱性を向上させることができる。
【0050】
このような本実施形態1による半導体装置1は、パッケージ基板2の上下面の中央部分にダミー用の導体パターンを設けることによって、上下面における導体パターンの分布の均一化が進み、また上下面間の導体パターンの密度の均一化が進ことから、半導体装置1を実装基板に実装する際の熱によってもパッケージ基板2に反り,うねり及び歪みが発生し難くなり、実装の信頼性を高くできることになる。
【0051】
つぎに、本実施形態1の半導体装置1の製造方法について、図9乃至図16を参照しながら説明する。図9(a)〜(g)は半導体装置の製造各工程における配線母基板の模式的断面図であり、図9(h)は完成品を示す斜視図である。
【0052】
最初に図9(a)及び図10に示す配線母基板35が用意される。配線母基板35は、図10に示すように、平坦なプリント回路基板からなり、製品形成部fをn行m列マトリックス状に整列配置する構造になっている。図10には製品形成部fを5列12行に配列して配線母基板35を示してある。製品形成部fの配線構造は前述のパッケージ基板2の構造そのものである。従って、図9においてはパッケージ基板2に対応する箇所は模式的に示す。図9では、上下面のダミー用の導体パターン(ダミーパターン)14,16を誇張して示し、配線用の導体パターン13,15やそのワイヤランド24及びバンプランド26等は省略した図になっている。
【0053】
配線母基板35において、図10に示すように、複数の製品形成部f(製品形成部群)の周囲の四角形枠部分は枠部36となり、製品形成部群を支持するものである。この枠部36、特に長辺には、図示はしないが、円形や長孔等からなる貫通孔が所定箇所に設けられている。これら貫通孔は、半導体装置の製造各工程において、配線母基板35を搬送する際のガイドとして使用されるとともに、配線母基板35の位置決め用のガイドとして使用される。
【0054】
このような配線母基板35に対して、図9(b)に示すように、配線母基板35の上面(主面)の各製品形成部fの中央部分に接着材3を介して半導体チップ4を搭載(固定)する。半導体チップ4の固定は、図15に示すように、各製品形成部fの上面のチップ固定領域(チップ搭載領域)にペースト状接着材(ペースト材)3aを塗布した後、コレット50で移送してきた半導体チップ4をペースト状接着材3aに押し付けて供給する。その後ベーキング(一次的加熱処理)によって前記ペースト状接着材3aを硬化させて接着材3に変えて半導体チップ4を配線母基板35に固定する。
【0055】
ペースト状接着材3aの塗布は、例えば、図11乃至図13に示す、複数ノズルを有する図示しないディスペンサ(治具)による1回の塗布で行う方式(多点塗布方式)、あるいは図14(a),(b)に示す1本ノズルを移動して塗布する方式(一筆書き方式)等で行う。
【0056】
多点塗布方式では、図13(a)〜(c)に示すような多点塗布ノズル40が使用される。図13(a)は多点塗布ノズル40の一部を断面とした正面図、図13(b)は平面図、図13(c)は底面図である。多点塗布ノズル40は下部に底部42を有する筒体41となっている。多点塗布ノズル40の上部はディスペンサのチャックに取り付けられる嵌合部43となり、下部の底部42には複数のノズル44が植え付けられて多点ノズル45となっている。ノズル44は内径が290μm程度となる管体となっていて、先端からペースト状接着材3aを流出塗布させるようになっている。本実施形態1では、1回の塗布動作によって、図11に示すように塗布パターンが×印状になる塗布を行うことができる。複数のノズルで塗布パターンを形成することから、ペースト状接着材3aは不連続な塗布になる。
【0057】
多点塗布ノズル40では、×印状の塗布パターン60を形成するため、図13(c)に示すように、複数のノズル44は、×印状に配列され、かつ底部42に貫通して取り付けられている。図12に模式的に示すように、多点塗布ノズル40は製品形成部fの上面(第1の面:主面)に位置決めされる。その後、筒体41内に収容されたペースト状接着材3aがディスペンサの押し出し動作による圧力によって各ノズル44の先端から所定量流れ出し、絶縁膜20上に×印状に塗布される。塗布後は多点塗布ノズル40は上昇するとともに元位置に復帰する。図11は製品形成部fの模式的平面図である。この図に示すように、ダミー用の導体パターン14の上方の図示しない絶縁膜20上に×印状にペースト状接着材3aが不連続状態で塗布される。即ち、中心部61と、この中心部61から放射状に不連続的に延在する支流部62からなる塗布パターン60が形成される。
【0058】
また、一筆書き方式では、図14(a),(b)に示すように、筒体46に取り付けられた1本ノズル47を、矢印の方向に移動して×印状にペースト状接着材3aを塗布する。一筆書き方式では、2本の線を書くように塗布が行われるため、前記多点塗布方式と同様に中心部61と、この中心部61から放射状に連続的に延在する支流部62とによる塗布パターン60が形成されることになる。
【0059】
多点塗布方式または一筆書き方式で×印状の塗布パターン60を形成することによって、コレット50で保持した半導体チップ4をペースト状接着材3aに押し付けて供給する際、塗布されたペースト状接着材3aの濡れ広がりは良好になる。
【0060】
即ち、チップ搭載領域にペースト状接着材3aを塗布して、中心部61とこの中心部61から放射状に延在する複数の支流部62からなる塗布パターン60を形成した後、ペースト状接着材3aに半導体チップを押し付けると、ペースト状接着材3aは、支流部62間の放射状に存在する空間部を埋めるように流れ出す。また、その流れは中心部から外方向に向かって進む。この結果、ペースト状接着材3aの偏在がなく均一な状態で半導体チップ4を製品形成部fの上面に載置することができる。
【0061】
また、本実施形態1では、セル14aの集合体となるダミー用の導体パターン14上に絶縁膜20が形成されていることから、絶縁膜20の表面はセル間の領域に対応する表面部分が一段低くなる。低くなった部分は格子状の溝となるためペースト状接着材3aはこの溝に沿って濡れ広がり、さらに流れ状態も良好になる。
【0062】
ペースト状接着材3aの塗布パターンを×印状にしたこと、また絶縁膜20の表面に格子状の溝が存在することから、ペースト状接着材3aの偏在もなく、図15に示すように、ペースト状接着材3aが均一な厚さになる良好な半導体チップ4の固定が可能になる。即ち、配線母基板35上のペースト状接着材3a上に半導体チップ4を供給載置した後、ペースト状接着材3aの硬化処理が行われ、接着材3によって半導体チップ4を配線母基板35上に固定するが、ペースト状接着材3aの偏在が起きないこと、また配線母基板35の搬送時、必要以上に厚くペースト状接着材3aが供給されていないことから、搬送の振動等によってペースト状接着材3aが片寄ることもなくなり、半導体チップ4が傾かなくなる。この結果、図16に示すように、接着材3は均一な厚さになり、半導体チップ4は配線母基板35上に略平行に固定されることになる。半導体チップ4が傾くと、その後のワイヤボンディングにおいて、ワイヤの接続面が傾斜するため、ワイヤを充分押し潰すことができ難くなり、良好なワイヤボンディングが行えなくなる。
【0063】
図17はダミー用の導体パターンを設けない配線母基板の製品形成部上面に半導体チップ固定領域全体にペーストを塗布した状態を示す模式的平面図である。また、図18はダミーパターンを設けない場合において、ペースト硬化処理前に半導体チップの固定状態が悪化した例を示す模式図であり、半導体チップの右側を除去した図である。
【0064】
図17に示すように、チップ搭載領域70の全域にペースト状接着材3aを塗布すると、配線母基板35の搬送時の振動等によってペースト状接着材3aの片寄りが発生し、図18(a),(b)に示すように、半導体チップ4が傾斜してしまう。この状態では、配線母基板35の絶縁膜20と半導体チップ4との間のペースト状接着材3aにおいては、ペースト状接着材が存在しない領域71やペースト状接着材が不足する領域72が発生している。即ち、搬送時の基板反りやうねり等によって、空間膨張作用〔ペースト状接着材の広がり不足によるボイド(微小空間)が外気巻き込みによる膨張作用〕が発生したり、密着性の高い部分に毛細管現象で寄せ集められる現象〔表面張力的引き寄せ現象:ペースト状接着材が多く集まっている部分や凹凸部でも凸側へ引き付けられる現象〕が発生する。
【0065】
本実施形態1においては塗布パターンは前記実施形態に限定されるものではなく他のパターンでもよい。即ち、支流部62の数を更に多くしてもよい。例えば、×印と十文字印を重ね合わせたようなパターン等でもよい。
【0066】
また、各部における塗布量を変化させるパターンでもよい。即ち、▲1▼.塗布パターン60において、複数の支流部62における一部の支流部62の長さを他の支流部62よりも長くしたり、▲2▼.支流部62の一部分の厚さを他の部分よりも厚くしてペースト状接着材の量を変化させたり、▲3▼.支流部62の一部分の幅を他の部分よりも広くしてペースト状接着材の量を変化させたりしてもよい。
【0067】
図11に示すように、中心部61とこの中心部61から放射状に延在する複数の支流部62からなる塗布パターン60では、中心から外方に向かうにつれて隣接する支流部62間のペースト状接着材が塗布されていない領域の幅が徐々に広くなるため、例えば、×印状に十文字印を重ね合わせたパターンでは、前記▲1▼の採用の場合は、四角形状のチップ搭載領域70の対角線に沿って延在する支流部62の長さをチップ搭載領域70の辺に平行に延在する支流部62よりも長くする。
【0068】
また、×印状或いは他の塗布パターンにおいても、中心部61とこの中心部61から放射状に延在する複数の支流部62からなる塗布パターン60では、中心から外方に向かうにつれて隣接する支流部62間のペースト状接着材が塗布されない領域の幅が徐々に広くなるため、前記▲2▼及び▲3▼の手法を採用し、中心部61から外方に向かうにつれて支流部62におけるペースト状接着材3aの量が徐々にあるいは段階的に多くなるように支流部62の幅や厚さを増大させる。これにより、過不足ないペースト状接着材3aによる半導体チップ4の接着が可能になり、前記ペースト状接着材の片寄りの発生を防止することができる。また、塗布パターンは、線状の組み合わせ以外に斑点塗布パターンでもよい。即ち、多点塗布方式によってノズル44の配列を変え、チップ搭載領域70の各所にペースト状接着材を多点状態(斑点状態:含むサイズの違い)で塗布して均一なかつ過不足ないペースト状接着材による半導体チップの接着を可能にする構成でもよい。この場合、中央から外方に向かう空気が容易に抜けるパターンが望ましい。
【0069】
つぎに、図9(c)に示すように、各製品形成部fにおいて、半導体チップ4の上面の電極5と配線母基板35のワイヤランド24(図示せず)を金線からなるワイヤ7で電気的に接続する(図7参照)。
【0070】
つぎに、図9(d)に示すように、チップボンディング及びワイヤボンディングが終了した配線母基板35の第1の面(上面)に絶縁樹脂層75を形成する(図9(e)参照)。即ち、トランスファモールディング装置の下金型76上に配線母基板35を載置し、下金型76と上金型77を型締めし、ついで下金型76と上金型77とによって形成されるキャビティ78内に図示しないゲートから樹脂を注入し、かつ樹脂のキュアーによって、図9(e)に示すように所定高さの絶縁樹脂層75を形成する。この場合、フィルム(ラミネート)材を使用したトランスファモールディング方式を活用する場合も含む。
【0071】
つぎに、図9(e)に示すように、配線母基板35を裏返して図示しないバンプランド26が上面に位置する姿勢とした後、治具80の下面に真空吸着保持した導体ボール81を前記各バンプランド26上に供給する。治具80は、配線母基板35の各バンプランド26に対応して導体ボール81を保持する構造になっている。導体ボール81としては、例えば、鉛−錫からなる半田ボールを使用する。
【0072】
つぎに、図9(f)に示すように、ランプ加熱による熱線82によって導体ボール81を溶解してバンプランド26に固定(図2参照)してバンプ電極11を形成するとともに、洗浄を行う。なお、このバンプ電極11の形成は、印刷によってバンプランド26上に所定厚さの導体をそれぞれ独立して形成した後、リフロー処理によって前記導体を溶かして球状化(ボール化)してバンプ電極11を形成するようにしてもよい。
【0073】
つぎに、図9(g)に示すように、ダイシング装置のダイシングブレード83によって配線母基板35を縦横に切断する。切断は隣接する製品形成部fの境界で行われる。この切断によって配線母基板35はパッケージ基板2に変わり、絶縁樹脂層75は封止部10に変わる。これにより、図9(h)に示すように、複数の半導体装置1が製造される。
【0074】
本実施形態1の半導体装置1及びその製造方法では以下の効果を有する。
【0075】
(1)配線母基板35の主面のチップ固定領域にペースト状接着材3aを塗布して半導体チップ4を固定するが、このチップ固定領域の絶縁膜20の下方には独立した複数のセル14aによるダミー用の導体パターン(ダミーパターン)14が形成されていることから、良好なチップ固定が可能になる。
即ち、半導体チップ4が搭載される絶縁膜20の表面は、その下に存在する格子状配列のセル14aの影響によって凹凸面が形成され、格子状の溝が形成されることになる。この結果、絶縁膜20の表面に塗布され、半導体チップ4の実装時濡れ広がるペースト状接着材3aは前記格子状の溝を通って濡れ広がり、安定したチップボンディングが可能になる。
【0076】
(2)本実施形態1の半導体装置の製造方法においては、チップ搭載領域70に、中心部61とこの中心部61から放射状に延在する複数の支流部62を有する塗布パターン60をペースト状接着材3aによって形成する。その後、ペースト状接着材3aに半導体チップ4を押し付けるため、ペースト状接着材3aは、支流部62間の放射状に存在する空間部を埋めるように中心部から外部に向かって流れ出す。この結果、ペースト状接着材3aは均一な厚さに広がることになり、半導体チップ4は均一で偏在のない厚さのペースト状接着材3a上に載置(接着)することができる。また、半導体チップ4をパッケージ基板2に接着するペースト状接着材3aの厚さが、厚くなりすぎず所定の厚さになっていることから、ペースト状接着材3aをベーキングさせる前の配線母基板35の搬送時の振動等によってペースト状接着材3aが片寄って半導体チップ4の接着姿勢が変化して半導体チップ4が傾斜する等の不具合が発生しなくなる。このため、ペースト状接着材3aをベーキングによって硬化させて接着材3とした状態においても半導体チップ4は傾いたり、接続箇所にボイド等の不良部分を含むような接合不良も発生しなくなり、良好なチップボンディングが行えることになる。半導体チップ4が傾斜しないことから、その後に行うワイヤボンディングにおいて、ワイヤを半導体チップ4の電極5に良好な状態でかつ高歩留りでワイヤボンディングできることになる。従って、信頼性の高い半導体装置1を高歩留りで製造することができるとともに製品単価の低減が可能になる。
【0077】
(3)半導体装置1の製造において用いる配線母基板35には複数の製品形成部fが設けられている。この製品形成部fは、配線母基板35を製品形成部fの周縁で切断することによってパッケージ基板2に変わる。パッケージ基板2になる製品形成部fにおいては、製品形成部fの中央である半導体チップ4が搭載される領域(チップ搭載領域70)に対応して製品形成部fの上下面にダミー用の導体パターン14,16が設けられていることから、製品形成部fの第1の面(主面)及び第2の面(裏面)部分の機械的強度が向上して製品形成部fの反り,うねり及び歪みが発生し難くなる。従って、半導体装置1の製造段階において、外力や熱によって配線母基板35は反り,うねり及び歪み等が発生し難くなり、反り,うねり及び歪みのないパッケージ基板2を有する半導体装置1を高歩留りで製造することができ、製造コストの低減が可能になる。
【0078】
(実施形態2)
図19は本発明の他の実施形態(実施形態2)である半導体装置の製造において使用する配線母基板の一部を示す模式的断面図である。
【0079】
本実施形態2は、前記実施形態1の半導体装置1の製造方法において使用する配線母基板35において、各製品形成部fにおける配線母基板35の上面(第1の面)のダミー用の導体パターン14のセル14aの数よりも、下面(第2の面)のダミー用の導体パターン16のセル16aの数を多くし、かつセルの配置領域(面積)を配線母基板35の下面側で大きく(広く)したものである。この例も配線母基板35の第2の面のダミー用の導体パターン16の密度を、第1の面のダミー用の導体パターン14の密度よりも高く形成するものである。
【0080】
即ち、下面のダミー用の導体パターン16の面積に対する下面のセル密度(ダミー用の導体パターン面積の比率)は、上面よりも下面が高くなっている。これは、実施形態1でも説明したように、上面の配線用の導体パターン13の密度が下面の配線用の導体パターン15の密度よりも高いことを補正するためである。この結果、熱等に起因する絶縁基板12と導体パターンの熱膨張率の違いによる反り,うねり及び歪み等の発生を極力抑えることができる。
【0081】
本実施形態2によっても、実施形態1と同様に、半導体チップを接着する接着層中にボイドを含まず、かつ半導体チップの接着の信頼性を高くできる半導体装置を製造することができるとともに、パッケージ基板の反りが発生し難い半導体装置を製造することができる。また、半導体装置の製造においては、配線母基板の製造段階での熱等に起因する反り,うねり及び歪み等の発生を抑えることができるため、信頼性が高い半導体装置を高歩留りで製造できる。
【0082】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0083】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0084】
(1)パッケージ基板にペースト状の接着材を用いて高い信頼性のもとに半導体チップを固定することができる。
【0085】
(2)半導体チップを接着する接着層中にボイドを含まない半導体装置を製造することができる。
【0086】
(3)上記(1)及び(2)により、信頼性の高い半導体装置を安価に製造することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態(実施形態1)である半導体装置の製造方法によって製造された半導体装置を示す模式的斜視図である。
【図2】前記半導体装置の模式的断面図である。
【図3】前記半導体装置におけるパッケージ基板のワイヤ接続面(上面)側の配線パターンとダミーパターンを示す模式的平面図である。
【図4】前記半導体装置におけるパッケージ基板の半田パンプ電極形成面側の配線パターンとダミーパターンを上面から透視した状態の模式的平面図である。
【図5】前記半導体装置におけるパッケージ基板の半田パンプ電極形成面側の配線パターンとダミーパターンを上面から透視した状態の一部を示す模式的拡大平面図である。
【図6】図5のA−A線に沿う断面図である。
【図7】前記半導体装置におけるワイヤによる半導体チップの電極と配線との接続状態を示す一部の模式的平面図である。
【図8】前記半導体装置におけるスルーランド寸法とダミーパターンセル寸法との相関を示す模式図である。
【図9】本実施形態1の半導体装置の製造各工程を示す模式的断面図である。
【図10】本実施形態1の半導体装置の製造方法で使用する配線母基板を示す模式的斜視図である。
【図11】本実施形態1の半導体装置の製造方法において、配線母基板の製品形成部上面にチップ固定用のペースト材を塗布した状態を示す模式的平面図である。
【図12】本実施形態1の半導体装置の製造方法において、配線母基板の製品形成部上面にチップ固定用のペースト材を塗布する状態を示す模式図である。
【図13】前記ペースト材を塗布するディスペンサノズルを示す図である。
【図14】前記ペースト材を塗布する他の例を示す模式図である。
【図15】本実施形態1の半導体装置の製造方法において、製品形成部上面に半導体チップを接着する状態を示す模式的断面図である。
【図16】前記製品形成部上面に半導体チップが固定された状態を示す模式的断面図である。
【図17】ダミーパターンを設けない配線母基板の製品形成部上面に半導体チップ固定領域全体にペースト材を塗布した状態を示す模式的平面図である。
【図18】ダミーパターンを設けない場合において、ペースト硬化処理前に半導体チップの固定状態が悪化した例を示す模式図である。
【図19】本発明の他の実施形態(実施形態2)である半導体装置の製造において使用する配線母基板の一部を示す模式的断面図である。
【符号の説明】
1…半導体装置、2…パッケージ基板、3…接着材、3a…ペースト状接着材、4…半導体チップ、5…電極、7…ワイヤ、10…封止部、11…バンプ電極、12…絶縁基板、13…配線用の導体パターン、14…ダミー用の導体パターン、14a…セル、15…配線用の導体パターン、16…ダミー用の導体パターン、16a…セル、17…導体、20,21…絶縁膜(ソルダーレジスト膜)、22,23…開口部、24…ワイヤランド、25…スルーホールランド、26…バンプランド、27…スルーホールランド、28,29…メッキ膜、35…配線母基板、36…枠部、40…多点塗布ノズル、41…筒体、42…底部、43…嵌合部、44…ノズル、45…多点ノズル、46…筒体、47…1本ノズル、50…コレット、60…塗布パターン、61…中心部、62…支流部、65…塗布パターン、70…チップ搭載領域、71…ペースト状接着材が存在しない領域、72…ペースト状接着材が不足する領域、75…絶縁樹脂層、76…下金型、77…上金型、78…キャビティ、80…治具、81…導体ボール、82…熱線、83…ダイシングブレード。
Claims (9)
- 半導体装置の製造方法であって、
(a)主面と、前記主面と反対側の裏面と、前記主面に形成された主面側スルーホールランドと、前記裏面に形成された裏面側スルーホールランドと、前記主面側スルーホールランドから前記裏面側スルーホールランドに向かって貫通するスルーホールと、前記主面上におけるチップ搭載領域に配置され、それぞれの寸法が前記主面側スルーホールランドの直径以下から成る複数のダミー用の主面側導体パターンと、前記裏面上に配置され、それぞれの寸法が前記裏面側スルーホールランドの直径以下から成る複数のダミー用の裏面側導体パターンと、前記複数のダミー用の主面側導体パターンを被う主面側絶縁膜と、前記複数のダミー用の裏面側導体パターンを被う裏面側絶縁膜とを有する配線基板を準備する工程と、
(b)前記配線基板のチップ搭載領域に、ペースト状の接着材を配置する工程と、
(c)前記ペースト状の接着材を介して、前記配線基板の主面上に半導体チップを配置する工程と、
(d)前記ペースト状の接着材を硬化させて、前記半導体チップを前記配線基板の主面上に固定する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記ペースト状の接着材を配置する工程において、前記配線基板の半導体チップを配置する領域に、前記ペースト状の接着材を放射状に塗布することを特徴とする半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記ペースト状の接着材の塗布は、複数のノズルを有する治具を用いて行うことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記複数のダミー用の主面側導体パターン及び前記複数のダミー用の裏面側導体パターンのそれぞれは、格子状に配列されていることを特徴とする半導体装置の製造方法。 - 主面、前記主面と反対側の裏面、前記主面に形成された主面側スルーホールランド、前記裏面に形成された裏面側スルーホールランド、前記主面側スルーホールランドから前記裏面側スルーホールランドに向かって貫通するスルーホール、前記主面上におけるチップ搭載領域に配置され、それぞれの寸法が前記主面側スルーホールランドの直径以下から成る複数のダミー用の主面側導体パターン、前記裏面上に配置され、それぞれの寸法が前記裏面側スルーホールランドの直径以下から成る複数のダミー用の裏面側導体パターン、前記複数のダミー用の主面側導体パターンを被う主面側絶縁膜、及び前記複数のダミー用の裏面側導体パターンを被う裏面側絶縁膜を有する配線基板と、
前記配線基板のチップ搭載領域にペースト状の接着材を介して固定された半導体チップと、
前記半導体チップの複数の電極と前記配線基板の主面に形成された複数のワイヤランドとをそれぞれ電気的に接続する複数のワイヤと、
前記半導体チップ及び前記複数のワイヤを封止する封止部と、
前記配線基板の裏面に設けられた複数のバンプ電極と、
を含むことを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記複数のダミー用の主面側導体パターンと前記複数のダミー用の裏面側導体パターンは、それぞれ平面的に重なるように配置されていることを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記複数のダミー用の主面側導体パターンと前記複数のダミー用の裏面側導体パターンは、それぞれ等ピッチで配置されていることを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記複数のダミー用の裏面側導体パターンの総面積は、前記複数のダミー用の主面側導体パターンの総面積よりも大きくなるように形成されていることを特徴とする半導体装置。 - 請求項5に記載の半導体装置において、
前記複数のダミー用の主面側導体パターンと前記複数のダミー用の裏面側導体パターンのそれぞれの平面形状は、四角形で形成されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003046012A JP4372434B2 (ja) | 2003-02-24 | 2003-02-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2004259755A JP2004259755A (ja) | 2004-09-16 |
JP4372434B2 true JP4372434B2 (ja) | 2009-11-25 |
Family
ID=33112676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003046012A Expired - Fee Related JP4372434B2 (ja) | 2003-02-24 | 2003-02-24 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4372434B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4471735B2 (ja) | 2004-05-31 | 2010-06-02 | 三洋電機株式会社 | 回路装置 |
JP4514538B2 (ja) * | 2004-07-23 | 2010-07-28 | 三洋電機株式会社 | 回路装置およびその製造方法 |
KR100730077B1 (ko) | 2005-11-25 | 2007-06-19 | 삼성전기주식회사 | 이미지센서 모듈과 카메라모듈 패키지 |
JP5503466B2 (ja) * | 2010-08-31 | 2014-05-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2003
- 2003-02-24 JP JP2003046012A patent/JP4372434B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004259755A (ja) | 2004-09-16 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060131 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070614 |
|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090902 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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