CN102034768A - 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法 - Google Patents

具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法 Download PDF

Info

Publication number
CN102034768A
CN102034768A CN2009101775389A CN200910177538A CN102034768A CN 102034768 A CN102034768 A CN 102034768A CN 2009101775389 A CN2009101775389 A CN 2009101775389A CN 200910177538 A CN200910177538 A CN 200910177538A CN 102034768 A CN102034768 A CN 102034768A
Authority
CN
China
Prior art keywords
mentioned
substrate
crystal grain
layer
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009101775389A
Other languages
English (en)
Other versions
CN102034768B (zh
Inventor
杨文焜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JINLONG INTERNATIONAL Corp
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Publication of CN102034768A publication Critical patent/CN102034768A/zh
Application granted granted Critical
Publication of CN102034768B publication Critical patent/CN102034768B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

本发明揭露一种具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法，其包含一具有一金属垫的第一基板，一位于上述第一基板上表面的第一导线电路和一位于上述第一基板底表面的第二导线电路。一晶粒被配置于上述金属垫上。一第二基板具有一晶粒开口来容纳此此晶粒；一第三导线电路位于上述第二基板的上表面以及一第四导线电路位于上述第二基板的底表面。一黏着层填入于上述晶粒背面与上述第一基板上表面之间的间隙；以及上述晶粒侧壁与上述晶粒置入穿孔侧壁之间的间隙；以及上述第二基板的背侧。

Description

具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法
技术领域
本发明内容是关于一个形成面板型态封装的晶粒埋入式(embedded dice inside)基板结构；更特别的是扩散式面板型态封装(fan-out panel level package)具有覆盖于双面的重增层，以增加可靠度和降低此组件的大小(特别是在厚度方面)。
背景技术
在半导体组件的领域中，随着组件尺寸不断地缩小，组件密度也不断地提高。在封装或是内部联机方面的技术需求也必须要提高以符合上述情况。传统上，在覆晶连接方法(flip-chip attachment method)中，一焊料凸块数组形成于上述晶粒的表面。上述焊料凸块的形成可以藉由使用一焊接复合材料(solder composite material)，经过一焊接点屏蔽(solder mask)来制造出所要的焊料凸块图案。芯片封装的功能包含功率传送(power distribution)、讯号传送(signal distribution)、散热(heat dissipation)、保护与支撑等等。当半导体变的更复杂，传统的封装技术，例如导线架封装(lead frame package)、收缩式封装(flex package)、硬式封装技术(rigid package technique)，已无法满足在一个更小的芯片上制造高密度组件的需求。
更者，因为传统的封装技术将晶圆上大的晶粒分成小的晶粒后，再分别加以封装。因此，这些技术的制程是耗时的。至此芯片封装技术高度地被集成电路的发展所影响；所以，随着电路大小的需求，也产生封装技术的需求。依据上述理由，今日的封装技术的发展趋势是朝向球状矩阵排列、覆晶、芯片尺寸封装和晶圆级封装。“晶圆级封装”如同字面上的解释，就是整个封装与所有的内部联机跟其它制程一样，都是在晶圆在切割成小晶粒之前被完成。一般来说，在完成所有组装与封装程序后，个别的半导体封包将从一个晶圆被分成复数个半导体晶粒。此晶圆级封装具有极小尺寸与极优电性的结合。
藉由晶粒在完整的晶圆上制造与测试，晶圆级封装技术是一个先进的封装技术。之后，上述晶圆被切割成晶粒，以依照表面镶嵌线(surface-mountline)装配。因为上述晶圆级封装技术将整片晶圆当成一个对象来利用，而非利用一芯片或是晶粒，因此在进行切割程序(scribing process)之前，就已经完成封装与测试。更者，由于晶圆级封装是如此先进的技术，所以可以省略打线(wire bonding)，黏晶(die mount)，覆胶(molding)及/或底胶填充(under-fill)的技术。藉由使用晶圆级封装技术，可以节省成本与制程时间；且此技术的最终结构与此晶粒一样；因此，此技术可以满足电子组件小型化的需求。
虽然晶圆级封装技术用有上述的优点，仍有一些存在的问题，影响着此技术的可接受度。例如，晶圆级封装技术中其结构中一材料与主机板此两材料间的热膨涨系数差异；此者成为结构机械性不稳定(mechanical instability)的关键性因素。上述结构的总终端数组数被芯片大小所限制。在切割此晶圆之前，无法使用整片晶圆封装中的多芯片及系统级封装。美国专利6,239,482B1(图15)揭露一具有机械性弯曲问题的封装。这是因为前述先前技术将硅芯片12埋入于上述基板18或是核心区域，而且只用黏着材料20来支撑上述晶粒12。众所周知，在机械性弯曲(mechanical bending)的过程中，由于硅晶粒与基板材料18以及黏着材料20的硬度(hardness)与材料性质皆有所不同，此弯曲效应(bending effect)将造成材料边界破裂，使重布层金属线(RDL)32遭到损坏，可靠度测试(reliability test)也因此于机械应力项目失效。更者，由于介电层太厚(介电层22与16)，以及介电层22、16、金属30与材料20等等之间的热膨涨系数不匹配，亦造成不佳的可靠度与良率。一揭露于美国专利6,506,632B1(图16)的封装也面临到同样机构的问题。
更者，前述先前技术在形成面板型态封装时需要复杂的制程。上述制程需要封装用覆胶工具(mold tool)，以及封装材料的注射或是注射上述黏着材料的点胶机(dispenser)。由于封装化合物或环氧树酯(epoxy)在热固化之后会翘曲，晶粒与上述化合物的表面难以控制在相同的水平面，所以需要化学机械研磨制程来研磨此不平的表面。成本也因此而提高。
发明内容
本发明提供一具有应力缓冲性质与尺寸缩小化的晶粒埋入式基板结构，来解决上述的问题，并且提供一个较佳的主机板级(Board Level)可靠度测试，例如弯曲、振动测试等等。
本发明内容的一目的为提供一具有极佳的热膨涨系数匹配性能与缩小化尺寸的扩散式面板型态封装。
本发明的另一目的为提供一扩散式面板型态封装，其基板具有晶粒开口以改善机械可靠度与缩小组件的尺寸。
本发明的又一目的为提供一形成面板型态基板的方法，以简易方式将晶粒埋入以重新分配晶粒/芯片与基板，并填充黏着材料以形成应力缓冲层以黏接数种材料来形成面板型态基板的结构。
本发明的又一目的为提供一扩散式面板型态封装，其具有一重增层(Redistribution Layers-RDL)来增加扩散式导线(fan-out trace)的数目，并且提供系统级封装(System in Package-SIP)解决方案。因此，透过重增层来重新分配连接垫的间距(the pitch of pads)与导电连接线的大小(dimension of conductive trace)，本发明可以改善散热的能力。
本发明内容揭露一基板结构，包含：一第一基板具有一晶粒金属垫(它可以是一垫区域，而且不须要是金属)，导线图案形成于两面(上表面与底表面)，一晶粒其背侧有黏着材料，藉此来与上述第一基板中的晶粒金属垫黏接；一第二基板具有晶粒开口，且其两面皆有导线图案；一黏着材料(应力缓冲材料)被填入于上述晶粒背面与上述第一基板上表面之间的间隙；以及上述晶粒侧壁与上述晶粒开口的侧壁之间的间隙；以及上述第二基板的背侧。本发明更包含形成于基板两面的重增层，其中上述基板的两面亦包含凸块底层金属结构；接下来进行表面镶嵌制程，将晶圆级芯片尺寸封装、芯片尺寸封装、球状矩阵排列/基板数组矩阵，覆晶等等，与其它被动组件焊接至上述基板的上表面，形成系统级封装结构。
前述基板材料包含具环氧树酯的耐高温玻璃纤维板，玻璃纤维板(FR4，FR5)，双马来酰亚胺三氮杂苯树脂(BT)，硅，印刷电路板材料，玻璃，或是陶瓷。上述基板可选择性地包含合金或金属。此基板以使用双马来酰亚胺三氮杂苯树脂(BT)为佳，因为其具有薄细与高玻璃转换温度的材料特性。此材料内含玻璃纤维，所以具有较佳的制程容许度(process window)。上述材料的热膨涨系数亦与主机板相近，大约落在14至17附近。上述黏着材料以使用硅橡胶为佳，藉由填充来具有较高的延展性、低介电常数、降低湿度的摄取，以具备应力缓冲特性。上述介电层材料包含一弹性介电层(elastic dielectric layer)、一感光层(photosensitive layer)、一硅基介电层(silicone dielectric based layer)、一硅氧烷聚合物层(siloxane polymer layer)、一聚酰亚胺层(PI)、一硅树脂层(Silicone resin layer)。
本发明内容更揭露一形成半导体组件装的方法，包括：提供一具有对准标记的工具，而暂时图案胶形成于上述工具的上表面；藉由上述对准标记，将一第二基板对准与附着于上述暂时图案胶上面；再次藉由上述对准标记，将一晶粒对准与附着于上述暂时图案胶上面，配置于上述第二基板内部的信道区域。从上述晶粒的背侧与上述第二基板的底侧将黏着材料印刷上去；将一第一基板与黏着材料连接在一起，以形成一面板型态基板(须要靠着对准来使上述第一基板与晶粒垫的背侧相配----通常这可以利用上述第一与第二基板上的对准目标完成对准的动作)；最后移在除暂时图案胶之后，将上述面板型基板与上述工具分开。
上述方法更包含在上述晶粒与上述第二基板的上表面形成至少一增层，及/或在上述第一基板的底表面。本方法更包含形成导电穿孔来连接上述第二基板上表面与底表面的导线，及上述第一基板上表面与底表面的导线。上述晶粒的联机垫与上述第二基板的孔洞垫利用上述暂时图案胶上面的图案来与其附着。上述对准标记包含一单晶粒对准标记以及上述第二基板的对准目标。上述晶粒藉由使用一挑选与放置微对准制程(pick and place fine alignment process)来与暂时图案胶附着。上述面板型态基板藉由一薄型机械刀片以及或许在加热条件下(高温环境)来与上述工具分开。
附图说明
图1根据本发明的实施例，图示一未加工基板其结构的截面图。
图2根据本发明的实施例，图示一具有晶粒开口的基板的截面图。
图3根据本发明的实施例，图示一晶粒重新分配工具的截面图，工具的上表面有对准图案与暂时胶。
图4根据本发明的实施例，图示一具有晶粒开口的第二基板，其与工具相连结的截面图。
图5根据本发明的实施例，图示一具有晶粒开口并且与工具相连结的第二基板与一晶粒的截面图。
图6根据本发明的实施例，图示黏着性材料填充入面板型基板的截面图。
图7根据本发明的实施例，图示第一基板与黏着性材料真空连接的截面图。
图7A根据本发明的实施例，图示面板型基板与工具分开的截面图。
图8根据本发明的实施例，图示一晶粒埋入式的面板型基板。
图9根据本发明的实施例，图标位于导线型封装上的未加工晶圆的俯视图。
图10根据本发明的实施例，图示一晶粒埋入式侧边增层基板的俯视图。
图11根据本发明的实施例，图示被切成子面板型基板以进行焊接与最终测试的面板型基板的俯视图。
图12根据本发明的实施例，图标系统级封装结构的截面图。
图13根据本发明的实施例，图示金属覆盖物附着于系统级封装表面的截面图。
图14根据本发明的实施例，图标一基板结构的截面图。
图15图示一先前技术的截面图。
图16图示一先前技术的截面图。
图17根据本发明的实施例，图示一晶粒埋入式基板的截面图，其双面增层以球状矩阵排列的形式位于上表面与底表面。
图18根据本发明的实施例，图示一球状矩阵排列形式的系统级封装的横截面图。
图19根据本发明的实施例，图标一堆栈式结构的多晶封装的截面图。
图中：
16    介电层            159    导电穿孔
18    基板材料          160    介层/种晶金属
20    黏着材料          层
22    介电层            161    第一介电层
30    金属              162    重布层金属线
32    重布层            163    第二介电层
100   第一基板          164    种晶金属层/底
101   导线图案层凸块金属
101a  晶粒金属垫        165    焊接金属垫
102   导线图案          170    面板
103   导电穿孔          171    子面板
104   第二基板          180    焊接点
105   导线图案          181    晶粒
106   导线图案          182    电容
107   晶粒开口          183    电阻
110   工具              184    金属覆盖物
111   对准标记          202    第二基板
112   暂时图案胶        203    第一基板
120   晶粒/芯片         204    黏着材料/应力
121   铝垫缓冲层
122   黏着材料/应力     400    介电层
缓冲材料                401    介层
130   厚度              402    重布层
140   薄型机械刀片      403    介电层
150   框架              404    介层/底层凸块
151   晶粒金属
152   蓝胶膜            405    焊接球
153   画线槽            600    晶粒
601    黏着材料/应力    605    重布层
缓冲层                  606    介电材料
603    铝质接线垫       607    介电层
604    介层             620    核心胶体
具体实施方式：
本发明现在将以大量的参考用发明实施例与附加图示来加以描述。然而必须要知道是，这些参考用发明实施例仅供图示之用。除了这里提到的参考实施例，本发明可以在这里没有详细提及之处，以其它广大范围的实施例来执行。而且本发明概念将不被申请专利范围的说明所局限。
本发明揭露一个晶粒或多芯片埋入式基板结构；上述基板具有覆盖于二侧表面的重增层(dual built up layers)。图12图标一系统级封装(system in package)结构的截面图，上述基板具有晶粒埋入式结构、双边增层(double side build up layers)、以及被动组件、晶圆级芯片尺寸封装(wafer level chip scale package，WL-CSP)、芯片尺寸封装(chip scale package，CSP)、球状矩阵排列(ball grid array，BGA)、覆晶(flip-chip)等等。根据本发明内容，表面镶嵌位于上部增层，而终端接脚位于对侧。上述封装结构包含一具有晶粒金属垫101a(以利于传热)的第一基板100，一导线图案101位于第一基板100的上表面，而另一导线图案102位于第一基板100的下表面。一连接导电穿孔103形成以穿过第一基板100来连接导线图案101、102，此配置为当作接地或是散热器(heat sink)之用。一晶粒/芯片120其背面有黏着材料122，藉此来和第一基板100上的晶粒金属垫101a附着。上述晶粒120其上有铝垫(输出/输入垫)121。晶粒120配置于第二基板104的晶粒开口，并且与黏着材料122附着。一第二基板104位于第一基板100之上，其中晶粒开口与-导线图案105位于第二基板104的上表面，而另一导线图106则位于上述第二基板104的底表面。上述黏着材料(应力缓冲材料)122被填入于晶粒120背面与第一基板100上表面之间的间隙；以及晶粒120侧壁与晶粒开口的侧壁间的间隙；以及第二基板104的背侧。于晶粒120的下表面印刷、涂膜、或是喷流黏着材料122，藉此将晶粒120密封。在一实施例中，黏着材料122覆盖于第二基板104的上表面、晶粒120除了铝垫121区域之外的表面、第二基板104的孔洞以及增层的下方。藉由黏着材料122，晶粒120的表面水平面与第二基板104的表面水平面是在同一个水平面。一导电穿孔159贯穿于第一基板100与第二基板104，以连接第二基板104上表面与底表面的导线(105与106)及第一基板100上表面与底表面的导线(101与102)。在一实施例中，上述导电穿孔159连接上述晶粒垫101a与上述第一基板100的下表面导线102，此配置为当作接地和散热之用。一第一介电层161形成于晶粒120与第二基板104之上，并且具有一开口区域使得介层能形成于其上。以获得较佳可靠度为考虑，第一介电材料161能越薄越好。一重布层(RDL)162形成于介层160与第一介电层161之上，以和介层160耦合。第一增层形成于晶粒120电路侧的上方与第二基板104表面的上方。一第二(上)介电层163形成于第一介电层161与重布层金属导线162之上，而第二介电层163具有开口区域使得凸块底层金属164形成于其内。第二增层可以形成于第一基板100的底侧，或是附盖于第一增层之上。这表示第三介电层400形成于第一基板下表面的导线电路上，而第三介电层具有开口区域使得重布层形成于其上。焊接金属垫165形成于底层凸块金属(under bump metallurgy)164上。焊膏(solder paste)或是焊接点(导电凸块)180形成于金属垫165上。复数个芯片尺寸封装、晶圆级芯片尺寸封装、球状矩阵排列、覆晶以及被动组件181、182、183藉由焊球(solder ball)180焊接于金属垫上；上述金属垫为增层的电路侧(终端金属垫的对边)的底层凸块金属。
介电材料161与163和黏着材料122作为应力缓冲区域，来吸收晶粒120与第二基板104或是第丨基板100之间的热机械应力(thermal mechanical stress)；而上述应力是在温度循环(temperature cycling)过程中，或是由介电材料的弹性性质导致的弯曲所造成。上述的系统级封装建构了一栅格数组(land grid array package-LGA)式封装。
第一基板100与第二基板104的材料以有机基板例如环氧树脂(耐高温玻璃纤维板(FR5)、双马来酰亚胺三氮杂苯树脂(BT))以及印刷电路板为佳。第一基板100与第二基板104的热膨胀系数与主机板(印刷电路板)丨样为佳。上述有机基板以具有高玻璃转换温度(Tg)的环氧树脂(耐高温玻璃纤维板、双马来酰亚胺三氮杂苯树脂)为佳，上述材料可以轻易地形成电路图案以及内部联机穿孔中。金属铜的热膨胀系数大约为16，也可应用于第一与第二基板材料之中。而玻璃、陶瓷以及硅也可用来当作基板。上述黏着材料122以硅橡胶基弹性材料为佳。
上述环氧树脂(耐高温玻璃纤维板、双马来酰亚胺三氮杂苯树脂)的有机基板的热膨胀系数在X/Y方向约为14～17，在Z方向约为30～60，因此可以选择热膨胀系数与上述基板相近的晶粒重新分布工具；如此可以降低黏着材料在温度固化过程中晶粒位移问题。如果温度循环的高温阶段接近玻璃转换温度，上述耐高温玻璃纤维板/双马来酰亚胺三氮杂苯树脂在温度循环之后似乎无法回到原先的位置。在面板型态封装的制程中需使用到几个高温制程，例如介电材料与黏着材料的温度固化制程等等；如果使用材料的热膨胀系数不匹配，则会造成面板形式中的晶粒位移。
上述第一与第二基板可以为圆形，例如晶圆形式，其直径可以是200mm、300mm或是更高。上述第一与第二基板也可以是矩形例如面板的形式。其尺寸最好为基板/软性电路板(flexible printed circuit)制程时的大小，因为如此可以完全地使用到上述基板/软性电路板制造机台，同时亦可降低单位成本。
在本发明的丨实施例中，第一与第二介电层(161和163)以弹性介电材料为佳，弹性介电材料为硅氧烷聚合物、dow corning wl5000系列及其组合所构成的硅橡胶基介电材料。在另一实施例中，第一与第二介电层(161和163)由聚酰亚胺(polyimides)或硅胶基树脂(silicone based resin)所构成。第一与第二介电层(161和163)以简单制程所形成的感光层为佳。
在本发明的一实施例中，弹性介电层为一种材料其热膨胀系数大于100(ppm/℃)，延展率大约为百分之四十(在百分之三十至百分之五十之间为佳)，而上述材料的硬度界于塑料与橡胶之间。上述弹性介电层的厚度端视温度循环测试时累积于重布层/介电层界面的应力而定。
在本发明的一实施例中，上述重布层材料包含钛/铜/金合金或是钛/铜/镍/金合金，而重布层的厚度在2um至15um之间的范围(如果有需要，可以增加厚度至25um)。Ti/Cu合金为利用溅镀(sputtering)技术所形成，可做为种晶金属层；而Cu/Au合金或是Cu/Ni/Au合金则是利用电镀技术所形成。使用电镀制程来形成重布层可使其具有足够的厚度与较佳的机械性质，以抵抗在温度循环和机械弯曲的过程中的热膨系数不匹配。上述金属垫可以为金属铝或金属铜或其组合。
本发明内容中形成具有埋入式晶粒基板结构的制程，包含：准备一第一基板100与一第二基板104(以玻璃纤维板(FR4)/耐高温玻璃纤维板(FR5)/双马来酰亚胺三氮杂苯树脂(BT)的原料为佳)；及用来当作导线电路图案，分别形成于第一基板100的上与下表面的接触金属垫101、102；以及用来当作导线电路，分别形成第二基板104的上与下表面的接触金属垫105、106，如图1所示。接触金属垫101、102、105、106和基板的晶粒金属垫101a可以用电镀铜/镍/金结构的方法来形成。上述连结导电穿孔103可以形成以贯穿第一基板100，连接晶粒金属垫101a与接触金属垫102，以利于接地与散热器(其可在制作基板的过程被预先制造)。晶粒开口107利用雷射切割或是机械冲床(多晶粒冲床)制做为每边稍大于晶粒大小加上大约100um至200um，如图2所示。上述开口的深度与晶粒厚度相近(或多厚约为25um)。
下一步为提供一工具110，为了对晶粒/基板作定位与对准，其具有对准标记(alignment key)111(位于单一晶粒之上)与暂时图案胶(temporary pattern glues)112形成于工具110的上表面，如图3所示。上述工具110的对准标记111包含单晶粒对准标记与第二基板104的对准目标。暂时图案胶112以覆盖于铝垫与基板的金属介层为佳，但其须要平衡设计以维持晶粒在一平坦的水平。暂时图案胶112被印刷(或点胶)于工具110之上以黏着晶粒与第二基板的表面。暂时图案胶具有图案以附着晶粒120的铝焊垫121以及第二基板104的介层金属垫105。
之后，本发明的制程包含第二基板104与工具110的暂时图案胶112的对准与附着，举例而言，接触金属垫105可藉由对准与暂时图案胶112附着，如图4所示。接下来，晶粒依据接下来的步骤制备，包含晶背研磨至所要的厚度，举例而言为127或200微米；透过蓝胶膜152(blue tape)将晶圆附着于一框架150上，再沿着切割线153将框架150上的晶粒151切割，最后以映像(mapping)的方式将晶圆加以区分，如图9所示。具有晶粒垫121的晶粒120对准(藉由对准标记111)并附着至其面朝下工具110的暂时图案胶112之上；其中晶粒藉由使用挑选与放置微对凖系统，被对准与放置到工具上；上述挑选与微对准系统具有覆晶的功能，能将晶粒以期望的间距重新分配至工具上，如图5所示。上述暂时图案胶112黏附第二基板104晶粒开口内的晶粒120(于主动表面侧)于工具110之上。接下来，印刷一黏着材料(填充材料)122，例如弹性核心胶体材料(elastic core paste material)至晶粒120的背侧与第二基板的底侧。上述填充材料122被填充于晶粒120之间的空间(间隙)，覆盖于晶120晶粒背侧以及第二基板的底侧，如图6所示。黏着材料122以能够覆盖接触金属垫的表面为佳105。接下来，第一基板100真空附着至黏着材料122，如图7所示。固化制程利用紫外线或热固化法，将黏着材料122固化，以连接第一基板100。面板焊接(Bonding)机为用来将第一基板100焊接至第二基板104与晶粒120的背侧，以形成一部件。上述部件的厚度130可以被控制。完成真空焊接后，接着移除暂时图案胶112，再将工具100从上述部件中分开，以形成面板基板(具有内埋式晶粒120、第一基板100、第二基板以及黏着材料122)，如图8所示。上述面板基板分离方法包含将上述对象放置于加热板上或是烤箱中，当烤箱的温度约于100℃时，上述暂时图案胶112会变得柔软并且丧失黏着性，然后施加一外力于上述面板基板的边缘，同时使用一薄型机械刀片140来将面板基板相同边缘的暂时图案胶112刮除；因此面板基板与工具110分开，如图7A所示。此外，可以使用溶剂来清除面板基板以移除暂时图案胶残留物。在一实施例中，暂时图案胶的材料包含聚二甲基硅氧烷树脂(polydimethy-siloxanegum)和树脂分散剂(resin dispersion)。
上述面板基板与工具110分开之后，执行一清洁制程；藉由施加一湿式及/或干式(电浆)清洁来清洗晶粒的表面。在上述面板基板形成后，接下来的制程为在晶粒与第二基板104的上表面形成增层结构，如图10所示。也可采取另一种选择，在第一基板100的底侧形成增层结构；可以在利用基板/软性电路板制程的同时形成上层与底层增层结构。形成增层结构的第一步为利用旋转/喷雾的方式，涂膜或是形成一第一介电层于电路侧。第一介电层161于是形成于晶粒120与第二基板104的上方，第一介电层具有介层洞形成于其中，利用曝光、显影、固化步骤的微影制程可以暴露出铝连接垫121(晶粒输入/输出垫)和接触金属垫105(基板输入/输出垫)，在某些例子中，需要蚀刻制程。随后执行电浆清洁步骤来清洗介层洞与铝垫的表面。接下来执行计算机数值控制(computer numerical control，CNC)钻孔或是雷射钻孔，在第二基板104的上接触金属垫105至第一基板100的下接触金属垫106之间形成穿孔；接着填充导电材料于上述穿孔，以形成导电穿孔159。上述导电穿孔159为形成以连接第二基板104的上与下导线电路和第一基板100的上与下导线电路。下一步再溅镀上钛/铜作为种子金属层160于第一介电层161、孔洞及穿孔之上。之后，在第一介电层161与种晶金属层160之上涂布光阻(可以使用干膜层)，接着再对光阻加以曝光、显影，以形成重布金属层的图案。然后，再执行电镀制程以形成铜/金或铜/镍/金的重布层金属。最后，利用剥除上述光阻以及湿蚀刻法形成重布层金属线162于种晶金属层160上。一般而言，上述制程可以同时建构出上述导电穿孔159与重布层。
接着，是将一第二(上)介电层涂膜、印刷、或压膜于上述第一介电层161与重布层金属线162上。上述第二介电层163因此形成于第一介电层161与重布层金属线162上，并且其中具有底层凸块金属孔洞。利用曝光、显影、固化步骤的微影制程可以暴露重布层金属线162，在某些例子中需要蚀刻制程。下一步再溅镀钛/铜(0.05/0.3um)作为种晶金属层164于第二介电层163及底层凸块金属孔洞之上。接着，在第二介电层163与种晶金属层164涂布上光阻(干膜压层)，接着再对上述光阻加以曝光、显影以形成焊接金属垫的图案。然后，再执行电镀制程，以在种晶金属层(种晶金属层)164上形成铜/镍/金(3/3/0.2um)的焊接金属垫165。最后，再剥除上述光阻，以金属湿蚀刻法来清洗焊接金属垫165。可重复上述种晶层、光阻及电镀或剥除/蚀刻制程，以在面板基板的单面及/或两面形成多层重布层与介电层。
之后，可将面板型态基板切割成子面板型态基板以进行最终测试。举例而言，将二十英时大小的面板170切割成四片十英时大小的子面板171，如图11所示。接下来，将焊接球植入或焊接点180印刷于焊接金属垫165上。印刷完焊接球植入或是焊接胶(solder paste)后，在焊接球侧(对球状矩阵型封装而言)执行一热回流(heat re-flow)制程。接着，利用传统焊接制程，将用于晶圆级芯片尺寸封装、芯片尺寸封装、球状矩阵排列、覆晶等封装的被动组件如电容182、电阻183以及其它晶粒181附着于晶粒120的电路之上(重布层之上)的焊接点180，如图12所示。上述的子面板171可再被切割成复数个单元。接下来，执行测试。模块化最终测试可以藉由使用垂直的或环氧树脂探针卡接触其终端金属垫102来执行。在一实施例中，为了电磁抗扰(EMI)的目的，可在电容182、电阻183与其它晶粒181上方覆盖金属覆盖物184，如图13所示。上述面板型基板200的单元基板结构可以参考图14，其包含晶粒201；一第一基板203，其上侧与底侧具有导线电路；一第二基板202，其具有晶粒开口、上侧与底侧的导线电路，和黏着材料(应力缓冲层)204。测试结束后，上述封装分别被挑选与放置于托盘(Tray)、胶带式滚筒(Tape &Reel)。
本发明的另一实施例为一球状矩阵排列封装的最终终端形式，如图17与图18所示。图17与图18中的封装结构皆包含上侧增层与底侧增层。上述上侧增层与底侧增层的形成皆与图10和图13相似，其述描述的细节在此被省略。上述底侧增层包含一介电层400、介层401、重布层402、一介电层403、介层(底层凸块金属)404以及焊接球405。上述焊接球405为藉由印刷的方式形成于上述介层(底层凸块金属)404之上。
本发明的另一实施例为堆栈至少两个具有埋入式晶粒(可以为多晶粒)的基板，其具有导电穿孔以内连接电信号，如图19所示。图19的封装结构包含一晶粒120、一晶粒600具有一铝焊接垫603、上侧增层、中增层以及底侧增层，上述上侧增层、中增层以及底侧增层的形成与图10与图13相似，其描述的细节在此被省略。上侧增层包含一介电层606、介层604、重布层605及一介电层607。上述晶粒/芯片600的背侧具有黏着材料(应力缓冲层)601，并附着于第二基板104的晶粒垫162之上。介电层607上可以选择性地形成一上核心胶体620。上述导电穿孔159可以藉由计算机数值控制钻孔或是雷射钻孔来形成。
本发明内容的优点为：
上述制程可以轻易的形成面板型结构，并且轻易的控制面板的粗糙(平整)度。上述基板的厚度可以被轻易的控制，而且在制程中也可以排除晶粒位移的问题。可以省略射出成型工具；也不须导入化学机械研磨制程；本制程也不会产生翘曲。藉由面板型态封装制程，上述面板型基板可以轻易地被完成。上述增层底下材料(主机板和基板)热膨胀系数的匹配可以使具有较佳可靠度，并且在基板的X/Y方向也不会产生热应力，弹性介电材料的使用可以吸收Z方向的应力。单元材料在分离(切割)的过程中会被切割。
上述基板被预置为具有预先形成的晶粒开口，内部联机穿孔(如果这是需要的)以及终端接触金属(对有机基板而言)；上述晶粒开口的尺寸为每边比晶粒的大小增加约100um～200um，藉由填充弹性核心胶体，上述开口可以作为应力缓冲释放区域，吸收由硅晶粒与基板(耐高温玻璃纤维板/双马来酰亚胺三氮杂苯树脂)之间热膨胀系数不匹配，所造成的热应力。此外，也可以在晶粒与基板侧壁间隙之间填充弹性介电材料，以吸收由热膨胀系数不匹配所造成的机械弯曲及/或热应力。由于同时在上表面与底表面施加上述简单增层，故可增加封装生产率(减少制造周期)。上述终端垫形成于晶粒主动表面的对边。
上述晶粒的放置制程为使用挑选与放置制程。在本发明中，弹性核心胶体(树脂、环氧树脂化合物、硅橡胶等等)被回填于晶粒边缘与穿孔侧壁间的间隙，之后与第一基板连接，以成为热应力的释放缓冲，最后再执行真空热固化。面板形成的过程克服热膨胀系数不匹配问题。上述晶粒与基板之间的深度差约为25um，而介电层与重布层皆形成于面板的上与下表面。只有硅橡胶介电材料(以硅氧烷材料为佳)被涂布于主动表面与基板表面(以玻璃纤维板/耐高温玻璃纤维板/双马来酰亚胺三氮杂苯树脂为佳)。由于介电层为一感光层，接触金属垫可藉由光罩制程而被打开。上述晶粒与基板(包括第一与第二基板)连接在一起。上述封装与主机板(母板)级封装的可靠度也比以前更好。特别对主机板级封装温度循环测试而言，由于基板与印刷电路板(母板)的热膨胀系数一致，故不会有任何施加于焊接凸块/球的热机械应力；对主机板级封装机械弯曲测试而言，支撑机械强度的机板底侧可以吸收基板上侧的晶粒区域与边界区域的应力；具有保护功能的封装结构，其厚度相当薄，其不会超过200um～300um。其成本低廉而制程简单。此制程也能够轻易地形成复数晶粒封装(可以一个接着一个地将晶粒埋入面板基板以形成复数晶粒封装)。
虽然本发明的参考实施例已被加以描述，然而对此领域具有通常知识者应能理解本发明内容不被上述的实施例所限制。再者，在本发明的精神与概念范畴内，可以提出各种变化与修正。本发明由下述专利申请范围所定义。

Claims (13)

1.一种半导体组件封装结构，其特征在于：包含：
一具有一金属垫的第一基板，一第一导线电路位于上束第一基板的上表面和一第二导线电路位于上述第一基板的底表面；
一晶粒配置于上述金属垫之上；
一第二基板具有一晶粒开口来容纳上述晶粒，一第三导线电路位于上述第二基板的上表面和一第四导线电路位于上述第二基板的底表面；以及
一黏着层，填入于上述晶粒背面与上述第一基板上表面之间的间隙，和上述晶粒侧壁与上述晶粒开口侧壁以及上述第二基板的背侧之间。
2.如权利要求1所述的半导体组件封装结构，其特征在于，更包含复数个第一导电穿孔藉由贯穿上述第一与上述第二基板所形成，来连接上述第一、第二、第三、及第四导线电路；以及贯穿上述第一基板以形成的复数个第二导电穿孔，以连接上述晶粒金属垫与上述第二导线电路。
3.如权利要求1所述的半导体组件封装结构，其特征在于，更包含一形成于上述晶粒与上述第二基板上面的第一介电层，上述第一介电层具有第一开口以使介层形成于其中，以连接上述晶粒的晶粒金属接触垫与上述第一导线电路，而重布层形成于上述第一介电层之上，经由上述介层与上述晶粒金属接触垫连接；以及一形成于上述第一介电层与上述重布层上的第二介电层，其中上述第二介电层具有第二开口以使凸块底层金属形成于其中以连接上述重布层，及焊接金属垫形成于上述重布层之上；以及一形成于上述第一基板底边与上述第四导线电路之下的第三介电层，其中上述第三介电层具有第三开口以使凸块底层金属形成于其中以连接上述第四导线电路。
4.如权利要求3所述的半导体组件封装结构，其特征在于，更包含与上述焊接金属垫耦合的导电凸块；以及复数个芯片尺寸封装、晶圆级芯片尺寸封装、球状矩阵排列、覆晶以及被动组件，经由上述导电凸块耦接上述焊接金属垫。
5.如权利要求1所述的半导体组件封装结构，其特征在于，其中上述第一基板与上述第二基板的材料包含耐高温玻璃纤维板、玻璃纤维板形式的环氧树脂、双马来酰亚胺三氮杂苯树脂、硅、印刷电路板材料、玻璃、陶瓷、合金金属。
6.如权利要求1所述的半导体组件封装结构，其特征在于，更包含第二晶粒嵌入于上述第二基板之内，上述第二基板堆栈于第一晶粒嵌入于其内的上述第一基板之上。
7.如权利要求1所述的半导体组件封装结构，其特征在于，其中上述黏着材料包含弹性核心胶体材料以作为应力缓冲层。
8.一种形成半导体组件封装的方法，包含：
提供一于其表面具有对准标记与暂时图案胶的工具；
藉由上述对准标记将一第二基板对准与附着于上述暂时图案胶上面；
藉由上述对准标记将一晶粒对准与附着于上述暂时图案胶上面，其中上述晶粒配置于上述第二基板的开口内；
将黏着材料印刷于上述晶粒的背侧与上述第二基板的底侧；
将一第一基板与上述黏着材料连接来形成一面板型基板；以及
将上述面板型基板与上述工具分开来移除上述暂时图案胶，其中上述暂时图案胶与上述工具的分开是藉由一薄型机械刀片。
9.如权利要求8所述的形成半导体组件封装的方法，其特征在于，更包含形成至少一增层于上述晶粒与上述第二基板上表面。
10.如权利要求8所述的形成半导体组件封装的方法，其特征在于，更包含形成至少一增层于上述第一基板底表面。
11.如权利要求8所述的形成半导体组件封装的方法，其特征在于，更包含形成导电穿孔来连接上述第二基板的上表面与底表面导线，及第一基板的上表面与底表面导线。
12.如权利要求8所述的形成半导体组件封装的方法，其特征在于，其中上述暂时图型胶具有图案以附着上述晶粒的焊接垫及上述第二基板的介层垫；以及上述对准标记包含单晶粒对准标记与上述第二基板的对准目标；以及上述晶粒藉由使用一挑选与放置微对准制程附着上述暂时图案胶之上。
13.如权利要求8所述的形成半导体组件封装的方法，其特征在于，其中上述面板型基板是在高温环境进行分离的制程。
CN2009101775389A 2008-09-25 2009-09-15 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法 Expired - Fee Related CN102034768B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US23284709A 2009-09-25 2009-09-25
US12/232,847 2009-09-25

Publications (2)

Publication Number Publication Date
CN102034768A true CN102034768A (zh) 2011-04-27
CN102034768B CN102034768B (zh) 2012-09-05

Family

ID=43887447

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101775389A Expired - Fee Related CN102034768B (zh) 2008-09-25 2009-09-15 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法

Country Status (1)

Country Link
CN (1) CN102034768B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102088013A (zh) * 2009-12-02 2011-06-08 杨文焜 具有晶粒埋入式以及双面覆盖重增层之基板结构及其方法
CN102832181A (zh) * 2011-06-13 2012-12-19 矽品精密工业股份有限公司 芯片尺寸封装件
CN103681518A (zh) * 2012-09-12 2014-03-26 景硕科技股份有限公司 芯片及载板的封装结构
CN104008980A (zh) * 2013-02-22 2014-08-27 英飞凌科技股份有限公司 半导体器件
CN104425465A (zh) * 2013-08-28 2015-03-18 三星电机株式会社 电子组件模块和制造该电子组件模块的方法
CN105280624A (zh) * 2014-07-17 2016-01-27 三星电机株式会社 电子装置模块及其制造方法
CN106816416A (zh) * 2015-11-27 2017-06-09 蔡亲佳 半导体嵌入式混合封装结构及其制作方法
CN109257874A (zh) * 2018-11-16 2019-01-22 深圳市和美精艺科技有限公司 一种在pcb板制作过程中芯片埋入的方法及其结构

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI517321B (zh) * 2014-12-08 2016-01-11 旭德科技股份有限公司 封裝結構及其製作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1163960C (zh) * 2000-12-13 2004-08-25 矽品精密工业股份有限公司 具有高散热性的超薄封装件及其制造方法
US7830004B2 (en) * 2006-10-27 2010-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with base layers comprising alloy 42
US20080191335A1 (en) * 2007-02-08 2008-08-14 Advanced Chip Engineering Technology Inc. Cmos image sensor chip scale package with die receiving opening and method of the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102088013A (zh) * 2009-12-02 2011-06-08 杨文焜 具有晶粒埋入式以及双面覆盖重增层之基板结构及其方法
CN102088013B (zh) * 2009-12-02 2012-10-10 金龙国际公司 具有晶粒埋入式以及双面覆盖重增层之基板结构及其方法
CN102832181A (zh) * 2011-06-13 2012-12-19 矽品精密工业股份有限公司 芯片尺寸封装件
CN102832181B (zh) * 2011-06-13 2015-06-10 矽品精密工业股份有限公司 芯片尺寸封装件
CN103681518A (zh) * 2012-09-12 2014-03-26 景硕科技股份有限公司 芯片及载板的封装结构
CN104008980A (zh) * 2013-02-22 2014-08-27 英飞凌科技股份有限公司 半导体器件
CN104425465A (zh) * 2013-08-28 2015-03-18 三星电机株式会社 电子组件模块和制造该电子组件模块的方法
CN105280624A (zh) * 2014-07-17 2016-01-27 三星电机株式会社 电子装置模块及其制造方法
CN106816416A (zh) * 2015-11-27 2017-06-09 蔡亲佳 半导体嵌入式混合封装结构及其制作方法
CN106816416B (zh) * 2015-11-27 2020-02-14 蔡亲佳 半导体嵌入式混合封装结构及其制作方法
CN109257874A (zh) * 2018-11-16 2019-01-22 深圳市和美精艺科技有限公司 一种在pcb板制作过程中芯片埋入的方法及其结构

Also Published As

Publication number Publication date
CN102034768B (zh) 2012-09-05

Similar Documents

Publication Publication Date Title
US8115297B2 (en) Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
CN102034768B (zh) 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法
CN102088013B (zh) 具有晶粒埋入式以及双面覆盖重增层之基板结构及其方法
US8350377B2 (en) Semiconductor device package structure and method for the same
CN102376687A (zh) 半导体元件封装结构及其制造方法
US7812434B2 (en) Wafer level package with die receiving through-hole and method of the same
US7459729B2 (en) Semiconductor image device package with die receiving through-hole and method of the same
CN101859752B (zh) 具有内嵌式芯片及硅导通孔晶粒之堆栈封装结构及其制造方法
US20090166873A1 (en) Inter-connecting structure for semiconductor device package and method of the same
US20080157327A1 (en) Package on package structure for semiconductor devices and method of the same
US20080083980A1 (en) Cmos image sensor chip scale package with die receiving through-hole and method of the same
KR20080089311A (ko) Ｗｌｐ용 다이 수용 스루홀 및 양 표면 위에 이중 사이드빌드업층들을 갖는 반도체 디바이스 패키지 및 그 방법
CN101252125A (zh) 具减缩结构的复数晶粒封装结构与其形成方法
KR20080064088A (ko) 다이 수용 관통홀을 갖는 웨이퍼 레벨 패키지 및 그 방법
CN101232008A (zh) 多晶粒封装及其方法
KR20080082545A (ko) 반도체 디바이스 패키지 구조 및 그 방법
CN101325188A (zh) 具双面增层之晶圆级半导体封装及其方法
CN101202253A (zh) 具有良好热膨胀系数效能的圆片级封装及其方法
CN101197360A (zh) 多芯片封装及其方法
TW200931628A (en) Stacking die package structure for semiconductor devices and method of the same
US20080211075A1 (en) Image sensor chip scale package having inter-adhesion with gap and method of the same
US20090008777A1 (en) Inter-connecting structure for semiconductor device package and method of the same
CN103094291B (zh) 一种具有双层基板的影像感测器封装结构
US11462461B2 (en) System in package for lower z height and reworkable component assembly
KR20110016698A (ko) 전자소자용 리드 프레임 이를 이용한 전자소자용 패키지 및 이들의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: JINLONG INTERNATIONAL CORP.

Free format text: FORMER OWNER: YANG WEN

Effective date: 20110513

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: NO. 47, LANE 6, LIN'ANKANG STREET, 18, XIANSHUILI, HSINCHU CITY, TAIWAN, CHINA TO: POSTAL MAILBOX 662, WEEKHANS ROAD, ROAD TOWN, TORTOLA ISLAND, BRITISH VIRGIN ISLANDS

TA01 Transfer of patent application right

Effective date of registration: 20110513

Address after: The British Virgin Islands holding investment Island Rhodes town Weikehansilu P.O. Box No. 662

Applicant after: Jinlong International Corporation

Address before: Hsinchu city in Taiwan Chinese Xianshui 18 adjacent 6 Lane Street No. 47 health

Applicant before: Yang Wenkun

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120905

Termination date: 20190915

CF01 Termination of patent right due to non-payment of annual fee