JP2008537332A - 基板無し半導体パッケージを形成する方法 - Google Patents

基板無し半導体パッケージを形成する方法 Download PDF

Info

Publication number
JP2008537332A
JP2008537332A JP2008506455A JP2008506455A JP2008537332A JP 2008537332 A JP2008537332 A JP 2008537332A JP 2008506455 A JP2008506455 A JP 2008506455A JP 2008506455 A JP2008506455 A JP 2008506455A JP 2008537332 A JP2008537332 A JP 2008537332A
Authority
JP
Japan
Prior art keywords
base plate
die
carrier
solder
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008506455A
Other languages
English (en)
Inventor
ユー ロー、ワイ
チェ ヨン、チェン
ビー チウ、コン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2008537332A publication Critical patent/JP2008537332A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

基板無し半導体パッケージ（１０）を形成する方法に関する。この方法は、ベースプレート（１２）上にキャリア（１６）を形成する工程と、集積回路（ＩＣ）ダイ（３２）をキャリア（１６）に取り付ける工程とを含む。次いで、ＩＣダイ（３２）がキャリア（１６）に電気的に接続される。ＩＣダイ（３２）、電気接続（３６）、およびキャリア（１６）を封入するように成形作業が実行される。その後、ベースプレート（１２）が除去される。

Description

本発明は半導体デバイスのパッケージングに関する。より詳細には、本発明は基板無し半導体パッケージを形成する方法に関する。
リードフレームおよび基板は、従来、ダイ相互接続の媒体として用いられている。しかしながら、追加の材料コストおよび加工コストとは別に、例えば、プラスチック成形材料に対するリードフレームおよび基板の付着が不充分であることによるパッケージの剥離またはクラッキングや、リードフレームおよび基板の間の熱膨張率（ＣＴＥ）の差など、リードフレームおよび基板の使用に関連した他の多くの欠点が存在する。ダイ相互接続にリードフレームおよび基板を用いることから生じる問題により、得られる半導体パッケージの信頼度は損なわれ、集積回路（ＩＣ）ダイのパッケージングのコストが追加される。このため、信頼できる半導体パッケージを形成する安価な方法を有することが所望される。
したがって、本発明は、信頼できる半導体パッケージを製造する安価な方法を提供することを目的とする。
上述のおよび他の目的ならびに利点を達成するために、本発明は、半導体パッケージを形成する方法を提供する。この方法は、複数のキャビティを有するベースプレートを提供する工程と、はんだ材料を用いてベースプレート上にキャリアを形成する工程とを含む。はんだ材料は複数のキャビティを充填することによって、複数のはんだ柱を形成する。次に、キャリア上に集積回路（ＩＣ）ダイが配置され、キャリアに電気的に接続される。最後に、ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業が実行される。その後、ベースプレートは除去される。
さらに、本発明は複数の半導体パッケージを形成する方法を提供する。この方法は、複数のキャビティを有するベースプレートを提供する工程と、はんだ材料を用いてベースプレート上にキャリアを形成する工程とを含む。はんだ材料は複数のキャビティを充填することによって、複数の柱を形成する。キャリア上に集積回路（ＩＣ）ダイが配置され、複数の柱のそれぞれと電気的に接続される。ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業が実行される。次いで、成形されたキャリアが複数のＩＣダイのうちの隣接するＩＣダイを分離するようにシンギュレートされることによって、複数の半導体パッケージが形成される。シンギュレーションの前または後に、ベースプレートが除去されてよい。
ここで図１を参照する。図１には、複数の基板無し半導体パッケージを形成するために用いられるベースプレート１２を示す。ベースプレート１２は複数のキャビティ１４を備える。この特定の例では、キャビティ１４はベースプレート１２上に、２×３配列のキャビティ１４を形成するようにグループ化されている。各グループのキャビティ１４は、さらに６×６行列に配置されている。しかしながら、当業者には、ベースプレート１２におけるキャビティ１４の配置または数によって本発明が限定されないことが理解される。即ち、行列は６×６より大きくても小さくてもよく、行列の数は２×３以外であってもよい。例えば、下述の図１１におけるベースプレート１０２を参照されたい。
図２〜４，７〜１０は、本発明の実施形態による基板無し半導体パッケージを形成する方法を示す、拡大断面図である。図２，３には、図１のベースプレート１２上における、はんだ材料１６からなるキャリア１８の形成を示す。
ここで図２を参照すると、ベースプレート１２の上にステンシル２０が配置されており、スキージ２２を用いて、ペースト形態のはんだ材料１６をステンシル２０を通じて塗布し、キャリア１８を形成する。例えば、はんだ材料１６の塊がステンシル２０上に置かれ、次いで、スキージ２２によって、はんだ材料１６がベースプレート１２のキャビティ１４を充填するように、ステンシル２０を横切って塗布される。本発明の一実施形態では、ステンシル２０とベースプレート１２のキャビティ１４とがはんだ材料１６によって完全に充填されることを確実にするために、キャリア１８は、２パスで印刷される。代替案として、エアーディスペンサまたは容積制御ディスペンサなどのディスペンサシステムを用いて、はんだ材料１６を分配することが可能である。はんだ材料１６は、共晶はんだ、高鉛はんだ、または鉛フリーはんだであってよい。ベースプレート１２は、ベースプレート１２をはんだ材料１６から容易に分離可能とするためにベースプレート１２の上にコーティングを付着させる必要がないように、好適には、例えば、黒鉛、ステンレス鋼、またはアルミニウムなど、はんだ材料１６から容易に分離可能な材料から製造される。これに代えて、コーティングされたプレートまたは非付着性のプレートを使用可能である。所望の場合、ステンシル２０を介してベースプレート１２にはんだ材料１６を塗布した後、キャリア１８に剛性および伝導性を付加するために、はんだ材料１８の上に銅、金、銀などの金属めっき、または同様のめっきを形成可能である。この特定の例では、ベースプレート１２の厚さ、即ち、高さは、約０．５６ミリメートル（ｍｍ）であり、キャビティ１４の各々の深さは約０．４０ｍｍ、幅は約０．０７５ｍｍである。しかしながら、キャビティ１４の寸法、ベースプレート１２の厚さもしくは高さ、またはベースプレート１２が製造される材料によって本発明が限定されないことが理解される。この特定の例では、ステンシル２０の厚さは約０．０７６ｍｍ（約３ミル）であり、アルミニウムから製造されている。しかしながら、当業者には、印刷処理において用いられるステンシル２０の厚さによって本発明が限定されないことが理解される。むしろ、ステンシル２０の厚さは、ＩＣダイとベースプレート１２との間に必要な分離の程度に依存する（下述の図７のスタンドオフＨSTANDOFFを参照）。例えば、より小さな分離の程度が必要な場合、厚さが約０．０５１ｍｍ（約２ミル）のステンシルが用いられてもよい。反対に、より大きな分離が必要な場合、厚さが約０．１０２ｍｍ（約４ミル）のステンシルが用いられてもよい。はんだ材料１６が充分に冷却されて凝固するとき、ステンシル２０は除去される。
図３には、ステンシル２０が除去された後、ベースプレート１２上に形成されたキャリア１８を示す。図３に見られるように、キャリア１８は、ベースプレート１２のキャビティ１４に形成された複数のはんだ柱２４を備える。次に、第１のリフロー処理が行われる。第１のリフロー処理では、キャリア１８およびベースプレート１２にリフローオーブンを通過させる。オーブンの熱によって、キャリア１６、即ち、個々のはんだ柱２４が融解する。
図４には、第１のリフロー処理後のベースプレート１２およびキャリア１８を示す。見られるように、ベースプレート１２の上面２８を越えて伸びているキャリア１８の部分は、冷却されるとき、ほぼ同じ高さの複数のはんだバンプ２６を形成する。
ここで、図５，６を参照する。図５には、はんだ柱２４、即ち、図４のキャリア１８のうちの部分５の、拡大断面図を示し、図６には、従来のはんだボール３０の拡大断面図を示す。図５に示すはんだ柱２４は、はんだバンプ２６を備える。はんだバンプ２６は、ベースプレート１２の上面２８を越えて伸びるはんだ柱２４の一部である。はんだバンプ２６は、印刷処理において用いられるステンシル２０の厚さによって変化する傾斜角θBUMPを有する。一実施形態では、はんだバンプ２６の傾斜角θBUMPは、厚さ約０．０７６ｍｍ（約３ミル）のステンシルが用いられるとき１１．３°であり、厚さ約０．１０２ｍｍ（約４ミル）のステンシルが用いられるとき１４．９°である。はんだバンプ２６は、より厚いステンシルが用いられる場合、より丸みをおびるが、しかしながら、傾斜角θBALLが約４５°である図６の従来のはんだボール３０と比較されるとき、はんだバンプ２６は比較的平坦である。はんだバンプ２６が比較的平坦であるので、本発明では、ワイヤボンディングに備えてキャリア１８を平坦化するように鋳造する追加の工程は必要ない。これは、鋳造する工程を除去することによってアセンブリコストを減少させるのみならず、例えば、鋳造したはんだボール間の平坦性の欠如や、鋳造処理によってはんだボールに生じる損傷など、鋳造処理に関連した問題も回避される点で有利である。
ここで図７を参照すると、複数の集積回路（ＩＣ）ダイ３２はキャリア１８に取り付けられ、キャリア１８に電気的に接続されている。ＩＣダイ３２は、当業者には周知のように、ダイの背面に配置された接着剤もしくは接着材料によって、または接着テープによってなど、様々な手法によってキャリア１８に取り付けられてよい。この実施形態では、ＩＣダイ３２は、ラミネーションなどによって、例えば、硬質の伝導性エポキシテープ、非伝導性テープ、またはシリコン（Ｓｉ）テープ接着剤など、接着テープ３４に取り付けられている。キャリア１８の上に配置されて、加熱され易い接着テープ３４は、ＩＣダイ３２をキャリア１８に取り付ける。この特定の例においては、硬質の接着テープ３４およびベースプレート１２の対向する表面間では、スタンドオフＨSTANDOFFは約０．０７５ｍｍに維持される。しかしながら、ハンドオフＨSTANDOFFが印刷処理において用いられるステンシル２０の厚さに依存することが理解される。即ち、より薄いステンシルが用いられるとき、スタンドオフＨSTANDOFFはより大きく、反対に、より厚いステンシルが用いられるとき、より小さい。例えば、印刷処理において用いられるステンシル２０の厚さが約０．１０２ｍｍ（約４ミル）であるとき、スタンドオフＨSTANDOFFは約０．１０ｍｍに維持される。ＩＣダイ３２は、デジタル・シグナル・プロセッサ（ＤＳＰ）などのプロセッサ、メモリアドレスジェネレータなど特殊機能回路、または他のタイプの機能を実行する回路であってよい。ＩＣダイ３２はＣＭＯＳなど特定の技術に限定されておらず、任意の特定のウエハ技術によるものでもない。さらに、当業者には理解されるように、本発明は様々なダイ寸法に適応することが可能である。代表的な例のメモリダイの寸法は、約１５ｍｍ×１５ｍｍである。図７〜１０には取り付けられているダイを３つしか示さないが、キャリア１８の寸法、ＩＣダイ３２の寸法、および得られる基板無し半導体パッケージに必要な機能に応じて、より多いダイまたはより少ないダイがキャリア１８に取り付けられてよいことが理解される。ＩＣパッケージ内には、並行して配置され互いに相互接続された、同じ平坦なはんだ柱表面上に接合された、複数のダイが存在してもよい。この特定の例では、ＩＣダイ３２は、複数のワイヤ３６によってキャリア１８に電気的に接続されている。ワイヤ３６は、ＩＣダイ３２上のボンディングパッドを複数のはんだバンプ２６のそれぞれに接続する。電気接続を形成するために、既知のワイヤボンディング処理が用いられる。しかしながら、本発明がワイヤボンド型の接続に限定されないことが理解される。代替実施形態では、ＩＣダイ３２は、例えば、フリップチップバンプによってキャリア１８に電気的に接続される（図１２〜１５を参照）。ワイヤ３６は、金（Ａｕ）その他、当技術分野において周知である、市販の電気的に伝導性の材料から製造されてよい。図７に見られるように、キャリア１８はダイ相互接続の媒体として機能する。このため、リードフレームまたは基板を用意する必要はない。したがって、例えば、パッケージ剥離またはクラッキングなどリードフレームおよび基板の使用に伴う問題を、本発明によって回避することが可能である。
ここで図８を参照すると、ＩＣダイ３２、ワイヤボンドされたワイヤ３６、およびキャリア１８のはんだバンプ２６は、成形材料３８に封入されている。封入を実行するために、例えば、射出成形処理などの成形作業が用いられてもよい。成形材料３８は、硬質の接着テープ３４とはんだバンプ２６との間の空間４０を充填することが可能であるように、好適には、微細フィラー成形コンパウンドであり、ＩＣダイ３２、ワイヤボンドされたワイヤ３６、およびキャリア１８のはんだバンプ２６は１工程の成形作業で封入されることによって、伴う処理工程の数を減少させる。成形材料３８が充分に冷却されて凝固すると、ベースプレート１２は除去される。
図９には、ベースプレート１２の除去後、かつ、シンギュレーション動作前の、３つの基板無し半導体パッケージ１０を示す。見られるように、ベースプレート１２が除去された後、はんだ柱２４が露出される。本発明のさらなる実施形態では、キャリア１８に対し第２のリフロー処理が実行される。
図１０を参照する。図１０には、複数の基板無し半導体パッケージ１０を示す。図１０には、第２のリフロー処理後の基板無し半導体パッケージ１０を示す。図９のはんだ柱２４は、第２のリフロー処理中に融解される。冷却されたとき、はんだ柱は複数のはんだ小滴４２を形成する。はんだ小滴４２は、好適には、コントロールド・コラプス・チップ・キャリア・コネクション（Ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃａｒｒｉｅｒ ｃｏｎｎｅｃｔｉｏｎ；Ｃ５）型の相互接続と同種である。したがって、従来のパッケージング処理と異なり、本発明には、基板無し半導体パッケージ１０に個別のＣ５はんだボールを取り付ける追加の処理工程は必要ない。また、本発明は、例えば、Ｃ５はんだボールの直径が一貫しないこと、Ｃ５はんだボールの欠損、Ｃ５はんだボールの橋絡、およびＣ５はんだボールがパッド汚染によりパッドに付着しないことなど、別々に形成されたＣ５はんだボールの取り付けに関連した問題を回避する。これに加えて、印刷の充填から貼り付けまでの各印刷作業のサイクルタイムは、典型的なはんだボール配置処理のサイクルタイムより短い。
次いで、隣接した複数のＩＣダイ３２は、例えば、個々の基板無し半導体パッケージ１０を形成するためのソー・シンギュレーションなど、シンギュレート作業によって垂線Ａ−ＡおよびＢ−Ｂに沿って分離されてよい。シンギュレートする工程は、好適には、第２のリフロー処理の後に実行される。しかしながら、当業者には、第２のリフロー処理の前にシンギュレートする工程が実行可能であることや、さらにはベースプレート１２を除去する前にもシンギュレーションが実行可能であることが理解される。
図１１〜１５には、本発明の別の実施形態による複数の基板無し半導体パッケージ１００を形成する方法を示す。
ここで図１１を参照する。図１１には、基板無し半導体パッケージ１００を形成するために用いられるベースプレート１０２の平面図を示す。ベースプレート１０２は複数のキャビティ１０４を備える。この特定の例では、キャビティ１０４はベースプレート１０２上に、２×３配列のキャビティ１０４を形成するようにグループ化されている。各グループのキャビティ１０４は、さらに複数のダイ支持領域１０６のそれぞれの周囲に配置されている。この特定の例では、ベースプレート１０２の高さ、即ち、厚さは、約０．５６ｍｍであり、キャビティ１０４の各々の深さは約０．４０ｍｍである。しかしながら、ベースプレート１０２の寸法またはキャビティ１０４の寸法によって本発明が限定されないことが理解される。上述のように、当業者には、キャビティ１０４の配置、形状、または数によって本発明が限定されないことが理解される。ベースプレート１０２は黒鉛またはアルミニウムボートから構成されてよい。これは再利用可能である。
図２〜４に関して上述において説明したように、ベースプレート１０２の上にステンシルが配置され、複数のキャリア１１０が形成される。ベースプレート１０２においては、２×３配列のグループのキャビティ１０４が存在するので、６つのキャリア１１０が形成される。ここで図１２を参照する。図１２には、キャビティ１０４に形成された複数のはんだ柱１１４を有するベースプレート１０２の断面図を示す。はんだ柱１１４のグループによって、キャリア１１０が形成される。この実施形態では、はんだ柱１１４はフリップチップダイ取り付け処理を行うように、Ｌ字形である。Ｌ字形の柱１１４は、図２〜４に関して説明したようなステンシル作業を用いて容易に形成される。フリップチップバンプ１１２を有する複数のＩＣダイ１０８は、はんだ柱１１４と接触しているフリップチップバンプ１１２によって複数のキャリア１１０のそれぞれに取り付けられる。
ＩＣダイ１０８は、デジタル・シグナル・プロセッサ（ＤＳＰ）などのプロセッサ、メモリアドレスジェネレータなど特殊機能回路、または他のタイプの機能を実行する回路であってよい。ＩＣダイ１０８はＣＭＯＳなど特定の技術に限定されておらず、任意の特定のウエハ技術によるものでもない。さらに、当業者には理解されるように、本発明は様々なダイ寸法に適応することが可能である。図１２〜１５には各々ダイを３つしか示さないが、キャリア１１０の寸法、ＩＣダイ１０８の寸法、および得られる基板無し半導体パッケージ１００に必要な機能に応じて、より多いダイまたはより少ないダイがキャリア１１０に取り付けられてよいことが理解される。ＩＣダイ１０８は、第１のリフロー処理に続き、キャリア１１０上のＩＣダイ１０８の集団配置によってキャリア１１０に取り付けられ電気的に接続されてよい。第１のリフロー処理中、フリップチップバンプ１１２を適所に固定するために、キャリア１１０上にホールまたはディンプル（図示せず）が提供されてよい。フリップチップバンプ１１２は、コントロールド・コラプス・チップ・コネクション（Ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ；Ｃ４）型の相互接続を形成する。なお、キャリア１１０がそのような機能を提供するので、ダイ相互接続の媒体としてリードフレームまたは基板を用意する必要はない。したがって、処理工程の数およびアセンブリコストは低減され、リードフレームおよび基板の使用に伴う問題を回避することが可能である。
ここで図１３を参照すると、ＩＣダイ１０８、フリップチップバンプ１１２、およびキャリア１１０は、射出成形作業によってなど、成形材料１１６に封入されている。成形材料１１６は、ＩＣダイ１０８、フリップチップバンプ１１２、およびキャリア１１０が１工程の成形作業で封入され、必要な処理工程の数をさらに減少させるように、好適には、微細フィラー成形材料である。成形材料１１６が充分に冷却されて凝固すると、ベースプレート１０２は除去される。
図１４には、ベースプレート１０２の除去後の基板無し半導体パッケージ１００を示す。見られるように、ベースプレート１０２が除去されると、はんだ柱１１４が露出される。本発明のさらなる実施形態では、図１４の基板無し半導体パッケージ１００に対し、第２のリフロー処理が実行されてよい。
図１５には、第２のリフロー処理後の基板無し半導体パッケージ１００を示す。リフローオーブンの熱によって、はんだ柱１１４が融解する。冷却されたとき、はんだ柱１１４は複数のはんだ小滴１１８を形成する。コントロールド・コラプス・チップ・キャリア・コネクション（Ｃ５）型の相互接続が、はんだ小滴１１８から形成されてよい。したがって、従来のパッケージング処理と異なり、本発明には、高価なＣ５はんだボールを取り付ける追加の処理工程は必要ない。これはアセンブリコストを低減し、Ｃ５はんだボールの使用に関連した問題を回避する。
次いで、隣接した複数のＩＣダイ１０８は、例えば、個々の基板無し半導体パッケージ１００を形成するためのソー・シンギュレーションなど、シンギュレート作業によって垂線Ｃ−ＣおよびＤ−Ｄに沿って分離されてよい。シンギュレートする工程は、好適には、第２のリフロー処理の後に実行される。しかしながら、シンギュレートする工程は、図１４の基板無し半導体パッケージ１００からベースプレート１０２が取り除かれた後、かつ、第２のリフロー処理の前に、実行可能である。この特定の例では、封入されたＩＣダイ１０８の高さ、即ち、厚さは、約０．８０ｍｍであり、基板無し半導体パッケージ１００の各々の高さ、即ち、厚さＨPACKAGE は、約１．２ｍｍである。しかしながら、封入されたＩＣダイ１０８の寸法または基板無し半導体パッケージ１００の寸法によって本発明が限定されないことが理解される。
図１３〜１５のＩＣダイ１０８は完全に封入されているが、本発明の他の実施形態では、ＩＣダイの頂部は封入されたパッケージの頂部と同一平面上にあってもよい。基板無し半導体パッケージ１００はリードなしのボールグリッドアレイ（ＢＧＡ）型パッケージであってもよく、フリップチップのクアッド・フラット・ノーリード（Ｑｕａｄ Ｆｌａｔ Ｎｏ−Ｌｅａｄ；ＱＦＮ）型パッケージであってもよい。
上述の説明から明らかなように、本発明は、ダイ相互接続においてリードフレームおよび基板の使用を除くことによって、またＣ５はんだボールの取り付け、鋳造、およびアンダーフィル処理など従来の処理工程を除去することによって、信頼できる半導体パッケージを形成する安価な方法を提供する。本発明は現行の半導体アセンブリ設備を用いて実装可能であるので、追加の資本投資の必要はない。これに加えて、本発明によって形成される半導体パッケージのプロファイルは、厚さが約２．５ｍｍの従来のフリップチップパッケージと比較して、約１．２ｍｍまで低いなど、比較的低い。さらに、本発明は、従来のＣ５はんだボール取り付け処理に依らず、Ｃ５型の相互接続を形成可能な複数のはんだ小滴を有するキャリアを印刷することによって、高い生産性を達成する。
本発明の実施形態による複数の基板無し半導体パッケージを形成するためのベースプレートの拡大平面図。 本発明の実施形態による図１のベースプレート上のキャリアの形成を示す拡大断面図。 本発明の実施形態による図１のベースプレート上のキャリアの形成を示す拡大断面図。 本発明の実施形態によるベースプレートおよび複数のはんだバンプを有するキャリアの拡大断面図。 図４のキャリアのはんだ柱の拡大図。 従来のはんだボールの拡大断面図。 図４のキャリアに取り付けられ電気的に接続された複数の半導体集積回路（ＩＣ）ダイの拡大断面図。 成形材料に封入された図７のＩＣダイの拡大断面図。 本発明の実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。 本発明により形成された複数の基板無し半導体パッケージの拡大断面図。 本発明の別の実施形態による複数の基板無し半導体パッケージを形成するためのベースプレートの拡大平面図。 図１１のベースプレート上に印刷されたキャリアに取り付けられ電気的に接続された複数のＩＣダイの拡大断面図。 成形材料に封入された図１２のＩＣダイの拡大断面図。 本発明の実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。 本発明のさらなる実施形態により形成された複数の基板無し半導体パッケージの拡大断面図。

Claims (20)

  1. 半導体パッケージを形成する方法であって、
    複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
    はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数の柱を形成することと、
    キャリア上に集積回路（ＩＣ）ダイを配置するダイ配置工程と、
    ＩＣダイおよびキャリアを電気的に接続する電気接続工程と、
    ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業を実行する成形工程と、からなる方法。
  2. 成形工程の実行後にベースプレートを除去する工程と、柱の先端は露出されることと、を含む請求項１に記載の方法。
  3. はんだ材料はベースプレート上に２パスで印刷される請求項１に記載の方法。
  4. はんだ材料は、共晶はんだ、高鉛はんだ、および鉛フリーはんだのうちの１つである請求項３に記載の方法。
  5. はんだ材料はステンシルを用いてベースプレート上に印刷される請求項３に記載の方法。
  6. ステンシルの厚さは約０．１０２ｍｍ（約４ミル）未満である請求項５に記載の方法。
  7. ベースプレートは、はんだ材料から分離可能な材料から製造されている請求項１に記載の方法。
  8. ベースプレートの材料は、黒鉛、アルミニウム、およびステンレス鋼のうちの１つである請求項７に記載の方法。
  9. ベースプレートの厚さは約１ミリメートル（ｍｍ）未満である請求項８に記載の方法。
  10. 複数のキャビティの各々の深さは約０．４０ｍｍである請求項９に記載の方法。
  11. 複数のはんだ小滴を形成するように複数の柱をリフローする工程を含む請求項１に記載の方法。
  12. 複数のはんだ小滴からコントロールド・コラプス・チップ・キャリア・コネクション（Ｃ５）型の相互接続が形成される請求項１１に記載の方法。
  13. ＩＣダイとキャリアとの間の電気接続はワイヤボンディングによる請求項１に記載の方法。
  14. ＩＣダイは接着テープを用いてキャリアに取り付けられている請求項１に記載の方法。
  15. 接着テープおよびベースプレートの対向する表面間のスタンドオフは約０．０７５ｍｍに維持される請求項１４に記載の方法。
  16. ＩＣダイとキャリアとの間の電気接続はフリップチップボンディングによる請求項１に記載の方法。
  17. 半導体パッケージを形成する方法であって、
    複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
    はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数のはんだ柱を形成することと、
    キャリア上に集積回路（ＩＣ）ダイを取り付けるダイ取付工程と、
    ＩＣダイを囲む複数のはんだ柱のそれぞれとＩＣダイのボンディングパッドとをワイヤボンディングするワイヤボンド工程と、
    ＩＣダイ、電気接続、およびキャリアの一部を封入するように成形作業を実行する成形工程と、からなる方法。
  18. 柱の先端が露出されるように成形工程の実行後にベースプレートを除去する工程を含む請求項１７に記載の方法。
  19. 複数の半導体パッケージを形成する方法であって、
    複数のキャビティを有するベースプレートを提供するベースプレート提供工程と、
    はんだ材料を用いてベースプレート上にキャリアを形成するキャリア形成工程と、はんだ材料は複数のキャビティを充填することによって複数の柱を形成することと、
    キャリア上に集積回路（ＩＣ）ダイを配置するダイ配置工程と、
    ＩＣダイを複数の柱のそれぞれと電気的に接続する電気接続工程と、
    ＩＣダイ、電気接続、および少なくともキャリアの一部を封入するように成形作業を実行する成形工程と、
    複数のＩＣダイのうちの隣接するＩＣダイを分離するようにシンギュレート作業を実行することによって、複数の半導体パッケージを形成するシンギュレート工程と、からなる方法。
  20. 柱の先端を露出するようにベースプレートを除去する工程を含む請求項１９に記載の方法。
JP2008506455A 2005-04-18 2006-02-23 基板無し半導体パッケージを形成する方法 Pending JP2008537332A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/108,220 US7160755B2 (en) 2005-04-18 2005-04-18 Method of forming a substrateless semiconductor package
PCT/US2006/006417 WO2006112947A1 (en) 2005-04-18 2006-02-23 Method of forming a substrateless semiconductor package

Publications (1)

Publication Number Publication Date
JP2008537332A true JP2008537332A (ja) 2008-09-11

Family

ID=37109028

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008506455A Pending JP2008537332A (ja) 2005-04-18 2006-02-23 基板無し半導体パッケージを形成する方法

Country Status (5)

Country Link
US (1) US7160755B2 (ja)
JP (1) JP2008537332A (ja)
MY (1) MY138000A (ja)
TW (1) TW200711010A (ja)
WO (1) WO2006112947A1 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006047028A2 (en) * 2004-10-23 2006-05-04 Freescale Semiconductor, Inc. Packaged device and method of forming same
MY136179A (en) * 2004-10-23 2008-08-29 Freescale Semiconductor Inc Packaged device and method of forming same
US7846775B1 (en) * 2005-05-23 2010-12-07 National Semiconductor Corporation Universal lead frame for micro-array packages
US7946470B2 (en) * 2005-12-30 2011-05-24 Semx Corporation Method for depositing solder material on an electronic component part using separators
US20070152023A1 (en) * 2005-12-30 2007-07-05 Semx Corporation Solder deposit method on electronic packages for post-connection process
US7432130B2 (en) * 2006-01-27 2008-10-07 Freescale Semiconductor, Inc. Method of packaging semiconductor die without lead frame or substrate
US8030138B1 (en) * 2006-07-10 2011-10-04 National Semiconductor Corporation Methods and systems of packaging integrated circuits
TWI345296B (en) * 2007-08-07 2011-07-11 Advanced Semiconductor Eng Package having a self-aligned die and the method for making the same, and a stacked package and the method for making the same
US7749809B2 (en) * 2007-12-17 2010-07-06 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US8048781B2 (en) * 2008-01-24 2011-11-01 National Semiconductor Corporation Methods and systems for packaging integrated circuits
US8035216B2 (en) * 2008-02-22 2011-10-11 Intel Corporation Integrated circuit package and method of manufacturing same
US9076737B2 (en) * 2009-06-19 2015-07-07 Stats Chippac Ltd. Integrated circuit packaging system with bumps and method of manufacture thereof
US20110108999A1 (en) * 2009-11-06 2011-05-12 Nalla Ravi K Microelectronic package and method of manufacturing same
US8742561B2 (en) * 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8372666B2 (en) 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
WO2013172814A1 (en) 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
DE112012006469B4 (de) 2012-06-08 2022-05-05 Intel Corporation Mikroelektronisches Gehäuse mit nicht komplanaren gekapselten mikroelektronischen Bauelementen und einer Aufbauschicht ohne Kontaktierhügel
US9508703B2 (en) 2014-04-30 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked dies with wire bonds and method
US9461009B1 (en) * 2015-05-27 2016-10-04 Freescale Semiconductor, Inc. Method and apparatus for assembling a semiconductor package
US9978613B1 (en) * 2017-03-07 2018-05-22 Texas Instruments Incorporated Method for making lead frames for integrated circuit packages

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163368A (ja) * 1996-12-02 1998-06-19 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JPH113953A (ja) * 1997-06-10 1999-01-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JPH11340368A (ja) * 1998-05-28 1999-12-10 Nippon Avionics Co Ltd バンプ電極付き電子部品及びバンプ電極形成方法
JP2003303919A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400877B2 (ja) 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
JP3116273B2 (ja) * 1996-04-26 2000-12-11 日本特殊陶業株式会社 中継基板、その製造方法、基板と中継基板と取付基板とからなる構造体、基板と中継基板の接続体
KR20010009350A (ko) 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법
TW445612B (en) * 2000-08-03 2001-07-11 Siliconware Precision Industries Co Ltd Solder ball array structure to control the degree of collapsing
TWI225280B (en) * 2003-06-30 2004-12-11 Advanced Semiconductor Eng Bumping process
US20050062152A1 (en) * 2003-09-24 2005-03-24 Chung-Che Tsai Window ball grid array semiconductor package with substrate having opening and mehtod for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163368A (ja) * 1996-12-02 1998-06-19 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JPH113953A (ja) * 1997-06-10 1999-01-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
JPH11340368A (ja) * 1998-05-28 1999-12-10 Nippon Avionics Co Ltd バンプ電極付き電子部品及びバンプ電極形成方法
JP2003303919A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法

Also Published As

Publication number Publication date
TW200711010A (en) 2007-03-16
US7160755B2 (en) 2007-01-09
MY138000A (en) 2009-04-30
WO2006112947A1 (en) 2006-10-26
US20060234421A1 (en) 2006-10-19

Similar Documents

Publication Publication Date Title
US7160755B2 (en) Method of forming a substrateless semiconductor package
TWI832448B (zh) 半導體裝置及其製造方法
US7745262B2 (en) Heat dissipating package structure and method for fabricating the same
US7838332B2 (en) Method of manufacturing a semiconductor package with a bump using a carrier
US6291274B1 (en) Resin molded semiconductor device and method for manufacturing the same
US6777788B1 (en) Method and structure for applying thick solder layer onto die attach pad
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
US8062933B2 (en) Method for fabricating heat dissipating package structure
US7138706B2 (en) Semiconductor device and method for manufacturing the same
US7432583B2 (en) Leadless leadframe package substitute and stack package
US20020038904A1 (en) Area array type semiconductor package and fabrication method
JP2003243600A (ja) 半導体装置およびその製造方法
JP2006287235A (ja) 積層されたダイのパッケージ
US9508594B2 (en) Fabricating pillar solder bump
US20070122943A1 (en) Method of making semiconductor package having exposed heat spreader
US20070178626A1 (en) Method of packaging semiconductor die
JP2002110718A (ja) 半導体装置の製造方法
US9461009B1 (en) Method and apparatus for assembling a semiconductor package
JPH07307405A (ja) ソルダボールを用いた半導体パッケージおよびその製造方法
JP3478139B2 (ja) リードフレームの製造方法
JP2012028513A (ja) 半導体装置及びその製造方法
US6339253B1 (en) Semiconductor package
US8941194B1 (en) Pressure sensor device having bump chip carrier (BCC)
JP3404438B2 (ja) 半導体装置及びその製造方法
KR100487135B1 (ko) 볼그리드어레이패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110831

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120417

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121010