JPH0712071B2 - ハイブリッド集積回路製作方法 - Google Patents

ハイブリッド集積回路製作方法

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JPH0712071B2
JPH0712071B2 JP1140212A JP14021289A JPH0712071B2 JP H0712071 B2 JPH0712071 B2 JP H0712071B2 JP 1140212 A JP1140212 A JP 1140212A JP 14021289 A JP14021289 A JP 14021289A JP H0712071 B2 JPH0712071 B2 JP H0712071B2
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flag
bonding
lead frame
circuit chip
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ラリー・ディー・ホブソン
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バー・ブラウン・コーポレーション
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は樹脂封止型マルチチップ・ハイブリッド集積回
路構造に関し、特に、大電力チップと小電力チップとを
組合わせたものに適した、その種の集積回路構造に関す
る。
（従来の技術） ハイブリッド集積回路は、構造が複雑過ぎるために１個
のモノリシック半導体チップ上に集積させることが経済
的ではないような電子デバイスについて、このようなデ
バイスを単一のパッケージ内に形成することを目的とし
て多年に亙って広く製造されてきた。ハイブリッド集積
回路の内部には、様々なモノリシック集積回路チップ
や、コンデンサ、薄膜抵抗体、等々の素子がセラミック
基板にダイ・ボンディングされ、または該基板にデポジ
ット形成され、或いは該基板に取付けられている。セラ
ミック基板は、その表面に適当な金属製の配線パターン
を有しており、この配線パターンは「フラグ」領域（こ
のフラグ領域上に集積回路等の素子がボンディングされ
る）を含むと共に、更に金属製の中間配線ストリップ
（いわゆる「中間配線」）を含み、この中間配線に、様
々な素子のボンディング・パッドがワイヤ・ボンディン
グによって電気的に接続されている。多数の集積回路チ
ップは、通常のリードフレームに取付けられた可撓性リ
ボン状基板の一部として形成された薄い絶縁層上の金属
製パターンに、それらのチップをボンディングすること
によって提供されている。集積回路チップ等の種々の素
子のボンディング・パッドが、ワイヤ・ボンディングに
よって絶縁層上の金属製ストリップ即ち中間配線へ、並
びにリードフレームのフィンガへと接続されていた。こ
のアセンブリは樹脂トランスファ・モールド法によって
樹脂内に封止されていた。以上の技法は、1985年３月４
日付の日本特許公開昭60-41249号公報に開示されてお
り、同特許出願は日本電気株式会社に譲渡されている。
（発明が解決しようとする課題） 上記公報に開示されている技法は、その内部の集積回路
チップの電力の消費量が比較的小さなものでなければな
らないという制約を受けるものである。これが必要とさ
れる理由は、可撓性を有し良好な電気絶縁体であるリボ
ン状の材料が、比較的不良な熱導体であることにある。
また、銅にエッチングが施されるエッチト・コッパー技
法は金を電気メッキした中間配線を必要とすることか
ら、複数のバイア（via:小経路）と、それらのバイアを
内部の孤立中間配線へ接続するための接続構造とを多用
して、孤立中間配線を「メッキ・バス」に接続する必要
がある。それらのバイア並びにバイアの接続構造は、費
用を余計にかける上に電気的性能を劣化させる。
日本特許公開昭60-41249号公報に開示されている従来技
法を用いたならば樹脂パッケージ内に形成することが極
めて困難となるハイブリッド集積回路の例としては、デ
ジタル・ロジック回路とスイッチング回路とを収容した
比較的小電力のCMOS集積回路チップと、アナログ増幅器
とビット電流スイッチ回路とを収容した比較的大電力の
バイポーラ集積回路チップとを含む、デジタル−アナロ
グ・コンバータが挙げられる。現在までのところ、その
種のハイブリッド集積回路式のデジタル−アナログ・コ
ンバータであってしかも樹脂封止されたものは、CMOSチ
ップとバイポーラ・チップとの両者を、リードフレーム
に取付けられた積層ポリマ・フィルム基板上にダイ・ボ
ンディングするという方法以外では、形成することが不
可能となっている。
従って、本発明の目的は、低コストの樹脂封止型ハイブ
リッド集積回路を製作する方法を提供することである。
（課題を達成するための手段） 要約して、且つ本発明の一実施例に即して述べるなら
ば、本発明は、リードフレーム・フラグの第１領域にボ
ンディングされた絶縁フィルムを含み該リードフレーム
・フラグの第２領域が露出されているハイブリッド集積
回路を製作する方法を提供するものである。絶縁フィル
ム上には、個別に金属化された複数のストリップ即ち中
間配線が形成されている。リードフレーム・フラグの第
２領域には、第１のチップが直接ボンディングされてい
る。ボンディング・ワイヤが、この第１チップを個々の
金属化ストリップへ電気的に接続するためにボンディン
グされている。更に別のボンディング・ワイヤが、それ
らの金属化ストリップをリードフレームの個々のフィン
ガへ接続するためにボンディングされている。第１チッ
プ、ボンディング・ワイヤ、リードフレーム・フラグ、
リードフレーム・フィンガ、並びに絶縁フィルムは、全
て、トランスファ・モールド法により形成される樹脂内
に封止される。ここに記載する本発明の実施例では、絶
縁フィルム上に形成されている金属化パターンには孤立
フラグ領域が含まれている。この孤立フラグ領域には第
２のチップがボンディングされ、この第２集積回路チッ
プのボンディング・パッドはボンディング・ワイヤによ
って個々の金属化ストリップに接続され、それらの金属
化ストリップは更に別のワイヤ・ボンドによってリード
フレームのフィンガ、あるいは第１チップの個々のボン
ディング・パッドに接続されている。絶縁フィルム上に
はメッキ・バスが形成され、このメッキ・バスは個別に
金属化されたストリップ並びに孤立フラグに接続されて
いる。最初は、個別のボンディング・ストリップと孤立
フラグとを含む金属層パターンは、絶縁フィルムに接着
された銅箔裏打ち材から成っている。この銅への金の電
気メッキは、メッキ・バスに電気メッキのための電圧を
印加しつつ行なわれる。リードフレーム・フラグの第１
領域へボンディングされるフィルムの１片はより大きな
１枚のフィルムから打抜かれ、しかもその際には、打抜
かれたフィルム上にはメッキ・バスが全く存在せず、一
方、金属化ストリップ即ち配線と第１フラグ領域とは、
この打抜かれたフィルム片の上にあるように打抜きが行
なわれる。
（実施例） 第１図、第２図、第４図、及び第５図に関し、樹脂封止
加工を施す直前（この樹脂封止加工は公知のトランスフ
ァ・モールド法によって行なわれる）のハイブリッド集
積回路１は、その全体を引用番号２で示されているリー
ドフレームを含んでおり、このリードフレームは2-1、2
-2、2-3、2-4、2-5、及び2-7等の、同一平面上に形成さ
れた複数のフィンガを有している。それらのフィンガの
各々は夫々のリード2Aに接続されている。最終的な構造
においては、従来の方式に従ってリボン状のリードフレ
ーム構造体（第２図）から個々のリードフレームが打抜
かれる際に、暫定的にリードとリードとを短絡させてい
た短絡バー10（これは「ダム・バー（dambar）」と呼ば
れている）が切断される。
同一平面上に形成されているタイ・バー2-5と2-6とは、
第５図に最も明らかに示されているように、熱の良伝導
体であるリードフレーム・フラグ３を支持している。リ
ードフレーム・フラグ３は、いずれのリードフレーム・
フィンガ2-1、2-2、…の内端部からも離隔している。第
１図及び第５図に示すように、背後電圧を印加するため
には、例えば2-8等の、リードフレーム・フィンガから
リードフレーム・フラグへの直接接続を施せば良い。
第５図に最も明らかに示されているように、Ｌ字形の絶
縁基板５として形成された、厚さが5.5ミル（１ミルは1
00分の１インチ）のガラスエポキシ・フィルム材の薄い
層が、予め取付けられているエポキシ製のプリフォーム
（preform:先に形成しておく部材）15-3によってリード
フレーム・フラグ３の上面に直接接着されている。この
ガラスエポキシ・フィルムには「FR4」という材料を使
用することができる。この材料は、ユーザの仕様に従っ
て複数の分離した金メッキ銅箔ストリップをその上面に
設けたものを入手することができ、イビデン株式会社
（日本国、〒503、岐阜県、大垣市、青柳町、300番）が
製造しており、イビデンUSAコーポレーション（2727 Wa
lch Avenue、＃203、Santa Clara、California）から入
手することができる。イビデン社は更に、「Ｂ状態」と
したエポキシ材を張り付けたガラスエポキシ・フィルム
を供給する予定であり、これを用いれば、ガラスエポキ
シ・フィルムから基板５が打抜かれた時点において既
に、予め取付けられるプリフォームはこの基板５上に存
在していることになる。
絶縁基板５上の金メッキ金属ストリップのパターンは、
例えば6-1、6-2、6-3、…等の複数の互いに離隔し分離
した金属中間配線を含んでいる。この絶縁基板上におい
て比較的大きな面積を占めている金メッキした導体製の
「孤立フラグ」７は、ワイヤ・ボンディング・ストリッ
プ7-1に接続されており、これによって孤立フラグ７上
の集積回路チップへ背後電圧が印加されるようになって
いる。
集積回路チップ８が、孤立フラブ７の上面にダイ・ボン
ディングされている。集積回路チップ８は、電力の消費
量が充分に小さく、その熱がこのチップ８からガラスエ
ポキシ基板５を通ってリードフレーム・フラグ３へ適切
に伝熱して逃げられる程度のものである必要がある。集
積回路チップ８上の個々のボンディング・パッドは、金
線のボンディング・ワイヤによってガラスエポキシ基板
５上の個々の、個別の中間配線へ、或いは直接にリード
フレーム２のフィンガへと、ワイヤ・ボンディングされ
ている。例を挙げれば、ボンディング・パッド9-1は、
金線ボンディング・ワイヤ16-5によって金メッキ中間配
線6-1に接続されており、更にこの中間配線6-1は、金線
ワイヤ16-1によってリードフレーム・フィンガ2-1にボ
ンディングされている。同様にしてボンディング・パッ
ド9-2は金線ボンディング・ワイヤによって中間配線6-2
にボンディングされている。この中間配線6-2は金線ボ
ンディング・ワイヤ16-2によってリードフレーム・フィ
ンガ2-2に接続されている。
本発明に拠れば、ガラスエポキシ基板５は１個ないし複
数個の方形の「切除部」を有しており、この切除部はリ
ードフレーム・フラグ３の銀メッキした上面を露出させ
ている。第１図においては、ガラスエポキシ基板５の縁
部15-1及び15-2を境界とする方形の切除部が、リードフ
レーム・フラグ３の方形の領域3Aを露出させている。
もう１つの集積回路チップ13は、リードフレーム・フラ
グ３のこの表面露出領域3Aに直接ダイ・ボンディングさ
れている。通常はチップ13は、集積回路チップ８と比較
してはるかに大きな電力を消費し得るものとされてお
り、そのためチップ13はリードフレーム・フラグ3Aに対
しては熱抵抗の小さい、直接的な接触をしている必要が
あり、それによって、放散される熱が適切な速度で除去
され、集積回路チップ13内の過度の熱上昇が防止され
る。集積回路チップ13の個々のボンディング・パッド14
-1、14-3、…は、金線ボンディング・ワイアを用いて、
例えば12-1や11-1等の個々の個別中間配線にワイヤ・ボ
ンディングされている。更にボンディング・パッドのな
かには、このチップ13のボンディング・パッド14-2等の
ように、2-7等のリードフレーム・フィンガに直接ワイ
ヤ・ボンディングされているものもある。
第１図は、略々正確な縮尺で描かれた図面であり、同図
において、チップ８は極めて小電力の80ミル×140ミル
のCMOS型チップであり、一方、集積回路チップ13は比較
的大電力の、86ミル×140ミルのバイポーラ型チップで
ある。金線ワイヤ・ボンドには、1.0から1.3ミルのワイ
ヤが使用されている。例えば6-1、6-2、…や11-1等の金
メッキ導体ストリップ、並びに金メッキしたフラグ７
は、１オンス（1.4ミル）の、そして最小が25ミクロン
の金メッキ銅である。リードフレーム・フラグ３の上面
は銀メッキされている。このリードフレームは厚さが10
ミルである。
全てのワイヤ・ボンディングが完了した後には、第４図
に示す樹脂封止体22が一般的なトランスファ・モールド
加工法を用いて形成される。金線ボンディング・ワイヤ
は充分にしなやかでしかも充分に短く、そのためトラン
スファ・モールド加工が行なわれる際に溶融樹脂の流れ
によってそれらの金線ボンディング・ワイヤに加えられ
る力に対して、高い信頼性をもって耐え得るようになっ
ている。
第２図に示されている複数のリードフレームからなるマ
トリクスは、全く従来のとおりのものであり、従って詳
細な説明は不要である。第３図に関し、リボン状とされ
た可撓性を有するガラスエポキシ「テープ」20は、その
両側縁部に沿って複数のスプロケット孔20-1を有してお
り、そのため、自動化された加工工程においては「テー
プ」20をロール状に形成し、スプールによって送ること
が可能となっている。このテープ20はその全体が上で説
明した銅張りガラスエポキシ材で形成されており、この
テープから、個々のガラスエポキシ絶縁基板５が打抜か
れるようになっている。第３図には示されていないが、
金メッキした個別のストリップ6-1、6-2、金メッキした
フラグ７、並びに金メッキしたストリップ12-1、等々
は、絶縁基板５の１つごとに同じものが反復して形成さ
れている。第３図に示されている各々の絶縁基板５は輪
郭線は、従来の打抜き機が、短絡バー17-1を切断しつつ
それらの絶縁基板５をフィルム20から切離すときにそれ
に沿って打抜くところの、打抜き線を示している。
引用符号20-2は、３本の垂直方向に延在する金メッキさ
れた「メッキ・バス」を示している。20-3等の複数の水
平方向のラインが、それらの垂直方向メッキ・バスを接
続している。絶縁基板５の上面にある全ての配線は、第
３図のそれらのライン20-2とライン20-3とから成るメッ
キ・バスに、短絡バー17-1を介して接続されており、こ
の接続は、個々の絶縁基板がフィルム・テープ20から打
抜かれることによってそれらのラインが切断されるまで
維持されている。以上の構成によって、メッキ・バスを
適切な電圧に接続し、ガラスエポキシ・フィルム20の銅
箔を張った表面に最初にエッチングによって形成されて
いる全ての銅箔パターンに金を電気メッキすることが容
易に行ない得るようになっている。
以上に説明した本発明の実施例においては絶縁基板５は
Ｌ字形をしているが、第３図の上方のフィルム20部分に
示されているように、切除部が絶縁基板５の内部に位置
するようにすることも可能であり、この図示例では、フ
ィルム20から打抜かれる絶縁基板5Aの各々ごとに、数ヶ
所の方形の切除部15A及び15Bが設けられている。更に必
要とあらば、リードフレーム・フラグへのワイヤ・ボン
ディングが可能なように、絶縁基板に円形の切除部を打
抜き形成しても良い。切除部15A及び15Bが露出されてい
るリードフレーム・フラグ３の領域は、集積回路チップ
やその他の素子をこのリードフレーム・フラグ３の露出
表面に直接ダイ・ボンディングすることができるよう
に、充分大きな面積に亙って露出されている。
個々の集積回路チップの基板が互いに異なった電圧に維
持される必要がある場合には、以下のような構成が望ま
しいことがあるということを認識されたい。即ちそのよ
うな場合には、幾つかの小電力チップを絶縁基板５上の
例えば７で示されている導体製フラグへ取付け、そして
別の幾つかの小電力チップをリードフレーム・フラグ３
の露出領域へ直接取付けることによって、絶縁基板５の
上面の電力供給バスの引き回しが複雑になることを防止
することが望ましいことがある。
ガラスエポキシ基板上に多層の金属層形成を行なうこと
もできる。無論、様々な技法を用いて製造された、大電
力或いは小電力の、分離して形成されたチップ及び／ま
たは集積されたチップを、絶縁フィルム上の例えば７等
の金属フラグへ、及び／またはこのリードフレーム・フ
ラグの露出領域へ、ダイ・ボンディングすることが可能
である。また、リードフレームを数個の互いに分離した
リードフレーム・フラグに分割し、それらのフラブの各
々を異なったリードフレーム・フィンガに電気的に接続
することによって、夫々にダイ・ボンディングされた別
々のチップに対して異なった背後電圧が印加されるよう
にすることも可能である。
【図面の簡単な説明】
第１図は、樹脂封止を施す以前の、本発明のハイブリッ
ド集積回路の部分平面図である。 第２図は、第１図に示されたハイブリッド集積回路の製
造に用いられる、リードフレームの平面図である。 第３図は、可撓性を有するリボン状絶縁テープの部分平
面図であり、この後このテープからは、互いに分離した
複数の金メッキ金属領域がその上に形成された複数の絶
縁フィルム基板が打抜かれる。 第４図は、樹脂封止を施した後の第１図のデバイスの断
面図である。 第５図は、第１図のハイブリッド集積回路の分解部分斜
視図である。 尚、図中、 １……ハイブリッド集積回路、2-1、2-2、……リードフ
レーム・フィンガ、３……リードフレーム・フラグ、3A
……露出領域、５……絶縁基板、6-1、6-2、……中間配
線ストリップ、７……孤立フラグ、８……集積回路チッ
プ、9-1、9-2、……ボンディング・パッド、10……短絡
バー、11-1……中間配線ストリップ、13……集積回路チ
ップ、14-1、14-2、……ボンディング・パッド、15-1、
15-2……切除部の境界、15-3……プリフォーム、15A、1
5B……切除部、16-1、16-2、……ボンディング・ワイ
ヤ、20-2、20-3……メッキ・バス、22……樹脂封止体。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ハイブリッド集積回路を製作する方法であ
    って、 ａ）絶縁フィルム（20）の表面に金属層パターンを形成
    するステップであって、該金属層パターンは、複数の個
    々のボンディング・ストリップ（6-1〜6-2,11-1,12-1）
    と、フラグ領域（７）と、該ボンディング・ストリップ
    及び該フラグ領域に接続したメッキ・バス（20-2,20-
    3）とを含んでいる、前記のステップと、 ｂ）前記メッキ・バスに電気メッキ用電圧を印加してい
    る間に前記金属層パターン上に金属コーティングを電気
    メッキするステップと、 ｃ）前記絶縁フィルムから１片（５）を打抜くことによ
    り、第１集積回路チップ（13）よりも大きい切除部（15
    -1,15-2;15A,15B）を生成し、しかも前記１片が前記ボ
    ンディング・ストリップと前記フラグ領域とを含むが、
    前記メッキ・バスの他の部分（17-1）に相互接続された
    前記メッキ・バスのどの部分（17-1）も前記１片上にな
    いようにするステップと、 ｄ）前記１片をリードフレーム（２）のフラグ（３）の
    第１領域に取り付けて、前記リードフレームの前記フラ
    グを部分的に覆う一方で、前記リードフレームの前記フ
    ラグの第２領域（3A）を覆わずに残すステップであっ
    て、前記第２領域は前記切除部を通して露出させ、前記
    リードフレームは複数のフィンガ（2A）を有する、前記
    のステップと、 ｅ）前記第１集積回路チップを前記リードフレームの前
    記フラグの前記第２領域にダイ・ボンディングし、かつ
    第２集積回路チップ（８）を前記フラグ領域にダイ・ボ
    ンディングするステップと、 ｆ）前記第１及び第２の集積回路チップの複数のボンデ
    ィング・パッド（9-1〜9-5,14-1〜14-3）の各々を対応
    のボンディング・ストリップ（6-1〜6-3,11-1,12-1）に
    ワイヤ・ボンディングし、しかも前記ボンディング・ス
    トリップの所定のものを前記リードフレームの対応のフ
    ィンガにワイヤ・ボンディングし、前記ボンディング・
    ストリップの前記切除部の縁部に沿って配置したもの
    （12-1）の各々を前記第１集積回路チップ上のボンディ
    ング・パッドと前記第２集積回路チップ上の対応のボン
    ディング・パッドとの双方にワイヤ・ボンディングする
    ステップであって、前記第１集積回路チップは比較的大
    きな電力消費の集積回路であり、前記第２集積回路チッ
    プは比較的小さな電力消費の集積回路である、前記のス
    テップと、 ｇ）前記ボンディング・ワイヤと、前記第１及び第２の
    集積回路チップと、前記リードフレームの前記のフラグ
    領域及びフィンガを包含する容積部分を、樹脂で充填す
    ることにより、前記ハイブリッド集積回路を樹脂封止す
    るステップと、を備えたハイブリッド集積回路製作方
    法。
  2. 【請求項２】請求項１記載の方法であって、 前記絶縁フィルム（20）は、細長いリボンの形態であっ
    て、該リボンは、前記絶縁フィルムの互いに反対の側の
    縁部部分に沿って配置した第１群及び第２群のスプロケ
    ット受け孔（20-1）を有しており、 前記方法は、前記ステップｃを行なう前に、前記絶縁フ
    ィルムをスプロケット付きスプール及び前記スプロケッ
    ト受け孔によって進めて前記絶縁フィルムの１部分を打
    抜き機と整合させるステップ、を含むこと、 を特徴とするハイブリッド集積回路製作方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582013B2 (ja) * 1991-02-08 1997-02-19 株式会社東芝 樹脂封止型半導体装置及びその製造方法
JPH02201949A (ja) * 1989-01-30 1990-08-10 Toshiba Corp 半導体装置
EP0506122A3 (en) * 1991-03-29 1994-09-14 Matsushita Electric Ind Co Ltd Power module
US5491360A (en) * 1994-12-28 1996-02-13 National Semiconductor Corporation Electronic package for isolated circuits
US7625286B2 (en) 2004-05-06 2009-12-01 Sony Computer Entertainment Inc. Electronic device and a game controller
DE102005014746A1 (de) 2005-03-31 2006-10-05 Friwo Mobile Power Gmbh Aktive primärseitige Schaltungsanordnung für ein Schaltnetzteil
DE102006033175A1 (de) * 2006-07-18 2008-01-24 Robert Bosch Gmbh Elektronikanordnung
JP6420617B2 (ja) 2014-09-30 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60207358A (ja) * 1984-03-30 1985-10-18 Nec Kansai Ltd ハイブリツドｉｃ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0015053A1 (en) * 1979-01-27 1980-09-03 LUCAS INDUSTRIES public limited company A method of manufacturing a semi-conductor power device assembly and an assembly thereby produced
JPS6041249A (ja) * 1983-08-17 1985-03-04 Nec Corp 混成集積回路装置
JPS6292653U (ja) * 1985-11-29 1987-06-13

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60207358A (ja) * 1984-03-30 1985-10-18 Nec Kansai Ltd ハイブリツドｉｃ

Also Published As

Publication number Publication date
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FR2632454A1 (fr) 1989-12-08
KR970005724B1 (ko) 1997-04-19
DE3916980A1 (de) 1989-12-14
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