JPH02188029A

JPH02188029A - 電流分割回路

Info

Publication number: JPH02188029A
Application number: JP1304536A
Authority: JP
Inventors: Eric L Reed; エリック　ロウマン　リード
Original assignee: Minnesota Mining and Manufacturing Co
Current assignee: 3M Co
Priority date: 1988-11-23
Filing date: 1989-11-22
Publication date: 1990-07-24
Anticipated expiration: 2014-12-13
Also published as: CA2002097A1; JP2989623B2; DE68917867D1; CA2002097C; EP0371626B1; KR0137765B1; EP0371626A3; US4897555A; AU608179B2; KR900008357A; AU4443389A; DE68917867T2; EP0371626A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、電流分割回路に関する。さらに詳細にいえば
、本発明は乗算ＤＡ変換器（ＤＡＣ）を用いた精密論理
ｔｉｌ＋御電流分電流分割回路る。

［従来の技術および問題点１電子測定および１ｌｌｔｌｌ装堕においては、２つの電
流の相対的な大ぎさを精密に調整することができる精密
論理制ｔＩｌ？１流分割回路が要望されている。

電流分割は、例えば、ゼロ位ブリッジ形回路において用
いられるが、電流の分割のために手動調整が用いられる
。他の先行技術による回路は、固定された大きさの電流
分割を行なう。このような従来の’ｉｆｆ流分割回路は
、２つの回路部分の間における電流分割量の自動調節を
容易に行いつる形式のものではない。

精密人ｆｉ電圧から精密単一出力電流をつるように、演
算増幅器および半導体スイッチとともにＤＡ変換器を使
用したプログラム可能な電流８Ａ回路もまたよく知られ
ている。ＤＡ変換器のこのような利用はフィル争バート
ン（Ｐｈｉｌ　Ｂｕｒｔｏｎ　）による文献ｒｃＭＯ８
−ＤＡ変換器の実用案内書、１（０ＭＯ８ＤＡＣＡｐｐ
ｌｉｃａｔｉｏｎ　Ｇｕｉｄｅ　）　Ｊ、第２版（１９
８４年）に開示されている。この文献はアナログ・デバ
イス社から重版されている。

しかし、この文献には、電流分割回路についての記載は
ないし、またこの文献にＩｉ１示されている回路をどの
ように変更すれば、ＤＡ変換器を用いた電流分割回路を
うろことができるかについての説明も含んでいない。

［問題点を解決するだめの手段及びその作用］本発明に
よれば、１つの共通電源と別々の負荷とを有する２つの
回路ループに電流を流すために、１つの電流を分割する
分割比を決定するためのディジタル入力を加えることが
できるＤＡ変換器を備えた電流分割回路がえられる。第
１端子と、第２端子と、第３端子とを有する乗算ＤＡ変
換器が用いられ、もし第１端子と第２端子が同じ電位に
あるならば、所望の分割電流が第１端子と第２端了とに
得られる。これらの分割電流の和が、第３端子に現われ
る。第２＠子によって、２つの回路ループの負荷のうち
の１つの負荷にＤＡ変換器が接続される。第１端子と第
２端子とに）目し電位を与えるように働＜Ｉｊｔｌｌ装
置が含まれている。このちり御装置は、２つの入力端子
を有するＰＩ４Ｉ４算器幅器んでおり、その２つの入力
端子のうらの１つの入力端子は、ＤＡ変換器の第１端子
に接続されている。この演算増幅器はまた、この増幅器
の１つの入力端子とこの増幅器の出力端子との間に接続
された負フィードバック半導体線形回路（ＮＦＳＬＣ）
ループを有する。この増幅器の他の入力端子はＤＡ変換
器の第２端子に接続される。

負フィードバック半導体線形回路（ＮＦＳＬＣ）は、Ｎ
流分割回路を２つの回路ループの他の負荷に接続するた
めの端子を右】る。負フィードバック半導体線形回路（
ＮＦＳＬＣ）はまた、演算増幅器の出力に動作ｉＩＩ能
に接続されている。

負フィードバック半導体線形回路の前記端子に接続され
た回路ループは、負フィードバック半導体線形回路が導
通状態になることを妨げる極性の電圧を生ずることがで
きる。負フィードバック半導体線形回路は、制御可能な
半導体線形装置（ＣＳＬＤ）と、それに直列接続された
定電圧基準電１）ｉｉ１　（ＣＲＶＳ）とを含んでいる
。定電圧基準電源（ＣＲＶＳ）は、ＩＩＩＩＩ御可能な
半導体線形装置（Ｃ３ＬＤ）とＤＡ変換ムの第１端子と
の間に接続される。定電圧基準電源（ＣＲＶＳ）が制御
可能な半導体線形装置（ＣＳＬＤ＞と直列に接続されて
いる構成により、２つの回路ループの他の負荷に接続さ
れた制御可能な半導体線形装置（ＣＳＬＤ）の端子に現
われる大きい電圧が定電圧基準電源（ＣＲＶＳ）の電圧
と対向することがない限り、制御可能な半導体線形装置
（ＣＳＬＤ）を確実に導通状態にする。それにより、制
御可能な半導体線形装置（ＣＳＬＤ）の上記の端子にお
【プるバイポーラ電圧の生成を可能にする。電流分割回
路が、ゼロ位ブリッジ回路の用途に用いられる場合、バ
イポーラ電圧の生成は可能である。

本発明を実施する電流分割回路はソース電流分割器とし
て構成することができる。この場合には、ＤＡ変換器の
第１端子と第２端子において、電流が［）Ａ変換器から
流出する。または、本発明を実施する電流分割回路はシ
ンク電流分割蒸として構成することができる。この場合
には、ＤＡ変換器の第１端子と第２端子において、電流
がＤＡ変換器の中に流入する。

電流分割回路の使用を、２つの回路ループの一部分とし
て接続する構成について説明する。この２つのループは
１つの共通電源を有し、分割電流の１つの部分は１つの
ループ内の負荷を通って流れ、また、全電流の中の残り
の部分は他のループ内のイ１荷を通って流れる。

〔実施例］本発明の前記およびその伯の特徴は、添句図面を参照し
ての下記の詳細な説明により、当業者にはよりよく理解
されるであろう。

第１図の回路と第２図の回路は本発明を実施するための
回路であって、いずれもＤＡ変換器（ＤＡＣ）１０を有
している。これらの回路の中のＤＡ変換器についてまず
説明し、次に回路の他の部分について考察することにす
る。第１図と第２図の回路に用いることができるＤＡ変
換器は乗算ＤＡ変換器である。この乗算ＤＡ変換器はよ
く知られている変換器であり、そして重版されている。

第１図および第２図に用いられるＤＡ変換器はＲ−２Ｒ
抵抗性ラダ回路に基づくＮビット０ＭＯ８−ＤＡ変換器
である。Ｒ−２Ｒラダ回路は（ＤＡ変換器の■　　ビン
と通常呼ばれている）ｅｒ端子１３に供給される電流を、（ＤＡ変換器の出力２ビ
ンと通常呼ばれている）端子１２に対し電流ステアリン
グ・スイッチによって進路が変えられる２進加重電流に
分割される。端子１２はＤＡ変換器の電源のアース電位
に接続される。ＤＡ変換器のディジタル入力ボート１４
に供給されるディジタル入力により、ｆｆ１Ｒステアリ
ング・スイッチの位置が決定される。各ゲイジタル入力
線に対し１つのスイッチがあり、論理［１］の場合この
スイッチは電流が端子１）を通して流れるように切り替
えられ、そして論理ｒＯＪの場合このスイッチはＴｉ流
が端子１２を通して流れるようにする。

゛電流ステアリング・スイッチによって進路が変えられ
るｔ火の割合は、特定の電流ステアリング・スイッチに
加えられる２進入力の値に従って、加重される。このよ
うにして、８ビットＣＭＯ３・ＤＡ変換器のディジタル
入力がもしすべて「０］であるならば、すべての電流は
端子１２を通って流れるであろう。そして、もしディジ
タル入力がｒｌ　０００００００Ｊであるならば、半分
の電流が端子１２を通って流れ、そして残りの半分の電
流は端子１）を通って流れるであろう。さらに、もし入
力がｒｌｌｌｌｌｌｌｌＪであるならば、端子１３の電
流のうちの２５６分の１だけがアースされた端子１２を
通って流れる。端子１）の電流と端子１２の電流との和
はすべてのディジタル入力に対して同じである。０ＭＯ
８−ＤＡ変換器のこのような機能は、端子１）と端子１
２とが同じ電位にある時にのみ可能であり、そしてざら
にＤＡ変換器に加えられる電源入力電圧（図示されてい
ない）に対してゼロボルトであるときにのみ可能である
。端子１）と端子１２をアースに保つための標準的な方
法は、接続される外部演ｎ増幅器を、このＤＡ変換器の
ＲＦＢ端子（図示されていない）にフィードバック電流
を供給する電流・電圧変換器として用いることである。

このことは第１図と第２図の回路では行なわれていない
。もしＤＡ変換器のＲＦＢ端子が通常の方式で用いられ
るならば、端子１）での電流の精度は保持されなく、こ
の電流は変動する電圧出力に変換されるであろう。

このＤＡ変換器がちし４クオドラント乗積ＤＡ変換器で
あるならば、このＤＡ変換器は端子１３に流れ込む電流
または端子１３から流れ出る電流のいずれに対しても動
作することが可能であり、本発明のこの回路はソース電
流構成とすることもできるし、またはシンク電流構成と
することもできる。第１図はソース電流構成の場合を示
しており、この場合には、電流は端子１）および端子１
２から流出する。一方、第２図はシンク電流構成の場合
を示しており、この場合には、電流は端子１）および端
子１２へ向けて流入する。ある２クオドラント乗ｉ　Ｄ
　Ａ変換器は使用可能であるが、シンク電流構成におい
てのみ可能である。

第１図と第２図に示された回路のその他の部分はυｔｔ
１）回路１５とよばれているもので、アースされた端子
１２に対し、端子１）にゼロまたは仮想的アースを実現
する機能を東たす。この回路部分は演ｎ増幅器１７と負
フィードバック半導体線形回路（ＮＦＳＬＣ）とを有す
る。制御回路１５はまた、端子１）の電流の精度を測定
変数として保持する役割を果たす。ｉ、１ｌｔｌＯ回路
１５は負フィードバック半導体線形回路の一部分として
定電圧基準ｆｆｉ源（ＣＲＶＳ）２１を有し、それによ
りバイポーラ電圧がその端子１６に現われることが可能
となる。制御回路１５は、定電圧基準電源（ＣＲＶＳ）
２１と制御可能な半導体線形回路（ＣＳＬＤ）２０に同
じ電流が流れることにより、端子１）での電流の精度を
測定変数として保持する。制御可能な半導体線形Ｓｉ！
ｔｌｌ！ｆｆ１２０は負フィードバック半導体線形回路
（ＮＦＳＬＣ）のまた一部分である。ＤＡ変換器端子１
）を流れるこの分割電流の小さな誤差だけが、制御可能
へ半導体線形装置２０の制ｍ端子を通して流れる。前記
のように、ＤＡ変換器１０は両極性の電流に対して動作
しうるが、ｔａ、制御Ｕ路１５は本来１掩性回路であっ
て、制御回路１５は１つの極性に対して、または他の極
性に対して構成される。この極性の違いが、第１図と第
２図の制御回路の間の違いとして示されている。負フィ
ードバック半導体線形回路（ＮＦＳＬＣ）は、コンデン
サ１８と抵抗器１９とを有し、それにより演粋増幅器１
７と、制御可能な半導体線形装置２０と、定電圧基ｔＩ
！雷源２１とを有する内部閉ループの安定化が行なわれ
る。

コンデンサ１８は抵抗器１９と直列に接続され、このコ
ンデン１す１８と抵抗器１９とのこの直列接続回路は演
算増幅器１７０反転入力とその出力との間に接続される
。また、抵抗器１９は演算増幅器の出力に接続される。

制御可能な線形電圧に依存して変わる抵抗器として動作
する適切な制御可能なＥｌ’導体線形装置２０は、第１
図の場合には、ＰチャンネルＭＯ３ＦＥＴ、またはＪＦ
ＥＴ、またはＰＮＰバイポーラ・トランジスタ、または
ＰＮＰダーリントン増幅器であることができる。

第２図の場合には、制御可能な半導体線形装置２０　Ｇ
、ｔ、Ｎｆ−ｖンネルＭＯ８ＦＥＴ、　またはＪＦＥＴ
、またはＮＰＮバイポーラ・トランジスタ、またはＮＰ
Ｎダーリントン増幅器であることができる。例えば、第
１図ではＰチャンネルＪＦＥＴを用いた場合が示されて
おり、このＰチャンネルＪＦＥＴのゲートは抵抗器１９
とコンデンサ１８の共通接続点に接続され、そしてその
ソースは定電圧基準電源２１の正極側に接続される。

ＪＦＥＴのドレインは電流分割回路の端子１６に接続さ
れる。演算増幅器１７の反転入力とｉ制御可能な半導体
線形装置２１は、ＤＡ変換器１ｏの端子１）に接続され
る。第１図の制御回路１５はＤＡ変換器端子１２から電
流を流出させ、したがって、この回路は電流分割回路の
ソース態様動作を行なう。

第２図において、第１図に用いられたのと同じｆｆｉ号
が付けられている素子は、第２図の中で同じ素子または
類似の素子であることを示すために付けられている。第
２図の制御回路１５では制御可能な半導体線形装＋ａ２
０に対しＮチャンネルＪ　Ｆ　Ｅ　Ｔが用いられており
、そして定電圧Ｍ単電源２１は第１図に示された電源と
比べて極性が反転している。第２図の制御回路１５では
ＤＡ変換器端子１２へ向けて電流が流入し、したがって
第２図の回路は電流分割回路のシンク態様動作を行なう
。

前記のように、１）１）１）回路１５の機能は端子１）
を端子１２と同じ電位に強シリ的にすることであり、そ
れにより、第１図および第２図の回路は、電流分割回路
として用いることが可能となる。その際、ＤＡ変換器１
０の入力ボート１４へのディジタル入力により、端イ１
）の電流と端子１２の？Ａｉ流との間の電流分割量が決
定される。端子１）と端子１２との間のこの「強υ１さ
れたゼロ」は、制御回路１５の負フィードバック半導体
線形回路（ＮＦＳＬＣ）の作用によってえられる。ｔｌ
ｌ［！１路１５のこのような機能の説明は第３図のとこ
ろでなされるであろう。第３図では、ＤＡ変換器１０の
端子１２に１つの端部が接続された抵抗器２５と、端子
１６に１つの端部が接続されＩＣ抵抗泰２６とで表され
た負何を第１図の回路が有している。抵抗ｉ！２５と抵
抗器２６の反対側の端部は、直流ｆｆｉ源２７の負側に
接続される。直流電源２７の正側は、抵抗器２８を通し
て、ＤＡ変換器１０の端子１３に接続される。「強制さ
れたゼＯ」作用について説明するために、ｌｌ１ｌＪ御
可能な半導体線形装置２０は、第３図に示されているよ
うに、］〕チャンネルＪ　Ｆ　Ｅ　１”であるとしよう
。その伯に仮定されることは、１０ボルトの定電圧Ｎ準
７ｔｉｌＱ２１を使うことと、６０ポルＩ−の直Ｒｆｆ
ｉ源２７を使うことと、抵抗器２８が１００キロオーム
の抵抗器であり、抵抗器２５が３００オームの抵抗器で
あり、抵抗器２６が１００オームの抵抗器であることで
ある。ＤＡ変換器１０は８ビツトＤＡ変換ムであるとす
る。演算増幅器１７の電源（図示されていない）は約＋
２０ボルトの正電圧と約−５ボルトの負電圧とを有する
。

第３図の演算増幅器１７の出力は、ＤＡ変換器１０に電
流が流れていない時、その以前の状態によりゼ１コボル
トにあると仮定する。この時、端子１）と端子１２の間
の電圧はゼロである。１００ｏｏｏｏｏのディジタル入
力が８ビツトＤＡ変換器の入力１４に加えられる時、端
子１）と端子１３の問および端子１２と端子１３の間の
ＤＡ変換志内部抵抗（めは同じであるであろう。「強制
されたゼロ」状態が最初に存在しないようなレベルにお
いてＪＦ［ＥＴ２０が８Ｊ電状態にある場合、電流が端
子１）と端子１２から流れ出る。演算増幅器１７の反転
入力に負電圧信号が現われるであろう。

それにより、短い遅延時間の後、演算増幅器の出力に正
電圧が現われ、そして制ｔＩＩｍ能な半導体線形装置２
０のソース・ゲート電圧が小さくなって、制御可能な半
導体線形装置２０の導電状態が低下する。その結果、制
御可能な半導体線形装置２０のソース・ドレイン電圧が
大きな正の値になり、それによって、演算増幅器１７の
反転入力の大きさが小さくなる。そして、短い遅延時間
の後、演算増幅器の出力が正方向に大きくなる。それに
より、制御可能な半導体線形装置２０のソース・ゲート
電圧が増大し、それでＪＦ［Ｔの導電状態が低下する。

それにより、ＪＦＥＴのソース・ドレイン電圧が増大し
、そして演算増幅器の反転入力の大きさがざらに小さく
なる。このようにして、演算増幅器への電圧入力は小さ
くなって、ぜＯになるであろう。この意味において、こ
のフィードバック回路部分は、演算増幅器１７の入九に
「強制されたゼロ」を生ずる機能を有すると考えられる
。

第３図に示されているように、第１図の回路は２つの回
路ループの一部分として用いられる。ここで、１つのル
ープは抵抗器２５で表された負荷と、Ｔｉｍ２７と、抵
抗器２８と、ＤＡ９換器１０とを有し、もう１つのルー
プは抵抗器２６で表される負荷と、電源２７と、抵抗器
２８と、ＤＡ変換器１０と、制御Ｈ１ｉ！１５の一部分
とを有する。

前述のように、入力１４のディジタル入力は、端子１）
と端子１２における電流の相対的な大きさを決定する。

ここで、もし端子１）と端子１２の電圧が同じであるな
らば、これらの電流の含４は一定のままである。前記の
ように、もし８ビツトＤＡ変換器へのディジタル入力が
ｒｏｏｏｏ。

０００Ｊであるならば、ずぺてのＤＡ変換器内部スイッ
チは端子１３の入力電流’１３をアースされた端子１２
へ向け、そして端子１）の電流’１）はゼロである。す
なわち、ＤＡ変換器を通過するすべての電流は端子１２
を電流１）２として流れる。

もしディジタル入力がｒｌｌｌｌｌｌｌｌ」であるなら
ば、ＤＡ変換器を通過する電流の２５６分の１だけがア
ースされた端子１２を流れることも前述した。同じよう
に、ディジタル入力が［１０００００００Ｊである時、
端子１）と端子１２との間に電流が等分に分割される。

２つのディジタル入力ｒ１）１）１）１）Ｊとｒｌｏｏ
ｏｏｏｏｏ」に対する１０進（ＩＨＤであるそれぞれＤ
−２５５とＤ＝１２８を考える。Ｄ＝２５５の場合、電
流は数学的にのように表すことができ、そしてＤ＝１２８の場合にはと表すことができる。ここで、ｒ２５６Ｊは２８の１０
進表示であり、またこの「８」はこのＤＡ変換器の例の
分解のビットの総数である。このことを用いて、１）１
に対する前記式は、より一般的な形式で、すなわち、２”　　　１）１＋１）２のように表ずことができる。ここで、Ｎ　Ｇ、ｔＤ　Ａ
変換器のビットの総数である。したがって、ＤＡ変換器
を通って流れる電流に要求される分割比は、ＤＡ変換器
を流れる全電流が不変のままであるから、ＤＡ変換器の
ディジタル入力を選定することによって容易にえられる
。この時、制ｎｏ回路１５は、端子１）および端子１２
を強υ１的にゼロ電位にするように働く。このことは、
ディジタル入力によって選定される電流の分割とは無関
係に、全電流が不変のままであるために必要である。

電流分割回路をゼロ位ブリッジ構造にすることにより、
他の回路抵抗器の抵抗値が既知である時、未知抵抗器の
抵抗値を決定することができる。この種の応用の実施例
として、第３図または第４図を利用することができる。

この場合には、抵抗ム２５または抵抗器２６のいずれか
の抵抗値が既知であり、そしてこれらのうちの他の抵抗
器の抵抗値が未知である。抵抗器２６の抵抗値が道であ
る場合、端子１２と端子１６に同じ電圧が現われるまで
ＤＡ変換器１ｏへのディジタル入力が１ｉｌＪ御された
方式で変えられ、そして端子１２と端子１６の電圧を監
視することににつて、抵抗器２６の抵抗値を決定するこ
とができる。この場合、ｖ１２＝■１６・　’　１）＝
’　１６”　１２Ｒ２５＝　１）１Ｒ２６である・した
がって、 ’１）　　　　　　　Ｒ２５１）１＋’　１２　　　　Ｆ＜２５＋Ｒ２６である。前
記説明によりであることも示すことができ、したがってである。この
方程式をＲ２６に対して解くならばかえられる。この方
程式の右辺のずべての膿が既知であるならば、Ｒ２６の
値を計専することができる。

第３図において第１図の回路が利用されたのと同じ方式
で、第４図において第２図の回路が利用されるために接
続されている。第１図と第２図の違いについては前記で
説明した。第４図では、同じ抵抗器２５および抵抗♂２
６が負荷として用いられている。第３図の直流電源２７
とは抵抗器２８がまた用いられているが、電源２７の極
性は反対になっている。それは第４図の回路はシンク電
流分割回路であるからである。さらに、演粋増幅器のた
めの直流電ｖＡ（図示されていない）の電圧の大きさが
置き換えられる、すなわち、正電源電圧は負電源電圧よ
り大きくなければならない。それは演粋増幅器１７の出
力はＮチャンネル形ＪＦＥＴの制御可能な半導体線形装
置２０と、定電圧基準電源２１とに対しゲート・ソース
電圧を供給し、ＪＦＥＴのドレイン電流を小さくしてゼ
ロにしなければならないからである。第４図の回路のこ
の「強制されたゼロ」動作は、第３１！！１の回路につ
いて行なった説明と同じ方式で説明することができる。

　　　　　　　　　　　　　　　　　　４゜前記説明の
具体的な実施例は、単に例示のために示されたのであり
、本発明の教示範囲内において大幅な変更もまた可能で
ある。したがって本発明の範囲は、特許請求の範囲に従
って限定されるが、本発明の開示に従って一定の幅の解
釈の範囲が与えられるものであることを理解すべきであ
る。

［発明の効果］前記説明かられかるように、本発明により、ＤＡ変換器
を用いて分割された電流の比を、このＤＡ変換器のディ
ジタル入りによって容易に変えることができ、したがっ
てマイクロコンピュータや通常のコンピュータのような
ディジタルυ制御回路によって制御することができる、
Ｍ流分割回路がえられる。前記の１）１）１回路を用い
ることにより、ＤＡ変換器をこの方式で用いることが可
能となり、そしてこの電流分割回路の制御回路に接続す
ることができる負荷に生じる電圧の穫性とは無関係に、
この電流分割回路を用いることができるというまた別の
利貞がえられる。

【図面の簡単な説明】

第１図は、本発明を実施したソース電流分割回路の概略
図である。第２図は、本発明を実施したシンク電流分割回路の概略
図である。第３図は、第１図の回路の実用例の説明図である。第４図は、第２図の回路の実用例の説明図である。［符号の説明］１０　　　　　ＤＡ変換器１）　　　　　ＤＡ変換器の第１端子１２　　　　　ＤＡ変換器の第２端子１３　　　　　ＤＡ変換高の第３端子１４　　　　　ＤＡ変換器のディジタル入力１５　　　
　１）ｊｌｌｌ［！ＩＭ演粋増幅器制御可能な半導体線形装置定電圧基準電源１８゜１９゜２０゜負フィードバック半導体線形回路

Claims

【特許請求の範囲】

（１）１つの共通電源と別個の負荷とを有する２つの回
路ループの間において選定可能な電流分割比を与えるよ
うに、前記２つの回路ループの一部分として接続するこ
とができる電流分割回路であって、第１端子と、第２端子と、第３端子と、ディジタル入力
とを備え、電流分割比を決定するディジタル入力を受け
取る乗算ＤＡ変換器（ＤＡＣ）であつて、前記第１端子
と前記第２端子とが同じ電位にある時は、前記第１端子
と前記第２端子との電流の大きさは電流分割比に従つて
定まり、かつ、分割された前記電流の和は前記乗算ＤＡ
変換器の前記第３端子を通つて流れ、かつ、前記第２端
子は、前記２つの回路ループの負荷のうちの１つの負荷
に前記乗算ＤＡ変換器を接続し、また、前記第３端子は
前記共通電源に対して前記乗算ＤＡ変換器を接続するよ
うに構成された前記乗算ＤＡ変換器と、（１）２つの入力端子と１つの出力端子とを有し、前記
２つの入力端子のうちの１つの入力端子が前記乗算ＤＡ
変換器の前記第１端子に接続され、かつ、前記２つの入
力端子のうらの他の入力端子が前記乗算ＤＡ変換器の前
記第２端子に接続された演算増幅器、および
（２）前記演算増幅器の前記出力端子と前記乗算ＤＡ変
換器の前記第１端子との間に接続され、前記乗算ＤＡ変
換器の前記第１端子を通る電流を流し、かつ、前記２つ
の回路ループの他の負荷に対し前記電流分割回路の接続
を行なうための端子を有する負フィードバック半導体線
形回路（ＮＦＳＬＣ）を有し、前記乗算ＤＡ変換器の前記第１端子と前記第２
端子とを同じ電位にするように構成された制御回路部分
とを包含することを特徴とする電流分割回路。（２）特許請求の範囲１項に記載の電流分割回路におい
て、前記負フィードバック半導体線形回置（ＮＦＳＬＣ
）は、制御可能な半導体線形装置（ＣＳＬＤ）とそれと
直列接続された定電圧基準電源（ＣＲＶＳ）とを含み、
前記定電圧基準電源（ＣＲＶＳ）は、前記制御可能な半
導体線形装置（ＣＳＬＤ）の１つの電極と前記乗算ＤＡ
変換器の前記１つの端子との間に接続され、前記制御可
能な半導体線形装置（ＣＳＬＤ）は、前記演算増幅器の
前記出力端子に接続された制御電極と、前記負フィード
バック半導体線形回路（ＮＦＳＬＣ）の前記端子に接続
された他の１つの電極とを有するように構成されたこと
を特徴とする電流分割回路。
（３）特許請求の範囲第２項に記載の電流分割回路にお
いて、前記乗算ＤＡ変換器への電流は、前記乗算ＤＡ変
換器の前記第３端子より流入し、前記乗算ＤＡ変換器よ
りの電流は、前記乗算ＤＡ変換器の前記第１端子と前記
第２端子とより流出し、前記制御可能な半導体線形装置
（ＣＳＬＤ）は、前記乗算ＤＡ変換器の前記第１端子よ
り流出する電流を前記負フィードバック半導体線形回路
（ＮＦＳＬＣ）の前記端子へ導き、前記定電圧基準電源
（ＣＲＶＳ）の負端子は、前記乗算ＤＡ変換器の前記第
１端子に接続されている構成を有することを特徴とする
電流分割回路。
（４）特許請求の範囲第２項に記載の電流分割回路にお
いて、前記乗算ＤＡ変換器よりの電流は、前記乗算ＤＡ
変換器の前記第３端子より流出し、前記乗算ＤＡ変換器
への電流は、前記乗算ＤＡ変換器の前記第１端子と前記
第２端子とより流入し、前記制御可能な半導体線形装置
（ＣＳＬＤ）は、前記乗算ＤＡ変換器の前記第１端子よ
り流入する電流を、前記乗算ＤＡ変換器の前記第１端子
に接続された正端子を有する前記定電圧基準電源（ＣＲ
ＶＳ）から導くように構成されたことを特徴とする電流
分割回路。
（５）特許請求の範囲第２項に記載電流分割回路におい
て、前記電流分割回路が前記２つの回路ループの一部分
として接続されるとき、前記乗算ＤＡ変換器の前記第１
端子と前記制御可能な半導体線形装置（ＣＳＬＤ）との
間に流れるべき電流ど同じ方向の電流を流すように前記
定電圧基準電源（ＣＲＶＳ）は接続されており、それに
より、前記制御回路部分は、前記定電圧基準電源（ＣＲＶＳ）の電圧とは反対の極性を有し、かつ、前記
定電圧基準電源（ＣＲＶＳ）の電圧値より小さい値の電
圧が前記負フィードバック半導体線形回路（ＮＦＳＬＣ
）の前記端子に存在する場合でも、それとは無関係に動
作するように構成されたことを特徴とする電流分割回路
。