JP2989623B2

JP2989623B2 - 電流分割回路

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Publication number: JP2989623B2
Application number: JP30453689A
Authority: JP
Inventors: ロウマンリードエリック
Original assignee: Minnesota Mining and Manufacturing Co
Current assignee: 3M Co
Priority date: 1988-11-23
Filing date: 1989-11-22
Publication date: 1999-12-13
Anticipated expiration: 2014-12-13
Also published as: CA2002097C; EP0371626A3; AU4443389A; AU608179B2; DE68917867T2; KR900008357A; JPH02188029A; US4897555A; EP0371626A2; DE68917867D1; KR0137765B1; EP0371626B1; CA2002097A1

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、電流分割回路に関する。さらに詳細にいえ
ば、本発明は乗算DA変換器（DAC）を用いた精密論理制
御電流分割回路に関する。

［従来の技術および問題点］電子測定および制御装置においては、２つの電流の相
対的な大きさを精密に調整することができる精密論理制
御電流分割回路が要望されている。電流分割は、例え
ば、ゼロ位ブリッジ形回路において用いられるが、電流
の分割のために手動調整が用いられる。他の先行技術に
よる回路は、固定された大きさの電流分割を行なう。こ
のような従来の電流分割回路は、２つの回路部分の間に
おける電流分割量の自動調節を容易に行いうる形式のも
のではない。

精密入力電圧から精密単一出力電流をうるように、演
算増幅器および半導体スイッチとともにDA変換器を使用
したプログラム可能な電流源回路もまたよく知られてい
る。DA変換器のこのような利用はフィル・バートン（Ph
il Burton）による文献「CMOS・DA変換器の実用案内
書」（CMOS DAC Application Guide）」、第２版（19
84年）に開示されている。この文献はアナログ・デバイ
ス社から市販されている。しかし、この文献には、電流
分割回路についての記載はないし、またこの文献に開示
されている回路をどのように変更すれば、DA変換器を用
いた電流分割回路をうることができるかについての説明
も含んでいない。

［問題点を解決するための手段及びその作用］本発明によれば、１つの共通電源と別々の負荷とを有
する２つの回路ループに電流を流すために、１つの電流
を分割する分割比を決定するためのデイジタル入力を加
えることができるDA変換器を備えた電流分割回路がえら
れる。第１端子と、第２端子と、第３端子とを有する乗
算DA変換器が用いられ、もし第１端子と第２端子が同じ
電位にあるならば、所望の分割電流が第１端子と第２端
子とに得られる。これらの分割電流の和が、第３端子に
現われる。第２端子によって、２つの回路ループの負荷
のうちの１つの負荷にDA変換器が接続される。第１端子
と第２端子とに同じ電位を与えるように働く制御装置が
含まれている。この制御装置は、２つの入力端子を有す
る演算増幅器を含んでおり、その２つの入力端子のうち
の１つの入力端子は、DA変換器の第１端子に接続されて
いる。この演算増幅器はまた、この増幅器の１つの入力
端子とこの増幅器の出力端子との間に接続された負フィ
ードバック半導体線形回路（又は負フィードバック制御
用半導体回路）（NFSLC）ループを有する。この増幅器
の他の入力端子はDA変換器の第２端子に接続される。負
フィードバック半導体線形回路（NFSLC）は、電流分割
回路を２つの回路ループの他の負荷に接続するための端
子を有する。負フィードバック半導体線形回路（NFSL
C）はまた、演算増幅器の出力に動作可能に接続されて
いる。

負フィードバック半導体線形回路の前記端子に接続さ
れた回路ループは、負フィードバック半導体線形回路が
導通状態になることを妨げる極性の電圧を生ずることが
できる。負フィードバック半導体線形回路（又は負フィ
ードバック制御半導体回路）は、制御可能な半導体線形
装置（CSLD）と、それに直列接続された定電圧基準電源
（CRVS）とを含んでいる。定電圧基準電源（CRVS）は、
制御可能な半導体線形装置（CSLD）とDA変換器の第１端
子との間に接続される。定電圧基準電源（CRVS）が制御
可能な半導体線形装置（CSLD）と直列に接続されている
構成により、２つの回路ループの他の負荷に接続された
制御可能な半導体線形装置（CSLD）の端子に現われる大
きい電圧が定電圧基準電源（CRVS）の電圧と対向するこ
とがない限り、制御可能な半導体線形装置（CSLD）を確
実に導通状態にする。それにより、制御可能な半導体線
形装置（CSLD）の上記の端子におけるバイポーラ電圧の
生成を可能にする。電流分割回路が、ゼロ位ブリッジ回
路の用途に用いられる場合、バイポーラ電圧の生成は可
能である。

本発明を実施する電流分割回路はソース電流分割器と
して構成することができる。この場合には、DA変換器の
第１端子と第２端子において、電流がDA変換器から流出
する。または、本発明を実施する電流分割回路はシンク
電流分割器として構成することができる。この場合に
は、DA変換器の第１端子と第２端子において、電流がDA
変換器の中に流入する。

電流分割回路の使用を、２つの回路ループの一部分と
して接続する構成について説明する。この２つのループ
は１つの共通電源を有し、分割電流の１つの部分は１つ
のループ内の負荷を通って流れ、また、全電流の中の残
りの部分は他のループ内の負荷を通って流れる。

［実施例］本発明の前記およびその他の特徴は、添付図面を参照
しての下記の詳細な説明により、当業者にはよりよく理
解されるであろう。

第１図の回路と第２図の回路は本発明を実施するため
の回路であって、いずれもDA変換器（DAC）10を有して
いる。これらの回路の中のDA変換器についてまず説明
し、次に回路の他の部分について考察することにする。
第１図と第２図の回路に用いることができるDA変換器は
乗算DA変換器である。この乗算DA変換器はよく知られて
いる変換器であり、そして市販されている。第１図およ
び第２図に用いられるDA変換器はＲ−2R抵抗性ラダ回路
に基づくＮビットCMOS・DA変換器である。Ｒ−2Rラダ回
路は（DA変換器のV_refピンと通常呼ばれている）端子13
に供給される電流を、（DA変換器の出力２ピンと通常呼
ばれている）端子12に対し電流ステアリング・スイッチ
によって進路が変えられる２進加重電流に分割される。
端子12はDA変換器の電源のアース電位に接続される。DA
変換器のデイジタル入力ポート14に供給されるデイジタ
ル入力により、電流ステアリング・スイッチの位置が決
定される。各デイジタル入力線に対し１つのスイッチが
あり、論理「１」の場合このスイッチは電流が端子11を
通して流れるように切り替えられ、そして論理「０」の
場合このスイッチは電流が端子12を通して流れるように
する。電流ステアリング・スイッチによって進路が変え
られる電流の割合は、特定の電流ステアリング・スイッ
チに加えられる２進入力の値に従って、加重される。こ
のようにして、８ビットCMOS・DA変換器のデイジタル入
力がもしすべて「０」であるならば、すべての電流は端
子12を通って流れるであろう。そして、もしデイジタル
入力が「10000000」であるならば、半分の電流が端子12
を通って流れ、そして残りの半分の電流は端子11を通っ
て流れるであろう。さらに、もし入力が「11111111」で
あるならば、端子13の電流のうちの256分の１だけがア
ースされた端子12を通って流れる。端子11の電流と端子
12の電流との和はすべてのデイジタル入力に対して同じ
である。CMOS・DA変換器のこのような機能は、端子11と
端子12をアース電位に保つための標準的な方法は、DA変
換器のRFB端子（図示されていない）にフィードバック
電流を提供する電流・電圧変換器として接続される外部
演算増幅器を用いることである。このことは第１図と第
２図の回路では行なわれていない。もしDA変換器のRFB
端子がかかる通常の方式で用いられるならば、本願に記
載するような端子11での電流精度は保持されない。

このDA変換器がもし４クオドラント乗算DA変換器であ
るならば、このDA変換器は端子13に流れ込む電流または
端子13から流れ出る電流のいずれに対しても動作するこ
とが可能であり、本発明のこの回路はソース電流構成と
することもできるし、またはシンク電流構成とすること
もできる。第１図はソース電流構成の場合を示してお
り、この場合には、電流は端子11および端子12から流出
する。一方、第２図はシンク電流構成の場合を示してお
り、この場合には、電流は端子11および端子12へ向けて
流入する。ある２クオドラント乗算DA変換器は使用可能
であるが、シンク電流構成においてのみ可能である。

第１図と第２図に示された回路のその他の部分は制御
回路15とよばれているもので、アースされた端子12に対
し、端子11にゼロまたは仮想的アースを実現する機能を
果たす。この回路部分は演算増幅器17と負フィードバッ
ク半導体線形回路（NFSLC）とを有する。制御回路15は
また、端子11の電流の精度を測定変数又は測定値として
保持する役割を果たす。制御回路15は負フィードバック
半導体線形回路の一部分として定電圧基準電源（CRVS）
21を有し、それによりバイポーラ電圧がその端子16に現
われることが可能となる。制御回路15は、定電圧基準電
源（CRVS）21と制御可能な半導体線形回路（CSLD）20に
端子11の電流と同じ電流を流し続けることにより、端子
11での電流の精度を測定変数又は測定値として保持す
る。制御可能な半導体線形装置20は負フィードバック半
導体線形回路（NFSLC）のまた一部分である。DA変換器
端子11を流れるこの分割電流の小さな誤差だけが、制御
可能な半導体線形装置20の制御端子を通して流れる。前
記のように、DA変換器10は両極性の電流に対して動作し
うるが、制御回路15は本来１極性回路であって、制御回
路15は１つの極性に対して、または他の極性に対して構
成される。この極性の違いが、第１図と第２図の制御回
路の間の違いとして示されている。負フィードバック半
導体線形回路（NFSLC）は、コンデンサ18と抵抗器19と
を有し、それにより演算増幅器17と、制御可能な半導体
線形装置20と、定電圧基準電源21とを有する内部閉ルー
プの安定化が行なわれる。コンデンサ18は抵抗器19と直
列に接続され、このコンデンサ18と抵抗器19とのこの直
列接続回路は演算増幅器17の反転入力とその出力との間
に接続される。また、抵抗器19は演算増幅器の出力に接
続される。制御可能な線形電圧に依存して変わる抵抗器
として動作する適切な制御可能な半導体線形装置20は、
第１図の場合には、ＰチャンネルMOSFET、またはJFET、
またはPNPバイポーラ・トランジスタ、またはPNPダーリ
ントン増幅器であることができる。第２図の場合には、
制御可能な半導体線形装置20は、ＮチャンネルMOSFET、
またはJFET、またはNPNバイポーラ・トランジスタ、ま
たはNPNダーリントン増幅器であることができる。例え
ば、第１図ではＰチャンネルJFETを用いた場合が示され
ており、このＰチャンネルJFETのゲートは抵抗器19とコ
ンデンサ18の共通接続点に接続され、そしてそのソース
は定電圧基準電源21の正極側に接続される。JFETのドレ
インは電流分割回路の端子16に接続される。演算増幅器
17の反転入力と制御可能な半導体線形装置21は、DA変換
器10の端子11に接続される。第１図の制御回路15はDA変
換器端子12から電流を流出させ、したがって、この回路
は電流分割回路のソース態様動作を行なう。

第２図において、第１図に用いられたのと同じ番号が
付けられている素子は、第２図の中で同じ素子または類
似の素子であることを示すために付けられている。第２
図の制御回路15では制御可能な半導体線形装置20に対し
ＮチャンネルJFETが用いられており、そして定電圧基準
電源21は第１図に示された電源と比べて極性が反転して
いる。第２図の制御回路15ではDA変換器端子12へ向けて
電流が流入し、したがって第２図の回路は電流分割回路
のシンク態様動作を行なう。

前記のように、制御回路15の機能は端子11を端子12と
同じ電位に強制的にすることであり、それにより、第１
図および第２図の回路は、電流分割回路として用いるこ
とが可能となる。その際、DA変換器10の入力ポート14へ
のデイジタル入力により、端子11の電流と端子12の電流
との間の電流分割量が決定される。端子11と端子12との
間のこの「強制されたゼロ電位差状態」は、制御回路15
の負フィードバック半導体線形回路（NFSLC）の作用に
よってえられる。制御回路15のこのような機能の説明は
第３図のところでなされるであろう。第３図では、DA変
換器10の端子12に１つの端子が接続された抵抗器25と、
端子16の１つの端子が接続された抵抗器26とで表された
負荷を第１図の回路が有している。抵抗器25と抵抗器26
の反対側の端部は、直流電源27の負側に接続される。直
流電源27の正側は、抵抗器28を通して、DA変換器10の端
子13に接続される。「強制されたゼロ」作用について説
明するために、制御可能な半導体線形装置20は、第３図
に示されているように、ＰチャンネルJFETであるとしよ
う。その他に仮定されることは、10ボルトの定電圧基準
電源21を使うことと、60ボルトの直流電源27を使うこと
と、抵抗器28が100キロオームの抵抗器であり、抵抗器2
5が300オームの抵抗器であり、抵抗器26が100オームの
抵抗器であることである。DA変換器10は８ビットDA変換
器であるとする。演算増幅器17の電源（図示されていな
い）は約＋20ボルトの正電圧と約−５ボルトの負電圧と
を有する。

第３図の演算増幅器17の出力は、DA変換器10に電流が
流れていない時、その以前の状態によりゼロボルトにあ
ると仮定する。この時、端子11と端子12の間の電圧はゼ
ロである。10000000のデイジタル入力が８ビットDA変換
器の入力14に加えられる時、端子11と端子13の間および
端子12と端子13の間のDA変換器内部抵抗値は同じであろ
う。端子11と端子12との間の電位差が「強制されたゼロ
電位差状態」に制御されていない状態でJFET20が導電状
態にある場合、電流が端子11と端子12から流れ出る。演
算増幅器17の反転入力に負電圧信号が現われるであろ
う。それにより、短い遅延時間の後、演算増幅器の出力
に正電圧が現われ、そして制御可能な半導体線形装置20
のソース・ゲート電圧が小さくなって、制御可能な半導
体線形装置20の導電状態が低下する。その結果、制御可
能な半導体線形装置20のソース・ドレイン電圧が大きな
正の値になり、それによって、演算増幅器17の反転入力
の大きさが小さくなる。そして、短い遅延時間の後、演
算増幅器の出力が正方向に大きくなる。それにより、制
御可能な半導体線形装置20のソース・ゲート電圧が増大
し、それでJFETの導電状態が低下する。それにより、JF
ETのソース・ドレイン電圧が増大し、そして演算増幅器
の反転入力の大きさがさらに小さくなる。このようにし
て、演算増幅器への電圧入力は小さくなって、ゼロにな
るであろう。この意味において、このフィードバック回
路部分は、演算増幅器17の入力に「強制されたゼロ電位
差状態」を生ずる機能を有すると考えられる。

第３図に示されているように、第１図の回路は２つの
回路ループの一部分として用いられる。ここで、１つの
ループは抵抗器25で表された負荷と、電源27と、抵抗器
28と、DA変換器10とを有し、もう１つのループは抵抗器
26で表される負荷と、電源27と、抵抗器28と、DA変換器
10と、制御装置15の一部分とを有する。

前述のように、入力14のデイジタル入力は、端子11と
端子12における電流の相対的な大きさを決定する。ここ
で、もし端子11と端子12の電圧が同じであるならば、こ
れらの電流の合計は一定のままである。前記のように、
もし８ビットDA変換器へのデイジタル入力が「0000000
0」であるならば、すべてのDA変換器内部スイッチは端
子13の入力電流I₁₃をアースされた端子12へ向け、そし
て端子11の電流I₁₁はゼロである。すなわち、DA変換器
を通過するすべての電流は端子12を電流I₁₂として流れ
る。もしデイジタル入力が「11111111」であるならば、
DA変換器を通過する電流の256分の１だけがアースされ
た端子12を流れることも前述した。同じように、デイジ
タル入力が「10000000」である時、端子11と端子12との
間に電流が等分に分割される。２つのデイジタル入力
「11111111」と「10000000」に対する10進値Ｄであるそ
れぞれＤ＝255とＤ＝128を考える。Ｄ＝255の場合、電
流は数学的にのように表すことができ、そしてＤ＝128の場合にはと表すことができる。ここで、「256」は2⁸の10進表示
であり、またこの「８」はこのDA変換器の例の分解のビ
ットの総数である。このことを用いて、I₁₁に対する前
記式は、より一般的な形式で、すなわち、のように表すことができる。ここで、ＮはDA変換器のビ
ットの総数である。したがって、DA変換器を通って流れ
る電流に要求される分割比は、DA変換器を流れる全電流
が不変のままであるから、DA変換器のデイジタル入力を
選定することによって容易にえられる。この時、制御回
路15は、端子11および端子12を強制的にゼロ電位にする
ように働く。このことは、デイジタル入力によって選定
される電流の分割とは無関係に、全電流が不変のままで
あるために必要である。

電流分割回路をゼロ位ブリッジ構造にすることによ
り、他の回路抵抗器の抵抗値が既知である時、未知抵抗
器の抵抗値を決定することができる。この種の応用の実
施例として、第３図または第４図を利用することができ
る。この場合には、抵抗器25または抵抗器26のいずれか
の抵抗値が既知であり、そしてこれらのうちの他の抵抗
器の抵抗値が未知である。抵抗器26の抵抗値が未知であ
る場合、端子12と端子16に同じ電圧が現われるまでDA変
換器10へのデイジタル入力が制御された方式で変えら
れ、そして端子12と端子16の電圧を監視することによっ
て、抵抗器26の抵抗値を決定することができる。この場
合、V₁₂＝V₁₆、I₁₁＝I₁₆、I₁₂R₂₅＝I₁₁R₂₆である。した
がって、である。前記説明によりであることも示すことができ、したがってである。この方程式をR₂₆に対して解くならばがえられる。この方程式の右辺のすべての量が既知であ
るならば、R₂₆の値を計算することができる。

第３図において第１図の回路が利用されたのと同じ方
式で、第４図において第２図の回路が利用されるために
接続されている。第１図と第２図の違いについては前記
で説明した。第４図では、同じ抵抗器25および抵抗器26
が負荷として用いられている。第３図の直流電源27とは
抵抗器28がまた用いられているが、電源27の極性は反対
になっている。それは第４図の回路はシンク電流分割回
路であるからである。さらに、演算増幅器のための直流
電源（図示されていない）の電圧の大きさが置き換えら
れる、すなわち、正電源電圧は負電源電圧より大きくな
ければならない。それは演算増幅器17の出力はＮチャン
ネル形JFETの制御可能な半導体線形装置20と定電圧基準
電源21とに対しゲート・ソース電圧を供給し、JFETのド
レイン電流を小さくしてゼロにしなければならないから
である。第４図の回路のこの「強制されたゼロ」動作
は、第３図の回路について行なった説明と同じ方式で説
明することができる。

前記説明の具体的な実施例は、単に例示のために示さ
れたのであり、本発明の教示範囲内において大幅な変更
もまた可能である。したがって本発明の範囲は、特許請
求の範囲に従って限定されるが、本発明の開示に従って
一定の幅の解釈の範囲が与えられるものであることを理
解すべきである。

［発明の効果］前記説明からわかるように、本発明により、DA変換器
を用いて分割された電流の比を、このDA変換器のデイジ
タル入力によって容易に変えることができ、したがって
マイクロコンピユータや通常のコンピユータのようなデ
イジタル制御回路によって制御することができる、電流
分割回路がえられる。前記の制御回路を用いることによ
り、DA変換器をこの方式で用いることが可能となり、そ
してこの電流分割回路の制御回路に接続することができ
る負荷に生じる電圧の極性とは無関係に、この電流分割
回路を用いることができるというまた別の利点がえられ
る。

【図面の簡単な説明】

第１図は、本発明を実施したソース電流分割回路の概略
図である。第２図は、本発明を実施したシンク電流分割回路の概略
図である。第３図は、第１図の回路の実用例の説明図である。第４図は、第２図の回路の実用例の説明図である。［符号の説明］ 10……DA変換器 11……DA変換器の第１端子 12……DA変換器の第２端子 13……DA変換器の第３端子 14……DA変換器のデイジタル入力 15……制御回路 17……演算増幅器 20……制御可能な半導体線形装置 21……定電圧基準電源 18,19,20,21……負フィードバック半導体線形回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03M 1/74

Claims

(57)【特許請求の範囲】

【請求項１】１つの共通電源（27）と第一の負荷（25）
とを有する第１の回路ループと、前記共通電源と第２の
負荷（26）とを有する第２の回路ループとの間において
選定可能な電流分割比を与えるように、前記２つの回路
ループの一部分として接続することができる電流分割回
路であって、乗算DA変換器（10）と制御回路部分（15）
とを有し、該変換器（10）は第１端子（11）と、第２端
子（12）と、第３端子（13）と、電流分割比を決定する
ディジタル入力を受信する入力端子（14）とを備え、該
制御回路部分（15）は演算増幅器（17）及び負フィード
バック制御用半導体回路（NFSLC）から成って；前記第
１の回路ループは前記共通電源（27）、前記変換器（1
0）の第３端子（13）、第２端子（12）、前記第１の負
荷（25）を以って形成され；前記第２ループは前記共通
電源（27）、前記変換器（10）の第３端子（13）、第１
端子（11）、前記負フィードバック制御用半導体回路、
前記第２の負荷（26）を持って形成され；（ａ）．前記
変換器（10）は前記第１端子と前記第２端子とが同じ電
位にある時は、前記第３端子に流れる電流を前記電流分
割比に応じて前記第１端子と前記第２端子とに分流し、
かつ、前記第１の負荷（25）を通して該第２端子を通る
電流が提供され、また、前記第３端子は前記共通電源
（27）に対して前記乗算DA変換器を接続するように構成
されており；（ｂ）．前記制御回路部分（15）におい
て、．前記演算増幅器（17）は第１及び第２入力端子
と１つの出力端子とを有し、前記第１入力端子（−）が
前記乗算DA変換器の前記第１端子（11）に接続され、か
つ、前記第２入力端子（＋）が前記乗算DA変換器の前記
第２端子（12）に接続され、および．前記制御用半導
体回路（NFSLC）は前記演算増幅器の前記出力端子と前
記乗算DA変換器の前記第１端子（11）との間に接続さ
れ、該第１端子（11）を通る電流を第４の端子（16）を
介して前記第２の負荷（26）を通して供給する回路を形
成し、前記演算増幅器の出力に応じて該回路の導電状態
を制御して、前記乗算DA変換器の前記第１端子と前記第
２端子とを同じ電位にするように構成されており、前記
制御用半導体回路（NFSLC）は、制御可能な半導体線形
装置（CSLD）（20）と直列接続された定電圧基準電源
（CRVS）（21）とを含み前記定電圧基準電源（CRVS）は、前記半導体線形装置
（CSLD）の１つの電極と前記変換器（10）の前記第１端
子（11）との間に接続され前記半導体線形装置（CSLD）は、前記演算増幅器の前記
出力端子に接続された制御電極と、前記制御用半導体回
路（NFSLC）の前記第４端子（16）に接続された他の１
つの電極とを有するように構成された、電流分割回路。
【請求項２】特許請求の範囲第１項に記載の電流分割回
路において、前記乗算DA変換器への電流は、前記乗算DA
変換器の前記第３端子より流入し、前記乗算DA変換器の
前記第１端子と前記第２端子とより流出し、前記制御可
能な半導体線形装置（CSLD）は、前記乗算DA変換器の前
記第１端子より流出する電流を前記制御用半導体回路
（NFSLC）の前記第４端子へ導き、前記定電圧基準電源
（CRVS）の負端子が、前記乗算DA変換器の前記第１端子
に接続されている構成を有することを特徴とする電流分
割回路。
【請求項３】特許請求の範囲第１項に記載の電流分割回
路において、前記乗算DA変換器よりの電流は、前記乗算
DA変換器の前記第３端子より流出し、前記乗算DA変換器
の前記第１端子と前記第２端子とより流入し、前記制御
可能な半導体線形装置（CSLD）は、前記乗算DA変換器の
前記第１端子より流入する電流を、前記乗算DA変換器の
前記第１端子に接続された正端子を有する前記定電圧基
準電源（CRVS）から導くように構成されたことを特徴と
する電流分割回路。
【請求項４】特許請求の範囲第１項に記載の電流分割回
路において、前記電流分割回路が前記２つの回路ループ
の一部分として接続されるとき、前記乗算DA変換器の前
記第１端子と前記制御可能な半導体線形装置（CSLD）と
の間に流れるべき電流と同じ方向の電流を流すように前
記定電圧基準電源（CRVS）は接続されており、それによ
り、前記制御回路部分は、前記定電圧基準電源（CRVS）
の電圧とは反対の極性を有し、かつ、前記定電圧基準電
源（CRVS）の電圧値より小さい値の電圧が前記制御用半
導体回路（NFSLC）の前記第４端子に存在する場合で
も、それとは無関係に動作するように構成されたことを
特徴とする電流分割回路。