JPS63228823A - デイジタル・アナログ変換器 - Google Patents
デイジタル・アナログ変換器Info
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- JPS63228823A JPS63228823A JP6346787A JP6346787A JPS63228823A JP S63228823 A JPS63228823 A JP S63228823A JP 6346787 A JP6346787 A JP 6346787A JP 6346787 A JP6346787 A JP 6346787A JP S63228823 A JPS63228823 A JP S63228823A
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- 239000003990 capacitor Substances 0.000 claims abstract description 63
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000003491 array Methods 0.000 description 7
- 239000002131 composite material Substances 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- WYROLENTHWJFLR-ACLDMZEESA-N queuine Chemical compound C1=2C(=O)NC(N)=NC=2NC=C1CN[C@H]1C=C[C@H](O)[C@@H]1O WYROLENTHWJFLR-ACLDMZEESA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎五又１
本発明はディジタル・アナログ（Ｄ／Ａ）変換器に関し
、特にスイッチドキャパシタ回路を用いた（Ｄ／Ａ）変
換器に関するものである。
、特にスイッチドキャパシタ回路を用いた（Ｄ／Ａ）変
換器に関するものである。
！ｌ盈Ｉ
従来、複数のディジタルデータに対して加算や減痺等の
演算処理を施しその演算結果をＤ／Ａ変換する必要があ
る場合には、複数のディジタルデータを演算処理する演
算部と、この演算部からの演算結果をＤ／Ａ変換するＤ
／Ａ変換部と、さらにはこれ等各部の動作をｆｉｌｌ
ａｌｌするｆｉ１１Ｍ１１部とが必要である。
演算処理を施しその演算結果をＤ／Ａ変換する必要があ
る場合には、複数のディジタルデータを演算処理する演
算部と、この演算部からの演算結果をＤ／Ａ変換するＤ
／Ａ変換部と、さらにはこれ等各部の動作をｆｉｌｌ
ａｌｌするｆｉ１１Ｍ１１部とが必要である。
すなわち、演口部とＤ／Ａ変換部とは完全に機能が独立
しており、演算部は周知のディジタル演算回路により構
成され、制御部の指示によって入力されたディジタルデ
ータを演算モード指示に応じて演算処理し、その結果と
してのディジタルデータを出力する機能を有するもので
ある。Ｄ／Ａ変換部は当該演算部からの出力データを入
力としてこれをアナログ信号化して出力する機能を有す
るものである。
しており、演算部は周知のディジタル演算回路により構
成され、制御部の指示によって入力されたディジタルデ
ータを演算モード指示に応じて演算処理し、その結果と
してのディジタルデータを出力する機能を有するもので
ある。Ｄ／Ａ変換部は当該演算部からの出力データを入
力としてこれをアナログ信号化して出力する機能を有す
るものである。
この様に、従来技術においては、演算機能とＤ／Ａ変換
機能とが互いに独立しているので回路要素が多くなり、
また演算データ数が多くあって演算の組合せが各周期毎
に変化する様な用途にあっては、演算部の制御が繁雑と
なると共に、必要な演弾動作周波数がＤ／Ａ変換サイク
ルに比べて大となるという欠点がある。
機能とが互いに独立しているので回路要素が多くなり、
また演算データ数が多くあって演算の組合せが各周期毎
に変化する様な用途にあっては、演算部の制御が繁雑と
なると共に、必要な演弾動作周波数がＤ／Ａ変換サイク
ルに比べて大となるという欠点がある。
発明の目的
本発明は上記従来のものの欠点を除去すべくなされたも
のであって、その目的とするところは、演算鍬能とＤ／
Ａ変換機能とを同時に達成可能として回路構成を簡素化
すると共に、回路の動作速度を高めたＤ／Ａ変換器を提
供することにある。
のであって、その目的とするところは、演算鍬能とＤ／
Ａ変換機能とを同時に達成可能として回路構成を簡素化
すると共に、回路の動作速度を高めたＤ／Ａ変換器を提
供することにある。
１豆立且１
本発明によるＤ／Ａ変換器は、非反転入力が接地された
演算増幅器と、この演算増幅器の入出方間に接続された
固定容量と、この固定客りと同一容量値を有し一端が接
地されたコンデンサ及びこのコンデンサの他端を前記演
算増幅器の出力と反転入力との一方に接続するスイッチ
からなる第１のスイッチドキャパシタ回路と、夫々が重
み付けされた複数のコンデンサが選択自在とされてこれ
等選択されたコンデンサの並列合成容量値が可変自在と
された容量アレイ及びこの容量アレイの一端を前記演算
増幅器の反転入力と接地端との一方に接続するスイッチ
、更には前記容量アレイの他端を所定基準電圧と接地電
位との一方に接続するスイッチからなる第２のスイッチ
ドキャパシタ回路と、前記第２のスイッチドキャパシタ
回路と同一構成の第３のスイッチドキャパシタ回路と、
前記第２及び第３のスイッチドキャパシタ回路の容量ア
レイを演算ずべき第１及び第２のディジタルデータに夫
々応じて選択して各並列容昌値を選定し、演算モードに
応じて前記各スイッチドキャパシタ回路の夫々のスイッ
チの切替えタイミングを＆１１６０すると共に、前記デ
ィジタルデータに対して予め設定された演算係数に応じ
て前記所定基準電圧を設定ｖ１１１１するａ１１制御回
路とを含むことを特徴とし−Ｃいる。
演算増幅器と、この演算増幅器の入出方間に接続された
固定容量と、この固定客りと同一容量値を有し一端が接
地されたコンデンサ及びこのコンデンサの他端を前記演
算増幅器の出力と反転入力との一方に接続するスイッチ
からなる第１のスイッチドキャパシタ回路と、夫々が重
み付けされた複数のコンデンサが選択自在とされてこれ
等選択されたコンデンサの並列合成容量値が可変自在と
された容量アレイ及びこの容量アレイの一端を前記演算
増幅器の反転入力と接地端との一方に接続するスイッチ
、更には前記容量アレイの他端を所定基準電圧と接地電
位との一方に接続するスイッチからなる第２のスイッチ
ドキャパシタ回路と、前記第２のスイッチドキャパシタ
回路と同一構成の第３のスイッチドキャパシタ回路と、
前記第２及び第３のスイッチドキャパシタ回路の容量ア
レイを演算ずべき第１及び第２のディジタルデータに夫
々応じて選択して各並列容昌値を選定し、演算モードに
応じて前記各スイッチドキャパシタ回路の夫々のスイッ
チの切替えタイミングを＆１１６０すると共に、前記デ
ィジタルデータに対して予め設定された演算係数に応じ
て前記所定基準電圧を設定ｖ１１１１するａ１１制御回
路とを含むことを特徴とし−Ｃいる。
実施例
以下に図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例のブロック図である。
図において、非反転入力が接地端子に接続された演算増
幅器５０が設けられており、その出力端子１と反転入力
端子との間には固定客１１０１が接続されている。スイ
ッチ４０と容量１００とからなる第１のスイッチドキャ
パシタ回路が演算増幅器５０の出力と反転入力との間に
設けられている。
幅器５０が設けられており、その出力端子１と反転入力
端子との間には固定客１１０１が接続されている。スイ
ッチ４０と容量１００とからなる第１のスイッチドキャ
パシタ回路が演算増幅器５０の出力と反転入力との間に
設けられている。
夫々が重みづけされた複数の容量から構成された容量ア
レイ１０，１１と、これ等容量アレイの各両端に接続さ
れたスイッチ２０．３０及び２１゜３１とからなる２組
の第２及び第３のスイッチドキャパシタ回路が、基準電
圧発生器７０と演算増幅器５０の反転入力端子との間に
並列に設けられている。
レイ１０，１１と、これ等容量アレイの各両端に接続さ
れたスイッチ２０．３０及び２１゜３１とからなる２組
の第２及び第３のスイッチドキャパシタ回路が、基準電
圧発生器７０と演算増幅器５０の反転入力端子との間に
並列に設けられている。
制御回路６０は各スイットキャパシタ回路の全てのスイ
ッチ２０．２１．３０．３１及び４０の切替えタイミン
グを演算モード指示信号に応じて制御する。また、２組
のディジタルデータが入力されており、これ等ディジタ
ルデータの各組に対応したスイッチドキャパシタ回路の
古漬アレイ１０及び１１において、これ等対応ディジタ
ルデータに応じて容量選択されてコンデンサの並列合成
容量が可変自在となっている。
ッチ２０．２１．３０．３１及び４０の切替えタイミン
グを演算モード指示信号に応じて制御する。また、２組
のディジタルデータが入力されており、これ等ディジタ
ルデータの各組に対応したスイッチドキャパシタ回路の
古漬アレイ１０及び１１において、これ等対応ディジタ
ルデータに応じて容量選択されてコンデンサの並列合成
容量が可変自在となっている。
スイッチ２０及び２１の構成例が第２図に示されており
、容量アレイ１０及び１１の各１端を基準電位と接地電
位との一方に接続するようになっている。この接続切替
制御が制御回路６０からの制御信号ａ及びｂによりｄさ
れる。
、容量アレイ１０及び１１の各１端を基準電位と接地電
位との一方に接続するようになっている。この接続切替
制御が制御回路６０からの制御信号ａ及びｂによりｄさ
れる。
スイッチ３０及び３１の構成例が第３図に示されており
、容量アレイ１０及び１１の各他端を演算増幅器５０の
反転入力と接地端子との一方に接続するようになってい
る。この接続切替制御が制御回路６０からの制御信＠Ｃ
及びｄによりなされる。
、容量アレイ１０及び１１の各他端を演算増幅器５０の
反転入力と接地端子との一方に接続するようになってい
る。この接続切替制御が制御回路６０からの制御信＠Ｃ
及びｄによりなされる。
スイッチ４０の構成例が第４図に示されており、一端が
接地されたコンデンサー００の他端を演算増幅器５０の
出力と反転入力との一方に接続するものである。この接
続切替制御が制御回路６０からの制御信号ｅ及びｆによ
りなされる。
接地されたコンデンサー００の他端を演算増幅器５０の
出力と反転入力との一方に接続するものである。この接
続切替制御が制御回路６０からの制御信号ｅ及びｆによ
りなされる。
容量アレイ１０及び１１の具体例が第５図に示されてお
り、各容量アレイ１０及び１１は重みづけされた容量２
００，２０１，２０２，２０３と、これ等各容量各々に
対応して設けられた選択スイッチ３００，３０１゜３０
２．３０３とからなる。例えば、各容量値の比を２’
（１）、２ （２）、２２ （４）、２３ （８）と
すれば、各スイッチ３００〜３０３の選択により合成容
量値を１，２，３．・・・・・・、１３．１４．１５と
可変できる。従って、制御回路６０に入力されたディジ
タルデータ（本例では、４ビツトとする）の各ビット内
容に応じて対応スイッチ３００〜３０３をオンオフ制御
すれば、ディジタルデータに応じた合成容のが得られる
ことになる。
り、各容量アレイ１０及び１１は重みづけされた容量２
００，２０１，２０２，２０３と、これ等各容量各々に
対応して設けられた選択スイッチ３００，３０１゜３０
２．３０３とからなる。例えば、各容量値の比を２’
（１）、２ （２）、２２ （４）、２３ （８）と
すれば、各スイッチ３００〜３０３の選択により合成容
量値を１，２，３．・・・・・・、１３．１４．１５と
可変できる。従って、制御回路６０に入力されたディジ
タルデータ（本例では、４ビツトとする）の各ビット内
容に応じて対応スイッチ３００〜３０３をオンオフ制御
すれば、ディジタルデータに応じた合成容のが得られる
ことになる。
第６図は基準電圧発生器７０の具体例を示す図であり、
電圧源■ｒとアース電位との間に抵抗４００〜４０３が
直列に接続されている。これ等各直列接続抵抗４００〜
４０３により電圧源Ｖｒの電圧が分圧されて各分圧出力
Ｖｒ１． Ｖｒ２． Ｖｒ３及びＶｒ４が、第２及び第
３のスイッチドキャパシタの基準電圧として選択的に用
いられる。この基準電圧の選択制御は制御回路６０から
の制御により行われることになる。
電圧源■ｒとアース電位との間に抵抗４００〜４０３が
直列に接続されている。これ等各直列接続抵抗４００〜
４０３により電圧源Ｖｒの電圧が分圧されて各分圧出力
Ｖｒ１． Ｖｒ２． Ｖｒ３及びＶｒ４が、第２及び第
３のスイッチドキャパシタの基準電圧として選択的に用
いられる。この基準電圧の選択制御は制御回路６０から
の制御により行われることになる。
かかる構成の回路において、Ｄ／Ａ変換動作を大別する
と、逆相、正相、０の３つの動作モードがある。これ等
各々のモードを第７．８．９図を用いて夫々説明する。
と、逆相、正相、０の３つの動作モードがある。これ等
各々のモードを第７．８．９図を用いて夫々説明する。
それぞれの動作において、各スイッチは互いに重ならな
いタイミングでオン。
いタイミングでオン。
オフする様に制御されるものとし、第１０図及び第１１
図に各モードにおける各スイッチの動作タイミングを示
す。以下、各容量の電荷移動に注目して説明する。
図に各モードにおける各スイッチの動作タイミングを示
す。以下、各容量の電荷移動に注目して説明する。
まず、第７図により逆相モードについて説明する。第７
図における各スイッチ８１ 、８２ 、３３の状態を時
刻ｎＴの状態とすると（但し、■は第１０図に示す如く
スイッチの動作周期を表わし、各周期はタイミング１及
び２からなる）各電荷Ｑ１ （ｎＴ）、 Ｃ２（ｎＴ
）、 Ｃ３（ｎＴ）は下式％式％ ここに、Ｑｌは合成容量１０若しくは１１の電荷、Ｃ２
は固定容量１０１の電荷、Ｃ３は容量１００の電荷を等
価的に示している。
図における各スイッチ８１ 、８２ 、３３の状態を時
刻ｎＴの状態とすると（但し、■は第１０図に示す如く
スイッチの動作周期を表わし、各周期はタイミング１及
び２からなる）各電荷Ｑ１ （ｎＴ）、 Ｃ２（ｎＴ
）、 Ｃ３（ｎＴ）は下式％式％ ここに、Ｑｌは合成容量１０若しくは１１の電荷、Ｃ２
は固定容量１０１の電荷、Ｃ３は容量１００の電荷を等
価的に示している。
時刻ｎＴの直前の各電荷Ｑｌ （１１Ｔ−）、 Ｃ２
（ｎＴ−）、Ｃ３（ｎＴ−Ｈ，ｔ、一時刻７ＦＪ ハ各
スイッチが各々もう一方の端子に接続されているから次
式となる。
（ｎＴ−）、Ｃ３（ｎＴ−Ｈ，ｔ、一時刻７ＦＪ ハ各
スイッチが各々もう一方の端子に接続されているから次
式となる。
Ｑｌ （０丁−）−〇
Ｃ２（ｎＴ−）−Ｃ２ＶＯ（（ｎ−１）Ｔ）Ｃ３（ｎＴ
−）−０３ＶＯ（（ｎ−１）Ｔ）故に、容ＩＣＩ 、Ｃ
３から０２へ転送される電荷ΔＱは、次式で表わされる
。
−）−０３ＶＯ（（ｎ−１）Ｔ）故に、容ＩＣＩ 、Ｃ
３から０２へ転送される電荷ΔＱは、次式で表わされる
。
ΔＱ−０１（ｎＴ−）−０１（ｎＴ）＋０３（ｎＴ−）
−０３（ｎＴ） ＝０２ （ｎＴ−） −０２（ｎ
Ｔ） よって、次式が得られる。
−０３（ｎＴ） ＝０２ （ｎＴ−） −０２（ｎ
Ｔ） よって、次式が得られる。
ＣＩ Ｖｒｅｆ （ｎＴ） ＋Ｃ３ＶＯ（（ｎ−１）
Ｔ）＝０２ ＶＯ（（ｎ−１）Ｔ）−Ｃ２ＶＯ（ｎＴ
）上式を７変換して次式を得る。
Ｔ）＝０２ ＶＯ（（ｎ−１）Ｔ）−Ｃ２ＶＯ（ｎＴ
）上式を７変換して次式を得る。
Ｃ１Ｖｒｅｆ （Ｚ）＋Ｃ３ＶＯ（Ｚ）Ｚ”＝０２
ＶＯ（Ｚ）Ｚ”−０２ＶＯ（Ｚ）ここで０２．＝０３の
条件を与えると、ＶＯ（Ｚ）−−（Ｃ１／Ｃ２）Ｖｒｅ
ｆ （Ｚ）次に、第８図を用いて正相モードを同様に
説明すると、時刻ｎＴでの各電荷は次式で与えられる。
ＶＯ（Ｚ）Ｚ”−０２ＶＯ（Ｚ）ここで０２．＝０３の
条件を与えると、ＶＯ（Ｚ）−−（Ｃ１／Ｃ２）Ｖｒｅ
ｆ （Ｚ）次に、第８図を用いて正相モードを同様に
説明すると、時刻ｎＴでの各電荷は次式で与えられる。
Ｑｌ （ｎＴ）＝Ｏ
Ｃ２（ｎＴ）−Ｃ２ＶＯ（ｎＴ）
Ｃ３（ｎＴ＞−０
時刻ｎＴの直前の各電荷は
Ｑｌ （ｎＴ−） −−ＣＩ Ｖｒｅｆ （（ｎ−
１） Ｔ）Ｃ２（ｎＴ−） ＝０２ ＶＯ（（ｎ−１）
Ｔ）Ｃ３（ｎＴ−） −Ｃ３ＶＯ（（ｎ−１＞ Ｔ）
故に次式を得る。
１） Ｔ）Ｃ２（ｎＴ−） ＝０２ ＶＯ（（ｎ−１）
Ｔ）Ｃ３（ｎＴ−） −Ｃ３ＶＯ（（ｎ−１＞ Ｔ）
故に次式を得る。
−ＣＩ Ｖｒｅｌ’ （（ｎｌ ） Ｔ） ＋Ｃ３Ｖ
Ｏ（（ｎ−１） Ｔ） −０２ＶＯ（（ｎ−１） Ｔ）
−Ｃ２ＶＯ（ｎＴ） ２変換をして次式となる。
Ｏ（（ｎ−１） Ｔ） −０２ＶＯ（（ｎ−１） Ｔ）
−Ｃ２ＶＯ（ｎＴ） ２変換をして次式となる。
−ＣＩ Ｖｒｅｆ （Ｚ）Ｚ−’＋０３ ＶＯ（Ｚ）Ｚ
−’＝０２ ＶＯ（Ｚ）Ｚ”−０２ＶＯ（Ｚ）ここで、
Ｃ２＝０３として次式が１７られる。
−’＝０２ ＶＯ（Ｚ）Ｚ”−０２ＶＯ（Ｚ）ここで、
Ｃ２＝０３として次式が１７られる。
ＶＯ（Ｚ）＝ （ＣＩ ／Ｃ２＞（１／ｚ）Ｖｒｃｒ（
Ｚ） 以上の２モードの組合せを第９図で同様に解くと、 ＶＯ（Ｚ）＝ （（ＣＢ ／Ｚ−ＣＡ ）／Ｃ）Ｖｒｅ
ｆ（Ｚ） となる。上式で、ＣＡは第１の容】アレイ１０の並列合
成容四であり、逆相モード動作を行わせたものであり、
ＣＢは第２の容量アレイ１１の並Ｕ）合成容量であり、
正相モードの動作である。
Ｚ） 以上の２モードの組合せを第９図で同様に解くと、 ＶＯ（Ｚ）＝ （（ＣＢ ／Ｚ−ＣＡ ）／Ｃ）Ｖｒｅ
ｆ（Ｚ） となる。上式で、ＣＡは第１の容】アレイ１０の並列合
成容四であり、逆相モード動作を行わせたものであり、
ＣＢは第２の容量アレイ１１の並Ｕ）合成容量であり、
正相モードの動作である。
ココテ、Ｖｌ （Ｚ）＝ａＶ（Ｚ）、Ｖ２ （Ｚ）
−ｂＶ （Ｚ）とすれば、次式が得られる。
−ｂＶ （Ｚ）とすれば、次式が得られる。
ＶＯ（Ｚ）＝ （（ｂｃＢ ／Ｚ−ａＣＡ ）／Ｃ）Ｖ
（Ｚ） 以上かられかる様に、加淳項は正相モードにて動作させ
、減算項は逆相モードにて動作させ、乗算係数ａ、ｂは
基Ｑ＝電圧発生器７ｏの基準電圧を選択し、容量ＣＡ及
びＣＢを容量アレイの容量選択により可変とすることに
より、係数を加味した加減算動作とＤ／Ａ変換動作とが
同時に行えることが判る。
（Ｚ） 以上かられかる様に、加淳項は正相モードにて動作させ
、減算項は逆相モードにて動作させ、乗算係数ａ、ｂは
基Ｑ＝電圧発生器７ｏの基準電圧を選択し、容量ＣＡ及
びＣＢを容量アレイの容量選択により可変とすることに
より、係数を加味した加減算動作とＤ／Ａ変換動作とが
同時に行えることが判る。
尚、“０１１モ一ド動作は第１０．１１図か、ら判る様
に、電荷転送がない様にされた制御モードであり、よっ
てこのモードはディジタルデータの入力が無いときに採
られるモードである。
に、電荷転送がない様にされた制御モードであり、よっ
てこのモードはディジタルデータの入力が無いときに採
られるモードである。
本実施例では容ロアレイを４ビツトとしたので、Ｗｆｉ
１７Ｌ／イ１０．１１ ハ（２°） Ｃｏ 〜（２’
−１）ＣＯまでの可変ができ、容＠ １００．１０１を
共に２４ＣＯとすれば、出力の正規化が図れる。ただし
、ＣＯは基本容量値とする。
１７Ｌ／イ１０．１１ ハ（２°） Ｃｏ 〜（２’
−１）ＣＯまでの可変ができ、容＠ １００．１０１を
共に２４ＣＯとすれば、出力の正規化が図れる。ただし
、ＣＯは基本容量値とする。
乗算係数となる基準電圧の構成例は周知の抵抗分割法に
より４種の基準電圧を生成する様にしており、本構成例
では、 Ｖｒｌ： Ｖｒ２： Ｖｒ３： Ｖｒ４−４ ： ３
： ２ ： １の乗算係数が選択可能となっている。
より４種の基準電圧を生成する様にしており、本構成例
では、 Ｖｒｌ： Ｖｒ２： Ｖｒ３： Ｖｒ４−４ ： ３
： ２ ： １の乗算係数が選択可能となっている。
上記実施例においては、入力ディジタルデータを４ビツ
トとしているが、ビット数に制限はなく、このビット数
に対応して第５図に示した容量アレイの各容量及びスイ
ッチを増減すれば良い。また、容量アレイ１０とスイッ
チ２０．３０とからなる第２のスイッチドキャパシタ回
路の他に、容量アレイ１１と、スイッチ２１．３１とか
らなる第３のスイッチドキャパシタ回路を並列的に２組
設けた例を示しているが、３つ以上のディジタルデータ
の演算が必要な場合には、それに応じて３つ以上のスイ
ッチドキャパシタ回路を並列に付加すれば良いことは明
白である。
トとしているが、ビット数に制限はなく、このビット数
に対応して第５図に示した容量アレイの各容量及びスイ
ッチを増減すれば良い。また、容量アレイ１０とスイッ
チ２０．３０とからなる第２のスイッチドキャパシタ回
路の他に、容量アレイ１１と、スイッチ２１．３１とか
らなる第３のスイッチドキャパシタ回路を並列的に２組
設けた例を示しているが、３つ以上のディジタルデータ
の演算が必要な場合には、それに応じて３つ以上のスイ
ッチドキャパシタ回路を並列に付加すれば良いことは明
白である。
１且立ユ」
以上説明した様に、本発明によれば、ディジタルデータ
に応じて合成容量値を選択制御できる容量アレイスイッ
チドキャパシタ回路を複数組並列に設け、これ等スイッ
チドキャパシタ回路のスイッチ制御を外部からの演算モ
ードに応じて行うことにより、ディジタルデータの演算
とその演算結果のＤ／Ａ変換が同一の動作シーケンスに
て行うことができるという効果がある。
に応じて合成容量値を選択制御できる容量アレイスイッ
チドキャパシタ回路を複数組並列に設け、これ等スイッ
チドキャパシタ回路のスイッチ制御を外部からの演算モ
ードに応じて行うことにより、ディジタルデータの演算
とその演算結果のＤ／Ａ変換が同一の動作シーケンスに
て行うことができるという効果がある。
第１図は本発明の実施例のブロック図、第２図〜第６図
は第１図のブロックの各部の具体例を示す図、第７図は
第１図のブロックの逆相モード動作時の等価回路図、第
８図は第１図のブロックの正相モード動作時の等価回路
図、第９図は第１図のブロックの正逆相隔モードの組合
せ動作時の等価回路図、第１０図及び第１１図は各動作
モードのスイッチ切替タイミングを示す図である。 主要部分の符号の説明 １０．１１・・・・・・容聞アレイ ２０． ２１．３０゜ ３１．４０・・・・・・スイッチ ５０・・・・・・演算増幅器 ６０・・・・・・制御回路
は第１図のブロックの各部の具体例を示す図、第７図は
第１図のブロックの逆相モード動作時の等価回路図、第
８図は第１図のブロックの正相モード動作時の等価回路
図、第９図は第１図のブロックの正逆相隔モードの組合
せ動作時の等価回路図、第１０図及び第１１図は各動作
モードのスイッチ切替タイミングを示す図である。 主要部分の符号の説明 １０．１１・・・・・・容聞アレイ ２０． ２１．３０゜ ３１．４０・・・・・・スイッチ ５０・・・・・・演算増幅器 ６０・・・・・・制御回路
Claims (1)
- 非反転入力が接地された演算増幅器と、この演算増幅器
の入出力間に接続された固定容量と、この固定容量と同
一容量値を有し一端が接地されたコンデンサ及びこのコ
ンデンサの他端を前記演算増幅器の出力と反転入力との
一方に接続するスイッチからなる第１のスイッチドキャ
パシタ回路と、夫々が重み付けされた複数のコンデンサ
が選択自在とされてこれ等選択されたコンデンサの並列
合成容量値が可変自在とされた容量アレイ及びこの容量
アレイの一端を前記演算増幅器の反転入力と接地端との
一方に接続するスイッチ、更には前記容量アレイの他端
を所定基準電圧と接地電位との一方に接続するスイッチ
からなる第２のスイッチドキャパシタ回路と、前記第２
のスイッチドキャパシタ回路と同一構成の第３のスイッ
チドキャパシタ回路と、前記第２及び第３のスイッチド
キャパシタ回路の容量アレイを演算すべき第１及び第２
のディジタルデータに夫々応じて選択して各並列容量値
を選定し、演算モードに応じて前記各スイッチドキャパ
シタ回路の夫々のスイッチの切替えタイミングを制御す
ると共に、前記ディジタルデータに対して予め設定され
た演算係数に応じて前記所定基準電圧を設定制御する制
御回路とを含むことを特徴とするディジタル・アナログ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6346787A JPS63228823A (ja) | 1987-03-18 | 1987-03-18 | デイジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6346787A JPS63228823A (ja) | 1987-03-18 | 1987-03-18 | デイジタル・アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228823A true JPS63228823A (ja) | 1988-09-22 |
Family
ID=13230071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6346787A Pending JPS63228823A (ja) | 1987-03-18 | 1987-03-18 | デイジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228823A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0420017A (ja) * | 1990-05-14 | 1992-01-23 | Matsushita Electric Ind Co Ltd | 変調装置 |
-
1987
- 1987-03-18 JP JP6346787A patent/JPS63228823A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0420017A (ja) * | 1990-05-14 | 1992-01-23 | Matsushita Electric Ind Co Ltd | 変調装置 |
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