JP7338422B2

JP7338422B2 - Ａ／ｄ変換器

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Publication number: JP7338422B2
Application number: JP2019210484A
Authority: JP
Inventors: 邦彦中村; 智裕根塚
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2019-11-21
Filing date: 2019-11-21
Publication date: 2023-09-05
Anticipated expiration: 2039-11-21
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Description

本発明は、Ａ／Ｄ変換器に関する。

Ａ／Ｄ変換器のうちで、サンプラとＤ／Ａ変換器（以下、ＤＡＣと称する）とが積分器に対して独立して接続される構成のものがある。このような構成のＡ／Ｄ変換器では、入力信号のサンプル／ホールド動作とＤＡＣ動作とを独立したタイミングで実施することができるので、汎用性が高くなり、高機能なＡ／Ｄ変換処理を実施することができる。

この場合、サンプラおよびＤＡＣが独立して動作可能になることで、両方の回路が基準電位であるアナロググランドに共につながった状態から一方だけがオフされた場合や、同時にオフする場合でもわずかな時間差がある場合などには、全体として演算精度の低下を引き起こすことがあり、結果としてＡ／Ｄ変換器としての性能が低下する恐れがあった。

特開２０１８－１３３７０２号公報

本発明は、上記事情を考慮してなされたもので、その目的は、サンプラとＤＡＣが独立している構成の場合でも、演算精度の低下を抑制することができるようにしたＡ／Ｄ変換器を提供することにある。

請求項１に記載のＡ／Ｄ変換器は、サンプリング容量（Ｃｓ）、第１スイッチ（Ｓｓ１）、第２スイッチ（Ｓｓ２）、第３スイッチ（Ｓｓ３）、及び第４スイッチ（Ｓｓ４）を備え、前記第１スイッチ（Ｓｓ１）及び前記第２スイッチ（Ｓｓ２）をオンに切り替え前記第３スイッチ（Ｓｓ３）及び前記第４スイッチ（Ｓｓ４）をオフに切り替えることで入力信号を前記サンプリング容量にサンプリングするサンプラ（２）と、ＤＡＣ容量（Ｃｄ）及び第５スイッチ（Ｓｄ２）を備え、制御信号に応じて前記ＤＡＣ容量を通じてアナログ電圧を選択的に出力するＤ／Ａ変換器（６）と、前記サンプラおよび前記Ｄ／Ａ変換器からの入力を積分する積分器（３）と、前記積分器の出力を量子化する量子化器（４）と、前記量子化器の量子化結果に基づいてデジタル値を出力する制御回路（５）と、を備え、前記Ｄ／Ａ変換器は前記積分器に接続すると共に第１制御信号により制御される第６スイッチ（Ｓｄ３）を備え、前記サンプラは前記積分器に接続すると共に前記第６スイッチ（Ｓｄ３）とは別体に設けられ前記第１制御信号とは異なる第２制御信号により制御される前記第３スイッチ（Ｓｓ３）を備え、前記サンプラの前記積分器側に前記第２スイッチ（Ｓｓ２）を介して第２基準電位（Ｖｃｍ２）を与え、前記Ｄ／Ａ変換器の前記積分器側に前記第５スイッチ（Ｓｄ２）を介して前記第２基準電位と同一の第１基準電位（Ｖｃｍ１）を与える電源回路（１０、２０、３０）とを備え、前記電源回路は、前記第１基準電位および前記第２基準電位を独立して生成している。

上記構成を採用したのは、発明者らが前述の課題の発生原因として、基準電位（アナロググランド）の電位変動を見出したからである。すなわち、従来のサンプラとＤＡＣ（Ｄ／Ａ変換器）が独立している構成では、一つの基準電位につながっている各スイッチはタイミングチャート上では同時にオフするように設計しているが、実際の回路動作では同時にオフすることはなく、わずかな遅延が発生する。

一方、基準電位を生成するアンプは同一のため、このような遅延が発生すると、一方がオフしたときに他方の基準電位が変動することがある。このため、例えば、サンプラとＤＡＣの動作において、一方だけがオフする場合と、両方がオフする場合があると、両者の動作でＤＡＣの演算量が異なり、Ａ／Ｄ変換器としての性能が低下してしまう恐れがあった。

本発明においては、このような場合でも、両者の動作において基準電位が干渉を受けて変動しないように、同一の基準電位を設定する第１基準電位および第２基準電位を独立して生成する電源回路を設けているので、スイッチの切り替えに伴う基準電位の変動を回避することができ、Ａ／Ｄ変換器として性能の低下を抑制することができる。

第１実施形態を示す電気的構成図電源回路の電気的構成図タイミングチャート第２実施形態を示す電気的構成図第３実施形態を示す電気的構成図第４実施形態を示す電気的構成図第５実施形態を示す電気的構成図

（第１実施形態）
以下、ΔΣ変調型のＡ／Ｄ変換器に適用した場合の第１実施形態について、図１～図３を参照して説明する。

図１において、ΔΣ変調型のＡ／Ｄ変換器（以下、単に「Ａ／Ｄ変換器」と称する）１はアナログ入力電圧Ｖｉｎの入力端子１ａおよびデジタル信号出力Ｄｏｕｔの出力端子１ｂを備えている。Ａ／Ｄ変換器１は、サンプラ２、積分回路３、量子化器４、制御回路５およびＤ／Ａ変換器６を備えている。

サンプラ２は、サンプリング容量Ｃｓ、４つのスイッチＳｓ１～Ｓｓ４を備えている。入力端子１ａは、スイッチＳｓ１、サンプリング容量ＣｓおよびスイッチＳｓ３を直列に介して積分回路３に接続される。サンプリング容量Ｃｓの入力側はスイッチＳｓ４を介して第１基準電位であるアナロググランドＶｃｍ１に接続され、出力側はスイッチＳｓ２を介して第２基準電位であるアナロググランドＶｃｍ２に接続される。４つのスイッチＳｓ１～Ｓｓ４は、制御回路５によりオンオフの動作制御がなされる。アナロググランドＶｃｍ１およびＶｃｍ２は同電位に設定されている。

この場合、制御回路５は、サンプル動作およびホールド動作を実施する。制御回路５は、サンプル動作では、スイッチＳｓ１、Ｓｓ２をオン、スイッチＳｓ３、Ｓｓ４をオフさせ、ホールド動作では、スイッチＳｓ１、Ｓｓ２をオフ、スイッチＳｓ３、Ｓｓ４をオンさせる。

積分回路３は、アンプ３ａおよび積分容量Ｃｆを備えている。アンプ３ａの反転入力端子はサンプラ２のスイッチＳｓ３に接続されると共に、積分容量Ｃｆを介して出力端子に接続される。アンプ３ａの非反転入力端子はアナロググランドＶｃｍ１に接続される。アンプ３ａは、サンプラ２およびＤ／Ａ変換器６からの入力に応じて積分処理を行った結果をアナログ出力Ｖａｍｐとして出力する。

量子化器４は、内部にコンパレータを備える。量子化器４は、積分回路３のアンプ３ａから出力されるアナログ出力Ｖａｍｐが入力され、アナログ出力Ｖａｍｐを閾値電圧と比較して判定結果すなわち量子化結果Ｑｏｕｔを制御回路５に出力する。制御回路５は量子化結果Ｑｏｕｔに対応した制御信号を後述するＤ／Ａ変換器６に出力するとともに、量子化結果Ｑｏｕｔを積分した結果に応じてΔΣ変調結果Ｄｏｕｔを出力する。

Ｄ／Ａ変換器６は、ＤＡＣ容量Ｃｄ、５個のスイッチＳｄｔ、Ｓｄｍ、Ｓｄｂ、Ｓｄ２、Ｓｄ３を備える。また、Ｄ／Ａ変換器６は、参照電位として３つのアナログ電位Ｖｒｅｆｐ、Ｖｃｍ１、Ｖｒｅｆｍを有している。参照電位Ｖｃｍ１は基準電位であるアナロググランドとして設定され、ＶｒｅｆｐはＶｃｍ１よりも高い電位に設定され、ＶｒｅｆｍはＶｃｍ１よりも低い電位に設定される。

なお、ＶｒｅｆｐとＶｒｅｆｍは、参照電位Ｖｃｍ１が０Ｖの場合には、互いに絶対値が同一で正負が逆の関係にあり、Ｖｒｅｆｐ＝－Ｖｒｅｆを満たすように設定される。スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂは選択スイッチとして機能するもので、それぞれＶｒｅｆｐ、Ｖｃｍ１、ＶｒｅｆｍをＤＡＣ容量Ｃｄの入力側に接続する。

ＤＡＣ容量Ｃｄの出力側は、スイッチＳｄ２を介してアナロググランドＶｃｍ１に接続されると共に、スイッチＳｄ３を介して積分回路３のアンプ３ａの反転入力端子に接続される。５個のスイッチＳｄｔ、Ｓｄｍ、Ｓｄｂ、Ｓｄ２、Ｓｄ３は、制御回路５によりオンオフの動作制御がなされる。

この場合、制御回路５は、量子化器４から出力される量子化結果に対応した制御信号に基づいて、サンプル動作およびホールド動作を実施する。制御回路５は、サンプル動作では、スイッチＳｄ２をオンさせると共に選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンさせる。また、制御回路５は、ホールド動作では、スイッチＳｄ２をオフさせてスイッチＳｄ３をオンさせると共に選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンさせる。

電源回路１０は、アナロググランドすなわち基準電位である参照電圧Ｖｃｍ１およびＶｃｍ２を生成する回路である。電源回路１０は、具体的には、図２に示すように、アナログ電圧Ｖａ、Ｖｂ間に抵抗１１ａ、１１ｂの直列回路からなる分圧回路１１が接続され、抵抗１１ａ、１１ｂの共通接続点から出力電圧Ｖｃｍを得る。出力電圧Ｖｃｍは、２つのアンプ１２および１３を介してアナロググランドＶｃｍ１、Ｖｃｍ２を生成している。アナロググランドＶｃｍ１およびＶｃｍ２は、アンプ１２、１３をそれぞれ介しているので、一方の電位変動は他方の電位に影響を与えることがない相互不干渉の構成となっている。

次に、上記構成の作用について、図３も参照して説明する。
この構成においては、サンプリング容量Ｃｓのサンプル期間およびホールド期間は、ＤＡＣ容量Ｃｄのサンプル期間およびホールド期間と一致しておらず、それぞれ独立して設定されている。なお、それぞれの期間の実施は、クロックのタイミングに合わせた期間として設定されており、クロックは図３に示しているように、時刻ｔ０～ｔ４で示されている。

図３において、サンプリング容量ＣｓおよびＤＡＣ容量Ｃｄの動作状態として、サンプル（ＳＡＭＰＬＥ）期間およびホールド（ＨＯＬＤ）期間を示している。また、サンプル期間およびホールド期間に対応した各種スイッチのオンオフ状態を併せて示している。

Ａ／Ｄ変換処理の基本内容としては、入力端子１ａに入力されるアナログ入力電圧Ｖｉｎをサンプル期間Ｓ（ｔ０－ｔ３）でサンプリング容量Ｃｓに取り込むサンプル動作を実施し、ホールド期間Ｈ（ｔ３－ｔ４）でサンプリング容量Ｃｓに蓄積された入力信号Ｖｉｎに基づく電荷を、積分容量Ｃｆに転送するホールド動作を実施する。そして、サンプラ２においては、上記したサンプル動作とホールド動作とを交互に実施する。

このとき、制御回路５は、上記したサンプリング容量Ｃｓに対するサンプル動作を実施する場合には、図３に示すように、時刻ｔ０でスイッチＳｓ１およびＳｓ２をオン状態とし、スイッチＳｓ３およびＳｓ４をオフ状態とする。これにより、サンプリング容量Ｃｓの入力側は入力端子１ａに接続され、出力側はアナロググランドＶｃｍ２に接続された状態となり、アナログ入力電圧Ｖｉｎによってサンプリング容量Ｃｓが充電される。

また、制御回路５は、ホールド動作を実施する場合には、時刻ｔ３でスイッチＳｓ１およびＳｓ２をオフ状態とし、スイッチＳｓ３およびＳｓ４をオン状態とする。これにより、サンプリング容量Ｃｓの入力側はアナロググランドＶｃｍ１に接続され、出力側は積分回路３のアンプ３ａの反転入力端子に接続される。これにより、サンプリング容量Ｃｓに蓄積された電荷が積分容量Ｃｆに転送される。

一方、ＤＡＣ容量Ｃｄに対して、制御回路５は、図３に示すように、サンプル動作およびホールド動作をクロック毎に交互に実施する。このとき、制御回路５は、サンプル期間Ｓ（ｔ０－ｔ１）におけるサンプル動作では、時刻ｔ０でスイッチＳｄ２をオンさせ、スイッチＳｄ３はオフ状態に保持する。

同時に、制御回路５は、選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンさせる。これにより、ＤＡＣ容量Ｃｄの入力側は、Ｖｒｅｆｐ、Ｖｒｅｆｍ、Ｖｃｍ１のいずれかに接続され、出力側はアナロググランドＶｃｍ１に接続された状態となり、接続された電位によってＤＡＣ容量Ｃｄが充電される。

ここでは、例えば、選択スイッチＳｄｍをオンさせ、選択スイッチＳｄｔおよびＳｄｂをオフ状態に保持する。これにより、ＤＡＣ容量Ｃｄの両端には、電圧Ｖｃｍ１が印加された状態となる。

また、制御回路５は、ホールド期間（ｔ１－ｔ２）におけるホールド動作では、時刻ｔ１でスイッチＳｄ２をオフさせ、スイッチＳｄ３をオンさせる。同時に、制御回路５は、選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂのうちのいずれかをオンさせる。これにより、ＤＡＣ容量Ｃｄの入力側は、Ｖｒｅｆｐ、Ｖｒｅｆｍ、Ｖｃｍ１のいずれかに接続された状態で、出力側は積分回路３のアンプ３ａの反転入力端子に接続された状態となる。これにより、ＤＡＣ容量Ｃｄに蓄積された電荷が積分容量Ｃｆに転送される。

ここでは、例えば選択スイッチＳｄｔをオンさせ、選択スイッチＳｄｍをオフさせると共に、選択スイッチＳｄｂのオフ状態を保持する。これにより、ＤＡＣ容量Ｃｄの入力側には参照電圧Ｖｒｅｆｐが印加され、出力側はアンプ３ａの反転入力端子に接続された状態となる。

このとき、Ｄ／Ａ変換器６では、サンプル期間およびホールド期間のそれぞれにおいて、選択スイッチＳｄｔ、Ｓｄｍ、Ｓｄｂにより選択する３つの電位であるＶｒｅｆｐ、Ｖｒｅｆｍ、Ｖｃｍ１を組み合わせることによって、複数レベルのアナログ電位に応じた電荷を積分容量Ｃｆに転送することができるようになる。
また、量子化器４は、クロックの時刻ｔ０、ｔ２およびｔ４で量子化処理を実施し、量子化データＱｏｕｔを制御回路５に出力する。

上記のようにサンプル期間およびホールド期間の動作を実施する際に、時刻ｔ１では、Ｄ／Ａ変換器６のスイッチＳｄ２がオフしてアナロググランドＶｃｍ１が切り離され、このときサンプラ２のスイッチＳｓ２はオン状態のままでありサンプリング容量Ｃｓの出力側はアナロググランドＶｃｍ２に接続された状態である。

一方、時刻ｔ３では、Ｄ／Ａ変換器６のスイッチＳｄ２がオフしてアナロググランドＶｃｍ１が切り離され、サンプラ２のスイッチＳｓ２もオフしてアナロググランドＶｃｍ２が切り離された状態となる。このとき、シーケンス上ではスイッチＳｄ２およびＳｓ２が同時にオフするように制御されるが、実際の回路動作では、同時にスイッチがオフされずに僅かなずれが生ずることがある。

このため、従来においては共通にしていたアナロググランドの電位が、一方のスイッチがオフしたときに変動し、これがオフする前の他方のスイッチを介して電位変動の影響を与え、演算精度が低下するなどの状態が発生していた。

この点、この実施形態においては、このようなスイッチのオフタイミングのずれが生ずる場合でも、両者のアナロググランドＶｃｍ１、Ｖｃｍ２を別電源としているので、電圧変動の影響を他方に与えることがなくなり、安定したアナロググランドとして基準電位を与えることができ、全体としての性能低下を抑制することができる。

このような本実施形態によれば、アナロググランド電位を与える回路１０を設け、スイッチのオンオフによる電圧変動を抑制したアナロググランドＶｃｍ１、Ｖｃｍ２を独立して供給する構成としたので、スイッチＳｓ２とＳｄ２のオフのタイミングにより、一方の基準電位が変動しても、もう一方の基準電位に影響を与えることを抑制できる。

これにより、サンプラ２において、Ｖｉｎのサンプリングからホールドに切り替わる時にアナロググランドＶｃｍ２が変動しても、他のアナロググランドの電位（Ｖｃｍ１）に影響を与えることがなくなる。また、ホールド時にサンプリング容量ＣｓとＤＡＣ容量Ｃｄが同じ電位のアナロググランドの電位Ｖｃｍ１で電荷を押し出すことができるため、変換出力を高精度で得ることができるようになる。

また、上記実施形態において、１サンプリングサイクル当たり、量子化結果を複数回フィードバックすることでさらに高精度で実施することができる。そして、この場合において、複数回繰り返す場合では、Ｓｄ２のみオフするフェーズと、Ｓｓ２およびＳｄ２が同時にオフするフェーズとで基準電位の変動に起因した誤差によるフェーズ毎の演算精度が異なる状態を抑制できるので、精度の向上を図ることができる。

なお、上記実施形態において、サンプラ２のスイッチＳｓ１とスイッチＳｓ２とは、互いに同じ位相で同期してオンオフ動作するが、オンとオフのタイミングは完全に同じ位相ではなく適宜時間差を設けてもよい。スイッチＳｓ３とスイッチＳｓ４のオンとオフのタイミングについても同様である。

また、スイッチＳｓ１およびスイッチＳｓ２と、スイッチＳｓ３およびスイッチＳｓ４とは、オンとオフが反転した状態で動作するが、それらのスイッチのオンとオフの切り替わりの過程において、例えば、サンプリング容量Ｃｓの同じ一端に接続されるスイッチＳｓ１およびスイッチＳｓ４、もしくは、スイッチＳｓ２およびスイッチＳｓ３が、同時にオフ状態になる期間を設けてもよい。また、スイッチＳｄ２とスイッチＳｄ３についても同様にオンとオフが反転した状態で動作するが、それらのスイッチのオンとオフの切り替わりの過程において同時にオフ状態になる期間を設けてもよい。

（第２実施形態）
図４は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態で用いた電源回路１０に代えて電源回路２０を設ける構成としている。

電源回路２０は、図４に示すように、アナログ電圧Ｖａ、Ｖｂ間に抵抗２１ａ、２１ｂの直列回路からなる分圧回路２１が接続され、抵抗２１ａ、２１ｂの共通接続点から第１出力電圧Ｖｃｍ＿１を得る。また、アナログ電圧Ｖａ、Ｖｂ間に抵抗２２ａ、２２ｂの直列回路からなる分圧回路２２が接続され、抵抗２２ａ、２２ｂの共通接続点から第２出力電圧Ｖｃｍ＿２を得る。第１出力電圧Ｖｃｍ＿１および第２出力電圧Ｖｃｍ＿２は、それぞれアンプ２３および２４を介してアナロググランドＶｃｍ１、Ｖｃｍ２を生成している。

このような第２実施形態によっても、電源回路２０を上記のように構成することで、基準電位であるアナロググランドＶｃｍ１およびＶｃｍ２の相互間で、さらにアンプの寄生容量を介して伝わる電圧変動を抑制した構成とすることができるので、第１実施形態と同様の作用を実施することで、さらに精度の向上を図ることができるようになる。

（第３実施形態）
図５は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態で用いた電源回路１０に代えて電源回路３０を設ける構成としている。

電源回路３０は、図５に示すように、アナログ電圧Ｖａ、Ｖｂ間に抵抗３１ａ、３１ｂの直列回路からなる分圧回路３１が接続され、抵抗３１ａ、３１ｂの共通接続点から出力電圧Ｖｃｍを得る。出力電圧Ｖｃｍは、アンプ３２を介して出力し、この先で２つの抵抗３３、３４をそれぞれ介してアナロググランドＶｃｍ１、Ｖｃｍ２を出力する構成である。

このような第３実施形態によっても、電源回路３０の構成を上記のように構成しているので、アンプ１つのみで簡易的な電源回路３０を設ける構成としながら、実質的な相互干渉を抑制することができ、第１実施形態とほぼ同様の作用効果を得ることができる。また、抵抗３３、３４は配線抵抗としても良い。

（第４実施形態）
図６は第４実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。本実施形態のＡ／Ｄ変換器１００は、サンプラ２において、サンプリング容量Ｃｓの出力側および入力側のそれぞれにスイッチＳｓ２およびスイッチＳｓ４を介して接続するアナロググランドを共にＶｃｍ２とした構成としたものである。

上記構成において、アナロググランドＶｃｍ１およびＶｃｍ２は電源回路１０により生成している。なお、アナロググランドＶｃｍ１およびＶｃｍ２は、第２実施形態あるいは第３実施形態で示した電源回路２０や３０を用いて生成することもできる。
そして、このような構成の第４実施形態においても、第１実施形態と同様の作用効果を得ることができる。

更に、この第４実施形態においては、上記の効果に加えて次の効果を得ることができる。すなわち、上記の動作においては、スイッチＳｓ２あるいはＳｓ４の一方が常にオン状態に保持されるので、アナロググランドＶｃｍ２は、常時サンプリング容量Ｃｓの一方の端子に接続された状態となる。

これにより、アナロググランドＶｃｍ２が無負荷状態となるのを回避でき、安定した状態に保つことができる。また、サンプラ２のサンプル／ホールド動作では、アナロググランドＶｃｍ２だけで完結した動作を行わせることができ、入力電圧Ｖｉｎによる依存性がなくなる。

（第５実施形態）
図７は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。本実施形態におけるＡ／Ｄ変換器１１０は、図１の構成に加えて、副Ａ／Ｄ変換器１１１を設ける構成としたハイブリッド型のＡ／Ｄ変換器に適用した例を示している。

図７に示すように、この実施形態においては、積分回路３のアンプ３ａの出力端子に量子化器４に並列に副Ａ／Ｄ変換器１１１を設け、次式に示すように、制御回路５のデジタル出力Ｍｏｕｔは加算器１１２により副Ａ／Ｄ変換器１１１から出力されるデジタル出力Ｌｏｕｔと加算され、加算結果がＤｏｕｔとして出力される。
Ｄｏｕｔ＝Ｍｏｕｔ＋Ｌｏｕｔ

副Ａ／Ｄ変換器１１１は、量子化器４によるＡ／Ｄ変換の過程における量子化のうちの一部を担って実行するもので、アンプ３ａの出力を取り込んでデジタル出力Ｌｏｕｔとして制御回路５のデジタル出力Ｍｏｕｔとともに加算器１１２に入力されている。加算器１１２は、制御回路５から出力されるＭｏｕｔと、副Ａ／Ｄ変換器１１１から出力されるデジタル出力Ｌｏｕｔとを加算して最終的なデジタル出力Ｄｏｕｔとする。

副Ａ／Ｄ変換器１１１には一般的に知られたＡ／Ｄ変換器を採用することができる。例えば、巡回型Ａ／Ｄ変換器を用いることができる。

このようなハイブリッド型のＡ／Ｄ変換器に適用した場合においても、第１実施形態と同様の作用効果を得ることができる。

（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。

上記各実施形態では、電源回路１０、２０、３０などを用いたが、他の回路構成により独立した基準電位Ｖｃｍ１、Ｖｃｍ２を生成するようにしても良い。また、電源回路１０、２０、３０は、回路に要求される精度と回路構成の関係で、適宜のものを選択的に用いることができる。

第１基準電位Ｖｃｍ１および第２基準電位Ｖｃｍ２は、アナロググランドとして同電位のグランドレベルに設定するものとしているが、グランドレベル以外の所定の電位となる同電位に設定することもできる。

上記実施形態では、サンプラ２のサンプル期間に対応してＤ／Ａ変換器６のサンプル期間およびホールド期間を２サイクル実施する場合を示したが、３サイクル以上実施することも可能である。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１、１００はΔΣ変調型のＡ／Ｄ変換器、２はサンプラ、３は積分回路、４は量子化器、５は制御回路、６はＤ／Ａ変換器、３ａはアンプ、１０、２０、３０は電源回路、１１、２１、２２、３１は分圧回路、１２、１３、２３、２４、３２はアンプ、３３、３４は抵抗、１１０はハイブリッド型のＡ／Ｄ変換器、１１１は副Ａ／Ｄ変換器、Ｃｓはサンプリング容量、ＣｄはＤＡＣ容量、Ｃｆは積分容量、Ｓｓ１～Ｓｓ４、Ｓｄ２、Ｓｄ３はスイッチ、Ｓｄｔ、Ｓｄｍ、Ｓｄｂは選択スイッチ、Ｖｃｍ１、Ｖｃｍ２はアナロググランドである。

Claims

サンプリング容量（Ｃｓ）、第１スイッチ（Ｓｓ１）、第２スイッチ（Ｓｓ２）、第３スイッチ（Ｓｓ３）、及び第４スイッチ（Ｓｓ４）を備え、前記第１スイッチ（Ｓｓ１）及び前記第２スイッチ（Ｓｓ２）をオンに切り替え前記第３スイッチ（Ｓｓ３）及び前記第４スイッチ（Ｓｓ４）をオフに切り替えることで入力信号を前記サンプリング容量にサンプリングするサンプラ（２）と、
ＤＡＣ容量（Ｃｄ）及び第５スイッチ（Ｓｄ２）を備え、制御信号に応じて前記ＤＡＣ容量を通じてアナログ電圧を選択的に出力するＤ／Ａ変換器（６）と、
前記サンプラおよび前記Ｄ／Ａ変換器からの入力を積分する積分器（３）と、
前記積分器の出力を量子化する量子化器（４）と、
前記量子化器の量子化結果に基づいてデジタル値を出力する制御回路（５）と、を備え、
前記Ｄ／Ａ変換器は前記積分器に接続すると共に第１制御信号により制御される第６スイッチ（Ｓｄ３）を備え、
前記サンプラは前記積分器に接続すると共に前記第６スイッチとは別体に設けられ前記第１制御信号とは異なる第２制御信号により制御される前記第３スイッチ（Ｓｓ３）を備え、
前記サンプラの前記積分器側に前記第２スイッチ（Ｓｓ２）を介して第２基準電位（Ｖｃｍ２）を与え、前記Ｄ／Ａ変換器の前記積分器側に前記第５スイッチ（Ｓｄ２）を介して前記第２基準電位と同一の第１基準電位（Ｖｃｍ１）を与える電源回路（１０、２０、３０）を備え、
前記電源回路は、前記第１基準電位および前記第２基準電位を独立して生成するＡ／Ｄ変換器。
前記電源回路は、前記サンプラの入力側に前記第４スイッチ（Ｓｓ４）を介して前記第１基準電位を与える請求項１に記載のＡ／Ｄ変換器。
前記電源回路（１０）は、所定の電圧を分圧する分圧回路（１１）と、前記分圧回路の分圧電圧をバッファして前記第１基準電位を与えるためのアンプ（１２）と、前記分圧回路の分圧電圧をバッファして前記第２基準電位を与えるためのアンプ（１３）とを備える請求項１または２に記載のＡ／Ｄ変換器。
前記電源回路（２０）は、所定の電圧を分圧する第１分圧回路（２１）および前記第１分圧回路の分圧電圧をバッファして前記第１基準電位を与えるための第１アンプ（２３）と、前記第１分圧回路とは別に設けられ前記所定の電圧を分圧する第２分圧回路（２２）および前記第２分圧回路の分圧電圧をバッファして前記第２基準電位を与えるための第２アンプ（２４）とを備える請求項１または２に記載のＡ／Ｄ変換器。
前記電源回路（３０）は、所定の電圧を分圧する分圧回路（３１）と、前記分圧回路の分圧電圧をバッファするアンプ（３２）と、前記アンプの出力に直列接続され前記第１基準電位を与えるための抵抗（３３）と、前記アンプの出力に直列接続され前記第２基準電位を与えるための抵抗（３４）とを備える請求項１または２に記載のＡ／Ｄ変換器。
請求項１から５のいずれかに記載のＡ／Ｄ変換器をΔΣ型Ａ／Ｄ変換器（１）として構成したＡ／Ｄ変換器。
前記量子化器および前記制御回路と並列に設けられた副Ａ／Ｄ変換器（１１０）を備え、
前記量子化器および前記制御回路により生成されるデジタル値と、前記副Ａ／Ｄ変換器により生成されるデジタル値と、を加算して最終的なデジタル値とする請求項１から５のいずれか一項に記載のＡ／Ｄ変換器。
１サンプリングサイクル当たり、量子化器の量子化結果を複数回フィードバックする構成の請求項６または７に記載のＡ／Ｄ変換器。