JPH0797748B2 - Ａ／ｄ変換器 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、スイツチトキヤパシタ回路を用いた複数の
Δ−Σ変換器より構成されるA/D変換器に関するもので
ある。

〔従来の技術〕

従来、スイツチトキヤパシタ回路をA/D変換器に用いる
ことが提案されている。第５図はこの回路を用いたΔ−
Σ変換器の一例を示す回路図である。図において、１は
アナログ信号入力端子、２は基準電圧源、３〜10はスイ
ツチ、11〜13は容量、14は演算増幅器、15は比較器、16
はデータフリツプフロツプ、17は出力端子であり、スイ
ツチ３〜６と容量11は１つのスイツチトキヤパシタ回路
（以下「上側スイツチトキヤパシタ回路」という）を構
成し、スイツチ７〜10と容量12はもう１つのスイツチト
キヤパシタ回路（以下「下側スイツチトキヤパシタ回
路」という）を構成する。

スイツチ3,6はコントロール回路18により一定周期（サ
ンプル周期）中の同じタイミングで閉じられ、スイツチ
4,5はスイツチ3,6と互いに重ならないタイミングで閉じ
られる。スイツチ３〜６はこのような動作をするので、
アナログ信号入力端子１に入力されたアナログ信号は、
スイツチ３が閉じられているとき容量11に充電され、ス
イツチ３の開いた時点で容量11に電荷としてサンプルさ
れ、スイツチ4,5のとじている時点で容量13に転送され
る。容量13にある電荷量は演算増幅器14の出力電圧とな
り、比較器15により接地電位と比較される。比較器15の
出力は、この時点から上記サンプリング周期の間、デー
タフリツプフロツプ16により保持される。

下側スイツチトキヤパシタ回路は、上側スイツチトキヤ
パシタ回路とほぼ同じタイミングで制御されるが、スイ
ツチ7,8のタイミングがデータフリツプフロツプ16の出
力によつてコントロール回路18を介して切り替えられる
ことが上側スイツチトキヤパシタ回路と異なつている。
すなわち、データフリツプフロツプ16の出力レベルが演
算増幅器14の出力電位が接地電位よりも高いことを示す
レベルにある時は、スイツチ７と10を閉じ、これを開い
た後にスイツチ８と９を閉じることにより、基準電圧源
２の出力電圧Vrefに相当する電荷を容量13に注入して演
算増幅器14の出力電圧を下げる。逆に、データフリツプ
フロツプ16の出力レベルが、演算増幅器14の出力電位が
接地電位よりも低いことを示すレベルにある時は、スイ
ッチ８と10,スイッチ７と９をそれぞれ前述と同様なタ
イミングで閉じることにより、基準電圧源の出力電圧Vr
efに相当する電荷を容量13から引き抜いて、演算増幅器
14の出力電圧を上昇させる。

第５図に示す回路は、容量11,12を同じ値にした場合、
絶対値が最大Vrefのアナログ入力電圧を±Vrefの大きさ
を表わす１ビツトの符号列（データフリツプフロツプ16
の出力に現われる）に変換するオーバーサンプル型のA/
D変換器すなわちΔ−Σ変換器として動作する。

次に容量11,12,13を同じ値とした場合の動作について説
明する。あるサンプル点で演算増幅器14の出力電位が接
地電位よりもわずかに低く、かつ、次のサンプル点のア
ナログ入力電圧が＋Vrefであるとき、後者のサンプル点
での演算増幅器14の出力電圧は、比較器15,データフリ
ツプフロツプ16,スイツチ７〜10の制御により加算され
る＋Vref（帰還信号の電圧値）とアナログ入力電圧とに
より、＋2Vrefよりもわずかに低い値になる。負側につ
いても同様であり、演算増幅器14の出力振幅は、接地電
位に対する尖頭値が2Vref未満となる。

次にΔ−Σ変換器の伝達特性について説明する。まず、
アナログ入力電圧のＺ変換をx,演算増幅器14の出力を比
較器15により＋Vrefまたは−Vrefと判定した時に加算さ
れる量子化誤差のＺ変換をq,データフリツプフロツプ16
の出力に現われる出力信号のＺ変換をｙとする。演算増
幅器14は容量13によりアナログ入力電圧と帰還信号（＋
Vrefまたは−Vref）との和を積分することから、次のよ
うになる。

ｙ＝（Ｘ−Z^-1ｙ）／（１−Z^-1）＋ｑ ∴ｙ＝ｘ＋（１−Z^-1）ｑ 上式から分かるように、Δ−Σ変換器では量子化時点で
ランダムに加算される量子化誤差ｑ（白色）が出力に微
分されて現われるため、サンプル周期の逆数（サンプル
周波数）よりも充分低い信号帯域内の雑音成分は微分特
性により小さくなる。A/D変換器において、上記信号帯
域内の雑音成分を更に小さくするために筆者らはΔ−Σ
変換器を複数個使用した多段形変換器を提案している
（参考文献：信学会総合全国大会60年度No.603）。

第６図はその多段形変換器の一例を示す回路図であつ
て、20,30はΔ−Σ変換器、40は信号を１サンプル遅延
させるレジスタ、50は微分回路、60は加算器、70は出力
端子であり、Δ−Σ変換器20は演算増幅器21,比較器22,
データフリツプフロツプ23および２個のスイツチトキヤ
パシタ回路から構成され、Δ−Σ変換器30は演算増幅器
31,比較器32,データフリツプフロツプ33および２個のス
イツチトキヤパシタ回路から構成される。

Δ−Σ変換器30は、Δ−Σ変換器20を構成する演算増幅
器21の出力信号をΔ−Σ変換する。変換された信号は微
分回路50で微分され、加算器60でΔ−Σ変換器20の１サ
ンプル前の出力値に加算される。ここで、比較器22,32
で加算される量子化誤差の値をそれぞれq1,q2とし、演
算増幅器21の出力値をy3とし、Δ−Σ変換器20,30の出
力値をy1,y2とし、加算器60の出力値をy4とすると、次
のようになる。

y1＝ｘ＋（１−Z^-1）q1 y3＝ｘ−Z^-1q1 y2＝y3＋（１−Z^-1）q2 ＝ｘ−Z^-1q1＋（１−Z^-1）q2 y4＝y1Z^-1＋（１−Z^-1）y2 ＝ｘ＋（１−Z^-1）^２q2 このため、出力端子70には、ランダムな量子化誤差q2が
２階微分されて現われるため、信号帯域内の雑音成分は
第５図のΔ−Σ変換器における雑音成分よりも更に小さ
くなる。なお以上のことは特願昭60−18506号として出
願している。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来の多段形変換器では、第５
図のΔ−Σ変換器についての説明で述べたように、演算
増幅器の出力振幅が基準電圧の２倍となり、これをΔ−
Σ変換するΔ−Σ変換器30ではΔ−Σ変換器20の２倍の
基準電圧を用い、演算増幅器31の出力振幅をΔ−Σ変換
器20の基準電圧（最大入力振幅）の４倍として動作させ
る必要があり、電源電圧一定のもとでは入力信号振幅を
小さくせざるを得なかつた。即ち回路の雑音の影響を受
け易くなり、高いS/Nが得にくいという問題があつた。

〔問題点を解決するための手段〕

このような問題を解決するためこの発明は、下側スイッ
チトキャパシタ回路（第２のスイッチトキャパシタ回
路）にあらかじめ基準電圧を蓄わえておくようにしたも
のである。

〔作用〕

データフリツプフロツプの内容にかかわらず容量に基準
電圧に相当する電荷が与えられ、データフリツプフロツ
プの内容に応じて電荷転送の極性が切換えられる。

〔実施例〕

第１図はこの発明の一実施例を示す回路図であり、100
は第１のΔ−Σ変換器、200は第２のΔ−Σ変換器、300
は微分回路、400は加算回路、500は出力端子、101〜109
および201〜208はスイツチ、111〜113および209〜211は
容量、114および212は第１および第２の演算増幅器、11
4a,114b,114cは第１の演算増幅器の反転入力端子、非反
転入力端子、出力端子、212a,212b,212cは第２の演算増
幅器の反転入力端子、非反転入力端子，出力端子、115
および213は第１および第２の比較器、116および214は
第１および第２のデータフリツプフロツプ、T1,T2は第
1,第２のスイツチトキヤパシタ回路の入力端子、T3およ
びT4は入力端子、117,118,217,218はコントロール回路
である。スイツチ101〜104,容量111,スイッチ201〜204,
容量209等の上側のスイッチトキャパシタ回路は第１の
スイッチトキャパシタ回路と定義し、スイッチ105〜10
9,容量112,スイッチ205〜208,容量210等の下側スイッチ
トキャパシタ回路は第２のスイッチトキャパシタ回路と
定義する。

このように構成されたA/D変換器の動作について説明す
る。第１のスイツチトキヤパシタ回路を構成するスイツ
チ101〜104および容量111は、第５図におけるスイツチ
３〜６および容量11と同じ動作により、入力アナログ信
号をサンプルし、容量113に転送する。データフリツプ
フロツプ116は、この時点で比較器115の出力信号を保持
し、サンプリング周期中における容量111から容量113へ
の電荷送りにかかつた時間t1（普通、サンプリング周期
の半分）の残りの時間t2にスイツチ106,107又は108,109
のどちらか１組のスイツチを次のように閉じる。すなわ
ち、時間t1でスイツチ105,108を閉じて、容量112に基準
電圧に相当する電荷を与えておき、データフリツプフロ
ツプ116の出力レベルが時間t1の終わりに演算増幅器114
の出力電位が接地電位よりも高かつたことを示すレベル
にある時は、スイツチ105,108を開にするとともにスイ
ツチ106,107を閉じることにより、基準電圧源２の出力
電位Vrefに相当する電荷を容量113に注入して演算増幅
器114の出力電位を下げる。逆にデータフリツプフロツ
プ116の出力レベルが時間t1の終わりに演算増幅器114の
出力電位が接地電位よりも低かつたことを示すレベルに
ある時は、スイツチ108,109を閉じることにより、基準
電圧源２の出力電圧Vrefに相当する電荷を容量113から
引き抜いて演算増幅器114の出力電位を上げる。この場
合、コンデンサ112はすでに充電されているため時間t1
で行なわれたアナログ入力電圧の加算に対する帰還信号
が時間t2で加算されるため、時間t2の終わりでの演算増
幅器114の最大出力振幅は従来のように±2Vrefとなら
ず、±Vrefとなる。ただし、容量111〜113は同じ値であ
る。

Δ−Σ変換器200は第５図に示すΔ−Σ変換器と同じ動
作を行ない、時間t2の終了時点での演算増幅器117の出
力信号をΔ−Σ変換する。この場合、入力電圧の最大振
幅が±Vrefであるため、基準電圧もVrefであり、演算増
幅器212の出力振幅は±2Vrefを越えない。

以上の動作を図によつて更に詳細に説明する。第４図は
回路が平衡状態にあるときの状態を示しており、第４図
（ａ）は入力端子１に供給された電圧が時間t_1-1，t_1-2
で容量111に充電され、その結果に基づき時間t_2-1，t
_2-2で容量113が充電されている状態を表わしており、第
４図（ｂ）は時間t_2-1，t_2-2で容量112が充電され、そ
の結果に基づき時間t_1-1，t_1-2で容量113が充電される
状態を表わしている。

入力信号の値を1V、基準電圧２すなわちVrefの値を1V、
前回のt1のタイミングにおける演算増幅器114の出力電
圧を−0.9V、容量111に充電される電圧を0.9Vと仮定す
ると時間t_1-1における演算増幅器114の出力は前回タイ
ミングのときの値−0.9Vに容量111の電圧を反転したも
のを加えた値であるから次のようになる。

−0.9＋（−１）×0.9＝−0.9−0.9＝−1.8V この結果にもとづき第４図（ａ）に示すように容量113
が充電され、またこの期間は容量112が充電される。

比較器115は時間t_2-2の終期において入力信号が正であ
れば「ハイ」の論理レベルを出力し、入力信号が負であ
れば「ロー」の論理レベルを出力し、この出力はデータ
フリツプフロツプに取込まれ、コントロール回路118は
データフリツプフロツプの出力ばハイ（又はロー）のと
き容量112の電圧が正（又は負）となるような極性に各
スイツチをコントロールするようになつている。時間t
_1-1の終期において演算増幅器114の出力は−1.8Vであつ
たので、時間t_2-1でもこの値はそのまま保たれ、時間t
_2-2の終期で比較器115はローレベルの信号を送出し、こ
の値がデータフリツプフロツプ116に取込まれる。この
ため時間t_2-2の終期において、コントロール回路118は
容量112の電圧が負となるような極性に各スイツチをコ
ントロールするので、演算増幅器114の出力は前回の出
力値−1.8Vに容量112の電圧−1Vが反転され次のように
なる。

−1.8＋（−１）×（−１）＝−1.8＋１＝−0.2V 同様にして時間t_1-2における出力は次のようになる。

−0.2＋（−１）×（0.9）＝−0.2−0.9＝−1.1V 時間t_2-2では次のようになる。

−1.1＋（−１）×（−１）＝−1.1＋１＝−0.1V 以下同様に時間t1と時間t2における値は次のようにな
る。

このように時間t2ではいかなるときでも基準電圧以上に
なることがない。そして、時点t₂の終期毎に差動増幅器
出力が次段でサンプリングされるようになつているの
で、この発明では後段の入力は基準電圧Vref以上とはな
らず、このため、入力信号を小さくする必要がなく、高
いS/Nが確保できる。

第１図のA/D変換器における伝達特性は前述した第６図
のA/D変換器で使用した出力値を使用すると、次のよう
になる。

y1＝ｘ＋（１−Z^-1）q1 y3＝y1−q1−y1＝−q1 y2＝y3＋（１−Z^-1）q2 ＝−q1＋（１−Z^-1）q2 y4＝y1＋（１−Z^-1）y2 ＝ｘ＋（１−Z^-1）^２q2 このため、第６図のA/D変換器と同じ特性が、Δ−Σ変
換器200の演算増幅器212の出力振幅を1/2に改善して実
現できる。

第２図は第１図におけるスイツチ105〜109,容量112から
なる第２のスイッチトキャパシタ回路の寄生容量に対す
る電気的特性を改善するもので、スイツチ108,107の接
続される容量の端子に更にスイツチ117を接続し、スイ
ツチ117の他方の端子は接地端子に接続したものであ
る。このスイツチ117は常に開放状態にあり、オン／オ
フ動作はさせない。スイツチ105〜109の動作は第１図で
説明したものと同一である。スイツチ105〜109,117のサ
イズが全て等しく、容量112単体の両端子の寄生容量が
等しいように設計するとこの構成では、容量112の両端
子に接続されるスイツチの数がいずれも３個になり、容
量112の各端子に接続される寄生容量の値を等しくする
ことができる。従つてスイツチ108,109を閉じる場合
も、スイツチ106,107を閉じる場合も、同じ電荷量を容
量113に転送でき、寄生容量による転送電荷量のアンバ
ランスを解消できる。この結果、寄生容量に不感な上記
第２のスイッチトキャパシタ回路が実現でき、第２のス
イッチトキャパシタ回路の精度向上を可能にする。

第３図はｎ個のΔ−Σ変換器を多段構成にした場合の実
施例であつて、第１図における第１のΔ−Σ変換器100
と同一のΔ−Σ変換器を第１から第ｎ−１までのΔ−Σ
変換器に用い、第１図における第２のΔ−Σ変換器200
を第ｎのΔ−Σ変換器に用い、各Δ−Σ変換器に基準電
圧源２を接続し、第ｉ番目のΔ−Σ変換器内の演算増幅
器出力を第ｉ＋１番目の信号入力端子に接続し、第ｉ番
目のΔ−Σ変換器の出力信号はｉ−１階の微分回路に入
力し、その出力を加算器400に入力し、その出力をA/D変
換器の出力とするものである。このような各段構成にお
いても、第ｉ番目のΔ−Σ変換器内の演算増幅器出力の
振幅を従来構成のものより1/2に減らせるため、第６図
で説明したのと同様の効果がある。

又、第１図，第３図において最終番目のΔ−Σ変換器
（即ち第１図では第２のΔ−Σ変換器、第３図では第ｎ
番目のΔ−Σ変換器）の構成を第１のΔ−Σ変換器の構
成と異なつているのは、その後にΔ−Σ変換器が接続さ
れないために、少しでもシンプルな回路を適用をしたま
でであつて、もちろん最終番目のΔ−Σ変換器にも第１
のΔ−Σ変換器と同一のものを使用しても差しつかえな
い。

〔発明の効果〕

以上説明したようにこの発明は、下側スイツチトキヤパ
シタ回路をあらかじめ基準電圧で充電しておき、この電
圧を入力信号のサンプリング結果に応じて正極性または
負極性として出力するようにしたので、電源電圧一定の
もとでも従来のように入力信号の振幅を小さくする必要
がなく、このため高いS/Nが得られるという効果を有す
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はス
イツチトキヤパシタ回路の改良例を示す回路図、第３図
は他の実施例を示すブロック図、第４図は動作を説明す
るためのタイミングを示す図、第５図は従来の一例を示
す回路図、第６図は従来の他の例を示す回路図である。 100〜200……Δ−Σ変換器、101〜104,105〜109,201〜2
04,205〜208……スイツチ、111,112,113,209,210,211…
…容量、114,212……差動増幅器、115,213……比較器、
116,214……データフリツプフロツプ、300……微分回
路、400……加算器。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−46622（ＪＰ，Ａ) 特開 昭60−32433（ＪＰ，Ａ) 特開 昭60−33739（ＪＰ，Ａ) 特開 昭60−223331（ＪＰ，Ａ) 特開 昭60−31315（ＪＰ，Ａ) 特開 昭60−39924（ＪＰ，Ａ) 特公 平３−927（ＪＰ，Ｂ２) 特公 昭64−6573（ＪＰ，Ｂ２) 昭和60年度電子通信学会総合全国大学講 演論文集（４）Ｐ．２−321

Claims (1)

【特許請求の範囲】
1. 【請求項１】入力信号のサンプリングを行なう第１のス
   イッチトキャパシタ回路と、入力信号のサンプリング結
   果に応じて基準電圧のサンプリングを行なう第２のスイ
   ッチトキャパシタ回路と、入力信号のサンプリング結果
   に対応して第２のスイッチトキャパシタ回路の出力極性
   を決定するコントロール回路と、第１および第２のスイ
   ッチトキャパシタ回路の出力に応じてその両出力を加算
   または減算を行なって量子化を行なう量子化回路とから
   構成されるΔ−Σ変換器が複数個で構成され、先頭のΔ
   −Σ変換器は入力信号をΔ−Σ変換し、２段目以降のΔ
   −Σ変換器は前段のΔ−Σ変換器の量子化誤差をΔ−Σ
   変換したものを微分するように構成し、各Δ−Σ変換器
   の出力を加算する加算回路とからなるA/D変換器におい
   て、少なくとも最終段以外のΔ−Σ変換器の第２のスイ
   ッチトキャパシタ回路はあらかじめ基準電圧を充電して
   おき、入力信号のサンプリング結果に応じて充電された
   電圧の極性を正極性とするか負極性とするかを決定して
   出力することを特徴とするA/D変換器。