JPH05252034A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH05252034A JPH05252034A JP4046539A JP4653992A JPH05252034A JP H05252034 A JPH05252034 A JP H05252034A JP 4046539 A JP4046539 A JP 4046539A JP 4653992 A JP4653992 A JP 4653992A JP H05252034 A JPH05252034 A JP H05252034A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- voltage
- amplifier
- full
- scale
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/186—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedforward mode, i.e. by determining the range to be selected directly from the input signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
- H03M1/146—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages all stages being simultaneous converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】低電源電圧で動作する高速高精度のＡＤ変換器
を提供する。 【構成】直並列型またはパイプライン型ＡＤ変換器にお
いて、２段目以降のブロックのサブＡＤ変換器例えば２
−１にフルスケール電圧を調整する手段３を設けること
とする。 【効果】比較的利得の低いアンプを用いることができ、
また電源電圧を低下させることができる、高速高精度な
ＡＤ変換器を提供することができる。
を提供する。 【構成】直並列型またはパイプライン型ＡＤ変換器にお
いて、２段目以降のブロックのサブＡＤ変換器例えば２
−１にフルスケール電圧を調整する手段３を設けること
とする。 【効果】比較的利得の低いアンプを用いることができ、
また電源電圧を低下させることができる、高速高精度な
ＡＤ変換器を提供することができる。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するＡＤ変換器に関し、特に電源電圧を低
くしたＡＤ変換器に関する。
ル信号に変換するＡＤ変換器に関し、特に電源電圧を低
くしたＡＤ変換器に関する。
【０００２】
【従来の技術】従来、高速で分解能の高いＡＤ変換方式
として、直並列型またはパイプライン型ＡＤ変換器が知
られている。例えばアイ・エス・エス・シー・シー、１
９８７年２１０頁から２１１頁(International Solid-S
tate Circuits Conference 1987 )にパイプライン型Ａ
Ｄ変換器が報告されている。この変換器は、並列型ＡＤ
変換器のように、電圧比較器を分解能分用意して変換を
全比較器一斉に行なうのではなく、サブＡＤ変換器を含
むいくつかのブロックを用いて、上位ブロックのサブＡ
Ｄ変換器により上位ビットで粗くＡＤ変換した後、次段
以降の下位ブロックのサブＡＤ変換器により下位ビット
で逐次上位の粗さを補正することにより、数ビットずつ
変換結果を得て行く変換器である。このようなＡＤ変換
器では、電圧比較器の数が膨大になる並列型ＡＤ変換器
に比べ、比較器の数を大幅に少なくできるので低消費電
力化できる。このためこの方式は、高速で高分解能が必
要なＡＤ変換器に適した方式である。
として、直並列型またはパイプライン型ＡＤ変換器が知
られている。例えばアイ・エス・エス・シー・シー、１
９８７年２１０頁から２１１頁(International Solid-S
tate Circuits Conference 1987 )にパイプライン型Ａ
Ｄ変換器が報告されている。この変換器は、並列型ＡＤ
変換器のように、電圧比較器を分解能分用意して変換を
全比較器一斉に行なうのではなく、サブＡＤ変換器を含
むいくつかのブロックを用いて、上位ブロックのサブＡ
Ｄ変換器により上位ビットで粗くＡＤ変換した後、次段
以降の下位ブロックのサブＡＤ変換器により下位ビット
で逐次上位の粗さを補正することにより、数ビットずつ
変換結果を得て行く変換器である。このようなＡＤ変換
器では、電圧比較器の数が膨大になる並列型ＡＤ変換器
に比べ、比較器の数を大幅に少なくできるので低消費電
力化できる。このためこの方式は、高速で高分解能が必
要なＡＤ変換器に適した方式である。
【０００３】この変換器の原理を、図２を用いて説明す
る。図２の第１のブロック１は、上位ｍビットのＡＤ変
換を行なうと同時に、残余信号と呼ばれる信号を作り出
すブロックである。このブロックは、変換すべきアナロ
グ信号を入力し、まずｍビットのサブＡＤ変換器１−１
により上位ｍビットの変換結果を出力する。次にＡＤ変
換器１−１の変換結果をｍビットのＤＡ変換器１−２で
アナログ信号に再生する。それと同時に、入力アナログ
信号と、ＤＡ変換器で再生した信号との差信号（残余信
号）を誤差増幅アンプ１−３により作りだして、それを
次のブロックへ増幅して出力するものである。残余信号
とは、入力アナログ信号をｍビットで粗く量子化したと
きに、変換されずに残った信号成分である。すなわち入
力信号の大きさをｍビットで量子化すると、いくつかの
量子化ステップと、その余りの成分になる。これは割算
にたとえれば、入力信号を量子化レベルで割算し、その
ときの商と余りになる。残余信号は、この余りに相当す
るものである。この余りは、次の第２のブロックに属す
るサブＡＤ変換器２−１で、１段目の量子化における１
量子化レベルを２段目のフルスケールとして、再び量子
化すればさらに細かく下位ビットの量子化をすることが
でき、これにより、上位ビットの粗さを下位ビットによ
り補正することができる。このようにして少ない比較器
により、高速でかつ分解能の高いＡＤ変換器を実現する
ことができる。
る。図２の第１のブロック１は、上位ｍビットのＡＤ変
換を行なうと同時に、残余信号と呼ばれる信号を作り出
すブロックである。このブロックは、変換すべきアナロ
グ信号を入力し、まずｍビットのサブＡＤ変換器１−１
により上位ｍビットの変換結果を出力する。次にＡＤ変
換器１−１の変換結果をｍビットのＤＡ変換器１−２で
アナログ信号に再生する。それと同時に、入力アナログ
信号と、ＤＡ変換器で再生した信号との差信号（残余信
号）を誤差増幅アンプ１−３により作りだして、それを
次のブロックへ増幅して出力するものである。残余信号
とは、入力アナログ信号をｍビットで粗く量子化したと
きに、変換されずに残った信号成分である。すなわち入
力信号の大きさをｍビットで量子化すると、いくつかの
量子化ステップと、その余りの成分になる。これは割算
にたとえれば、入力信号を量子化レベルで割算し、その
ときの商と余りになる。残余信号は、この余りに相当す
るものである。この余りは、次の第２のブロックに属す
るサブＡＤ変換器２−１で、１段目の量子化における１
量子化レベルを２段目のフルスケールとして、再び量子
化すればさらに細かく下位ビットの量子化をすることが
でき、これにより、上位ビットの粗さを下位ビットによ
り補正することができる。このようにして少ない比較器
により、高速でかつ分解能の高いＡＤ変換器を実現する
ことができる。
【０００４】また従来のスイッチング型アンプやコンパ
レータを用いるＣＭＯＳおよびＢｉＣＭＯＳＡＤおよび
ＤＡ変換器では、アナログスイッチの電源電圧は外部か
ら印加される電源電圧をそのまま利用していた。これは
特にパイプライン型ＡＤ変換器に限らず、並列型や直並
列型、サブレンジ型でも同様に電源電圧をそのまま利用
していた。
レータを用いるＣＭＯＳおよびＢｉＣＭＯＳＡＤおよび
ＤＡ変換器では、アナログスイッチの電源電圧は外部か
ら印加される電源電圧をそのまま利用していた。これは
特にパイプライン型ＡＤ変換器に限らず、並列型や直並
列型、サブレンジ型でも同様に電源電圧をそのまま利用
していた。
【０００５】
【発明が解決しようとする課題】ところで、従来の直並
列型またはパイプラインＡＤ変換器では、差信号を作り
出す誤差増幅アンプの精度と動作速度が重要であり、高
利得でかつ高速のアンプが必要であった。この高利得で
高速なアンプを作るためには電源電圧を低く出来ないと
いう問題点があった。また、従来のスイッチング型アン
プやコンパレータを用いたＡＤおよびＤＡ変換器では、
電源電圧をそのままアナログスイッチの電源電圧に用い
ており、電源電圧を低くするとアナログスイッチが動作
しなくなるため、電源電圧を低下できないという問題も
あった。本発明は、低電源電圧で動作する高速高精度の
ＡＤ変換器を提供することを目的とする。
列型またはパイプラインＡＤ変換器では、差信号を作り
出す誤差増幅アンプの精度と動作速度が重要であり、高
利得でかつ高速のアンプが必要であった。この高利得で
高速なアンプを作るためには電源電圧を低く出来ないと
いう問題点があった。また、従来のスイッチング型アン
プやコンパレータを用いたＡＤおよびＤＡ変換器では、
電源電圧をそのままアナログスイッチの電源電圧に用い
ており、電源電圧を低くするとアナログスイッチが動作
しなくなるため、電源電圧を低下できないという問題も
あった。本発明は、低電源電圧で動作する高速高精度の
ＡＤ変換器を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のＡＤ変換器は、例えば図１に示すように、
直並列型またはパイプライン型ＡＤ変換器において、２
段目以降のブロックのサブＡＤ変換器例えば２−１にフ
ルスケール電圧を調整する手段３を設けることとする。
ここで、フルスケール電圧を調整する手段としては、例
えば図７または図８に示すように、前段ブロックのサブ
ＡＤ変換器における参照電圧発生回路の抵抗ストリング
４の１量子化電圧ステップを与える複数端子にそれぞれ
誤差増幅アンプ１−３と同じ増幅器３−１および３−２
を接続して得られる該増幅器の出力間電圧を当該段の抵
抗ストリング３−３の両端に与えることによりフルスケ
ール電圧を発生させるフルスケール調整用アンプ機構を
備えることとすればよい。この場合に、誤差増幅アンプ
およびフルスケール調整用アンプ機構として、例えば図
８に示すように、アンプとスイッチと容量から成るスイ
ッチドキャパシタ型増幅器を用いることとすれば、直線
性や利得精度のよい増幅器が得られ好ましい。またスイ
ッチドキャパシタ型増幅器のアンプには、例えば図６に
示すように、ＣＭＯＳインバータを用いることができ
る。あるいは、スイッチドキャパシタ型増幅器のアンプ
に、同じく図６に示すように、定電流源負荷を用いたイ
ンバータアンプを用いることもできる。あるいはフルス
ケール調整用アンプ機構に、例えば図９または図１０に
示すように、当該段の抵抗ストリングの上端のリセット
電圧としてフルスケール電圧と等しいまたはこれに近い
電圧を与えるリセット手段を備えるようにすれば、リセ
ットについても高速化できる。あるいはまた、フルスケ
ール調整用アンプ機構に、例えば図１１に示すように、
前段の抵抗ストリングの端子間電圧を切り替えてフルス
ケール調整用アンプへの入力電圧を得られるように、切
り替え回路５を設けることとすれば、前段の抵抗ストリ
ングの値にばらつきがあって分圧電圧が一様でない場合
でも適切なフルスケール電圧を作り出すことができ好ま
しい。
めの本発明のＡＤ変換器は、例えば図１に示すように、
直並列型またはパイプライン型ＡＤ変換器において、２
段目以降のブロックのサブＡＤ変換器例えば２−１にフ
ルスケール電圧を調整する手段３を設けることとする。
ここで、フルスケール電圧を調整する手段としては、例
えば図７または図８に示すように、前段ブロックのサブ
ＡＤ変換器における参照電圧発生回路の抵抗ストリング
４の１量子化電圧ステップを与える複数端子にそれぞれ
誤差増幅アンプ１−３と同じ増幅器３−１および３−２
を接続して得られる該増幅器の出力間電圧を当該段の抵
抗ストリング３−３の両端に与えることによりフルスケ
ール電圧を発生させるフルスケール調整用アンプ機構を
備えることとすればよい。この場合に、誤差増幅アンプ
およびフルスケール調整用アンプ機構として、例えば図
８に示すように、アンプとスイッチと容量から成るスイ
ッチドキャパシタ型増幅器を用いることとすれば、直線
性や利得精度のよい増幅器が得られ好ましい。またスイ
ッチドキャパシタ型増幅器のアンプには、例えば図６に
示すように、ＣＭＯＳインバータを用いることができ
る。あるいは、スイッチドキャパシタ型増幅器のアンプ
に、同じく図６に示すように、定電流源負荷を用いたイ
ンバータアンプを用いることもできる。あるいはフルス
ケール調整用アンプ機構に、例えば図９または図１０に
示すように、当該段の抵抗ストリングの上端のリセット
電圧としてフルスケール電圧と等しいまたはこれに近い
電圧を与えるリセット手段を備えるようにすれば、リセ
ットについても高速化できる。あるいはまた、フルスケ
ール調整用アンプ機構に、例えば図１１に示すように、
前段の抵抗ストリングの端子間電圧を切り替えてフルス
ケール調整用アンプへの入力電圧を得られるように、切
り替え回路５を設けることとすれば、前段の抵抗ストリ
ングの値にばらつきがあって分圧電圧が一様でない場合
でも適切なフルスケール電圧を作り出すことができ好ま
しい。
【０００７】電源電圧が低くてもアナログスイッチ動作
を高速にするためには、例えば図１２のように、アナロ
グスイッチを駆動する電圧を、他の部分への供給電圧よ
りも高い電圧とすることとする。あるいはこのために、
外部供給電圧を昇圧する昇圧回路を内蔵し、該昇圧回路
の出力電圧により例えば図１３のように、アナログスイ
ッチを駆動することもできる。あるいはアナログスイッ
チに、例えば図１４のように、しきい電圧が他のトラン
ジスタよりも低いしきい電圧のＭＯＳトランジスタを用
いることにより、スイッチの高速動作を図ることとして
もよい。このアナログスイッチの駆動電圧の高電圧化、
昇圧電源の利用、または低しきい電圧のトランジスタの
利用は、パイプライン変換器の誤差増幅アンプのアナロ
グスイッチだけでなく、例えば図１５に示すような、ア
ナログスイッチを用いたコンパレータにも適用すること
ができ、コンパレータ回路の低電圧化に役立つ。さら
に、コンパレータ回路だけでなく、アナログスイッチを
用いた並列型、直並列型、サブレンジ型などのＣＭＯＳ
またはＢｉＣＭＯＳのＡＤ変換器、またはアナログスイ
ッチを用いたＤＡ変換器、さらには一般にスイッチドキ
ャパシタ回路の低電圧化に役立つことはもちろんであ
る。
を高速にするためには、例えば図１２のように、アナロ
グスイッチを駆動する電圧を、他の部分への供給電圧よ
りも高い電圧とすることとする。あるいはこのために、
外部供給電圧を昇圧する昇圧回路を内蔵し、該昇圧回路
の出力電圧により例えば図１３のように、アナログスイ
ッチを駆動することもできる。あるいはアナログスイッ
チに、例えば図１４のように、しきい電圧が他のトラン
ジスタよりも低いしきい電圧のＭＯＳトランジスタを用
いることにより、スイッチの高速動作を図ることとして
もよい。このアナログスイッチの駆動電圧の高電圧化、
昇圧電源の利用、または低しきい電圧のトランジスタの
利用は、パイプライン変換器の誤差増幅アンプのアナロ
グスイッチだけでなく、例えば図１５に示すような、ア
ナログスイッチを用いたコンパレータにも適用すること
ができ、コンパレータ回路の低電圧化に役立つ。さら
に、コンパレータ回路だけでなく、アナログスイッチを
用いた並列型、直並列型、サブレンジ型などのＣＭＯＳ
またはＢｉＣＭＯＳのＡＤ変換器、またはアナログスイ
ッチを用いたＤＡ変換器、さらには一般にスイッチドキ
ャパシタ回路の低電圧化に役立つことはもちろんであ
る。
【０００８】
【作用】本発明により、直並列型またはパイプライン型
ＡＤ変換器の２段目以降のブロックのサブＡＤ変換器に
フルスケール電圧を調整する手段を設けることにより、
誤差増幅アンプの利得不足により発生する、２段目以降
への誤差信号をなくすようにフルスケール電圧を調整し
補正することが可能になる。またその結果、誤差増幅ア
ンプが特に高利得である必要がなくなり、低電源化が可
能になる。そしてこの場合に、フルスケール電圧を調整
する手段として、前段の参照電圧発生回路の抵抗ストリ
ングから誤差増幅アンプと同じスイッチドキャパシタ型
増幅器を用いてフルスケールを発生させることとするこ
とにより、誤差増幅アンプに利得の低いアンプを用いて
も、必然的に変換誤差が生じなくなる。そして、プロセ
スパラメータが変動してアンプの利得が変動することが
あっても、信号の増幅度が変わると同時に、フルスケー
ルも変動するので、変換誤差にならない。したがって特
に高利得の増幅器を要することがなくなり、低電源を用
いることが可能になる。
ＡＤ変換器の２段目以降のブロックのサブＡＤ変換器に
フルスケール電圧を調整する手段を設けることにより、
誤差増幅アンプの利得不足により発生する、２段目以降
への誤差信号をなくすようにフルスケール電圧を調整し
補正することが可能になる。またその結果、誤差増幅ア
ンプが特に高利得である必要がなくなり、低電源化が可
能になる。そしてこの場合に、フルスケール電圧を調整
する手段として、前段の参照電圧発生回路の抵抗ストリ
ングから誤差増幅アンプと同じスイッチドキャパシタ型
増幅器を用いてフルスケールを発生させることとするこ
とにより、誤差増幅アンプに利得の低いアンプを用いて
も、必然的に変換誤差が生じなくなる。そして、プロセ
スパラメータが変動してアンプの利得が変動することが
あっても、信号の増幅度が変わると同時に、フルスケー
ルも変動するので、変換誤差にならない。したがって特
に高利得の増幅器を要することがなくなり、低電源を用
いることが可能になる。
【０００９】さらに、外部電源電圧が低くても、アナロ
グスイッチを高い電圧で駆動するかあるいはスイッチ用
トランジスタとして低いしきい電圧のものを用いること
とした。このことにより、電源電圧が低いときに問題で
あったスイッチがオンとならない問題点を解決すること
ができるようになる。
グスイッチを高い電圧で駆動するかあるいはスイッチ用
トランジスタとして低いしきい電圧のものを用いること
とした。このことにより、電源電圧が低いときに問題で
あったスイッチがオンとならない問題点を解決すること
ができるようになる。
【００１０】また増幅器にスイッチドキャパシタ型増幅
器を用いれば、抵抗型増幅器を用いる場合より直線性や
利得精度がよいので高精度の変換が得られる。
器を用いれば、抵抗型増幅器を用いる場合より直線性や
利得精度がよいので高精度の変換が得られる。
【００１１】以上により、直並列型またはパイプライン
型ＡＤ変換器の高速高精度の長所を生かしたＡＤ変換が
低電源を用いて実現可能になる。
型ＡＤ変換器の高速高精度の長所を生かしたＡＤ変換が
低電源を用いて実現可能になる。
【００１２】
【実施例】図１に、本発明の第１の実施例を示す。本実
施例では２段目のＡＤ変換器２−１に、フルスケール調
整機構３を設けて、誤差増幅アンプ１−３のアンプの性
能が不十分で２段目のフルスケールが変わってしまった
としても、それが変換誤差にならないようにしている。
本実施例ではＡＤ変換器は２段目までしかないが、パイ
プラインＡＤ変換器のように何段かのサブＡＤ変換器を
持つ変換器でも、それぞれのＡＤ変換器のフルスケール
調整機構を設けることにより、変換誤差を防止すること
ができる。
施例では２段目のＡＤ変換器２−１に、フルスケール調
整機構３を設けて、誤差増幅アンプ１−３のアンプの性
能が不十分で２段目のフルスケールが変わってしまった
としても、それが変換誤差にならないようにしている。
本実施例ではＡＤ変換器は２段目までしかないが、パイ
プラインＡＤ変換器のように何段かのサブＡＤ変換器を
持つ変換器でも、それぞれのＡＤ変換器のフルスケール
調整機構を設けることにより、変換誤差を防止すること
ができる。
【００１３】本発明の効果を説明するために、図３によ
って、アンプの利得誤差によって発生する変換誤差を説
明する。図３では、１段目のＡＤ変換器は２ビットの分
解能を持ち、入力電圧のフルスケールを４分割するとき
を例にとって説明している。第１のブロックは図３の下
側に示す残余信号（すなわち入力信号と２ビット量子化
したときのアナログ再生信号との差信号）を発生する。
もし、残余信号を増幅するアンプの利得が不十分である
と残余信号の値は本来のフルスケール値に到達せず、図
示するように小さなフルスケール値になってしまう。こ
のフルスケール値と本来のフルスケール値との誤差があ
ると、２段目のＡＤ変換器の量子化においてビット欠け
が生ずる。このため変換誤差が大きくなる。このビット
欠けを生じないためには、２段目のフルスケールを、残
余信号を増幅する誤差増幅アンプの利得不足から生じる
小さなフルスケールにあわせれば良い。そこで図１に示
すようにフルスケール調整機構３を設けて２段目のフル
スケールを小さなフルスケールに合わせている。これに
よりビット欠けの誤差は生じない。
って、アンプの利得誤差によって発生する変換誤差を説
明する。図３では、１段目のＡＤ変換器は２ビットの分
解能を持ち、入力電圧のフルスケールを４分割するとき
を例にとって説明している。第１のブロックは図３の下
側に示す残余信号（すなわち入力信号と２ビット量子化
したときのアナログ再生信号との差信号）を発生する。
もし、残余信号を増幅するアンプの利得が不十分である
と残余信号の値は本来のフルスケール値に到達せず、図
示するように小さなフルスケール値になってしまう。こ
のフルスケール値と本来のフルスケール値との誤差があ
ると、２段目のＡＤ変換器の量子化においてビット欠け
が生ずる。このため変換誤差が大きくなる。このビット
欠けを生じないためには、２段目のフルスケールを、残
余信号を増幅する誤差増幅アンプの利得不足から生じる
小さなフルスケールにあわせれば良い。そこで図１に示
すようにフルスケール調整機構３を設けて２段目のフル
スケールを小さなフルスケールに合わせている。これに
よりビット欠けの誤差は生じない。
【００１４】図４は本発明の第２の実施例である。本発
明では誤差増幅アンプの利得が不十分であっても、第１
の実施例のようにフルスケール調整機構を設けているた
め、変換誤差を生じない。従って、誤差増幅アンプに簡
単な利得の低いアンプを用いることができる。
明では誤差増幅アンプの利得が不十分であっても、第１
の実施例のようにフルスケール調整機構を設けているた
め、変換誤差を生じない。従って、誤差増幅アンプに簡
単な利得の低いアンプを用いることができる。
【００１５】図５に本発明の第３の実施例を示す。本発
明では、誤差増幅アンプ１−３にスイッチドキャパシタ
アンプを用いたものである。本アンプの構成は、まず、
アンプ１−３−１の入力端子と出力端子の間に帰還容量
Ｃｆ１−３−３を接続し、帰還容量に並列にリセットス
イッチ１−３−６を接続する。さらに入力端子に、入力
容量Ｃｉの一端を接続し、他端をＡＤ変換器の入力信号
端子と接続する入力スイッチ１−３−４及びＤＡ変換器
１−２の出力端子と接続するスイッチ１−３−５と接続
したものである。本アンプの動作は、リセット期間と増
幅期間に分けられ、次のようになる。すなわち、リセッ
ト期間において、リセットスイッチがアンプの入出力を
短絡する。その時、同時に入力スイッチ１−３−４をオ
ンすると、入力容量Ｃｉの入力スイッチ側の端子にＡＤ
変換器への入力信号がサンプルされる。次に、増幅期間
において、リセットスイッチをオフし、アンプを動作可
能にしてから、スイッチ１−３−４をオフにしてスイッ
チ１−３−５をオンにすると、入力容量の他端の電圧
が、ホールドされていた入力信号の電圧から、ＤＡ変換
器の出力電圧に変化し、その変化がＣｉ／Ｃｆの比率で
増幅されて、出力電圧となる。こうして、誤差増幅の機
能が実現できる。ところで、この誤差増幅アンプにおい
て、アンプ１−３−１の利得は無限大であることが理想
である。その時には誤差増幅回路の利得はＣｉ／Ｃｆで
ある。ところがアンプ１−３−１の利得が有限である
と、すなわちアンプ１−３−１の利得が低いときには、
誤差増幅回路の利得は、Ｃｉ／Ｃｆの比率からずれてく
る。そのため、正確なフルスケールが達成できない。そ
こで、第一の実施例と同様にフルスケール調整機構３を
設けることにより、変換誤差のない、ＡＤ変換器を実現
できる。
明では、誤差増幅アンプ１−３にスイッチドキャパシタ
アンプを用いたものである。本アンプの構成は、まず、
アンプ１−３−１の入力端子と出力端子の間に帰還容量
Ｃｆ１−３−３を接続し、帰還容量に並列にリセットス
イッチ１−３−６を接続する。さらに入力端子に、入力
容量Ｃｉの一端を接続し、他端をＡＤ変換器の入力信号
端子と接続する入力スイッチ１−３−４及びＤＡ変換器
１−２の出力端子と接続するスイッチ１−３−５と接続
したものである。本アンプの動作は、リセット期間と増
幅期間に分けられ、次のようになる。すなわち、リセッ
ト期間において、リセットスイッチがアンプの入出力を
短絡する。その時、同時に入力スイッチ１−３−４をオ
ンすると、入力容量Ｃｉの入力スイッチ側の端子にＡＤ
変換器への入力信号がサンプルされる。次に、増幅期間
において、リセットスイッチをオフし、アンプを動作可
能にしてから、スイッチ１−３−４をオフにしてスイッ
チ１−３−５をオンにすると、入力容量の他端の電圧
が、ホールドされていた入力信号の電圧から、ＤＡ変換
器の出力電圧に変化し、その変化がＣｉ／Ｃｆの比率で
増幅されて、出力電圧となる。こうして、誤差増幅の機
能が実現できる。ところで、この誤差増幅アンプにおい
て、アンプ１−３−１の利得は無限大であることが理想
である。その時には誤差増幅回路の利得はＣｉ／Ｃｆで
ある。ところがアンプ１−３−１の利得が有限である
と、すなわちアンプ１−３−１の利得が低いときには、
誤差増幅回路の利得は、Ｃｉ／Ｃｆの比率からずれてく
る。そのため、正確なフルスケールが達成できない。そ
こで、第一の実施例と同様にフルスケール調整機構３を
設けることにより、変換誤差のない、ＡＤ変換器を実現
できる。
【００１６】図５に示す本発明のＡＤ変換器では、フル
スケール調整機構をつけることにより、利得の低いアン
プを用いても、変換誤差のないＡＤ変換器を実現でき
る。図６には本発明に用いることのできる低利得アンプ
の例を示す。（ａ）はＣＭＯＳインバータであり、利得
は一般に、１０〜３０倍程度の低い利得しか取ることが
できない。（ｂ）はｎＭＯＳ入力アンプ、（ｃ）はｐＭ
ＯＳ入力アンプ、（ｄ）はｎＭＯＳ入力差動アンプ、
（ｅ）はｐＭＯＳ入力差動アンプであり、どれも低利得
のアンプであり、通常のオペアンプとして用いるのは、
無理がある。しかし本発明のフルスケール調整機構３を
設けたＡＤ変換器には用いることができ、アンプの低電
圧化に有効である。
スケール調整機構をつけることにより、利得の低いアン
プを用いても、変換誤差のないＡＤ変換器を実現でき
る。図６には本発明に用いることのできる低利得アンプ
の例を示す。（ａ）はＣＭＯＳインバータであり、利得
は一般に、１０〜３０倍程度の低い利得しか取ることが
できない。（ｂ）はｎＭＯＳ入力アンプ、（ｃ）はｐＭ
ＯＳ入力アンプ、（ｄ）はｎＭＯＳ入力差動アンプ、
（ｅ）はｐＭＯＳ入力差動アンプであり、どれも低利得
のアンプであり、通常のオペアンプとして用いるのは、
無理がある。しかし本発明のフルスケール調整機構３を
設けたＡＤ変換器には用いることができ、アンプの低電
圧化に有効である。
【００１７】図７には本発明のフルスケール調整機構３
の一実施例を示す。本発明では、誤差増幅アンプ１−３
と同じ特性のフルスケール調整用アンプ３−１および３
−２を設ける。サブＡＤ変換器１−１の量子化電圧ステ
ップは、両端にバイアス電圧ＶBH、ＶBLを印加した抵抗
ストリング４の分圧電圧により決定される。次のサブＡ
Ｄ変換器２−１のフルスケールは前の段の１量子化電圧
ステップに誤差増幅アンプの利得を含めて完全に一致し
ている必要がある。そこでフルスケール調整用アンプを
３−１と３−２の二つ用意し１量子化電圧ステップの差
電圧を増幅させ、抵抗ストリングの両端に印加する。こ
うすることにより、次段のサブＡＤ変換器のフルスケー
ルは前の段の１量子化電圧ステップに完全に一致し変換
誤差が発生しない。
の一実施例を示す。本発明では、誤差増幅アンプ１−３
と同じ特性のフルスケール調整用アンプ３−１および３
−２を設ける。サブＡＤ変換器１−１の量子化電圧ステ
ップは、両端にバイアス電圧ＶBH、ＶBLを印加した抵抗
ストリング４の分圧電圧により決定される。次のサブＡ
Ｄ変換器２−１のフルスケールは前の段の１量子化電圧
ステップに誤差増幅アンプの利得を含めて完全に一致し
ている必要がある。そこでフルスケール調整用アンプを
３−１と３−２の二つ用意し１量子化電圧ステップの差
電圧を増幅させ、抵抗ストリングの両端に印加する。こ
うすることにより、次段のサブＡＤ変換器のフルスケー
ルは前の段の１量子化電圧ステップに完全に一致し変換
誤差が発生しない。
【００１８】図８には本発明のフルスケール／オフセッ
ト調整回路の詳細な実施例を示す。この実施例では、誤
差増幅アンプ１−３を、図５の実施例と同じスイッチン
グアンプを用いて実現している。このアンプ動作には図
５と同様にリセット期間と増幅期間がある。フルスケー
ル調整用アンプには同じスイッチングアンプを用いる。
２段目のサブＡＤ変換器２−１の上側の参照電圧（すな
わち、２段目の抵抗ストリング３−３の上端電圧）を決
めるフルスケール調整用アンプ３−１の入力には、１段
目の抵抗ストリング４の１量子化電圧ステップの電圧差
を与える。すなわち、隣接する引出電圧端子間の電圧を
与える。さらに２段目のサブＡＤ変換器２−１の下側の
参照電圧（すなわち、２段目の抵抗ストリング３−３の
下端電圧）を決めるフルスケール調整用アンプ３−２の
入力は、二つを接続して上記抵抗ストリングの一方の低
い方の端子電圧を与えることとする。すると、下側のフ
ルスケール調整用アンプはスイッチのフィードスルーな
どで発生するオフセット電圧を発生することとなる。一
方上側のフルスケール調整用アンプはオフセット電圧に
加えるに前段の一量子化ステップを誤差増幅アンプと全
く同じ利得倍したフルスケール電圧を発生することとな
る。誤差増幅アンプで発生するオフセット電圧も補償で
きるのでこの実施例は精度がよい。
ト調整回路の詳細な実施例を示す。この実施例では、誤
差増幅アンプ１−３を、図５の実施例と同じスイッチン
グアンプを用いて実現している。このアンプ動作には図
５と同様にリセット期間と増幅期間がある。フルスケー
ル調整用アンプには同じスイッチングアンプを用いる。
２段目のサブＡＤ変換器２−１の上側の参照電圧（すな
わち、２段目の抵抗ストリング３−３の上端電圧）を決
めるフルスケール調整用アンプ３−１の入力には、１段
目の抵抗ストリング４の１量子化電圧ステップの電圧差
を与える。すなわち、隣接する引出電圧端子間の電圧を
与える。さらに２段目のサブＡＤ変換器２−１の下側の
参照電圧（すなわち、２段目の抵抗ストリング３−３の
下端電圧）を決めるフルスケール調整用アンプ３−２の
入力は、二つを接続して上記抵抗ストリングの一方の低
い方の端子電圧を与えることとする。すると、下側のフ
ルスケール調整用アンプはスイッチのフィードスルーな
どで発生するオフセット電圧を発生することとなる。一
方上側のフルスケール調整用アンプはオフセット電圧に
加えるに前段の一量子化ステップを誤差増幅アンプと全
く同じ利得倍したフルスケール電圧を発生することとな
る。誤差増幅アンプで発生するオフセット電圧も補償で
きるのでこの実施例は精度がよい。
【００１９】ところで上記の実施例では、リセット期間
には２段目の抵抗ストリングの上側の電圧はリセット電
位となり、増幅期間で初めて２段目の抵抗ストリングに
正しい電圧がかかる。このように抵抗ストリングの上側
の電圧が変動すると、リセット期間から増幅期間に変化
するときに抵抗ストリングの電圧が安定する時間が必要
になり、高速化が望めない。そこで図９では、２段目の
抵抗ストリングの上端電圧はリセット期間にはスイッチ
でフルスケール電圧に近いバイアス電圧ＶBに接続し、
増幅期間にはフルスケール調整用アンプの出力電圧に接
続するようにした。こうすることにより抵抗ストリング
の電圧安定のための時間がほとんど不要になり、高速化
できる。
には２段目の抵抗ストリングの上側の電圧はリセット電
位となり、増幅期間で初めて２段目の抵抗ストリングに
正しい電圧がかかる。このように抵抗ストリングの上側
の電圧が変動すると、リセット期間から増幅期間に変化
するときに抵抗ストリングの電圧が安定する時間が必要
になり、高速化が望めない。そこで図９では、２段目の
抵抗ストリングの上端電圧はリセット期間にはスイッチ
でフルスケール電圧に近いバイアス電圧ＶBに接続し、
増幅期間にはフルスケール調整用アンプの出力電圧に接
続するようにした。こうすることにより抵抗ストリング
の電圧安定のための時間がほとんど不要になり、高速化
できる。
【００２０】なお、図９で、φ1、φ2はそれぞれ同じ記
号を付けたスイッチが同時に同じ連動動作をすることを
示す。（以下の図面についても同じ）図１０は、図９の
発展形である。すなわちリセット期間にある固定したバ
イアス電圧ＶBに接続する替わりに、フルスケール調整
用アンプをもう一台設け、交互に上端電圧を与えるよう
にしたものである。こうすれば、抵抗ストリングの上端
電圧はまったく変化しなくなり高速化が可能である。
号を付けたスイッチが同時に同じ連動動作をすることを
示す。（以下の図面についても同じ）図１０は、図９の
発展形である。すなわちリセット期間にある固定したバ
イアス電圧ＶBに接続する替わりに、フルスケール調整
用アンプをもう一台設け、交互に上端電圧を与えるよう
にしたものである。こうすれば、抵抗ストリングの上端
電圧はまったく変化しなくなり高速化が可能である。
【００２１】図１１の実施例は、フルスケール調整用ア
ンプを、微分直線性の改善のために用いた例である。も
し、一段目の抵抗ストリングの値にばらつきがあって、
分圧電圧が一様でない場合、ビット欠け（あるステップ
が発生しない）などの微分直線性の問題が起きる。今ま
で説明したフルスケール調整機構は、一段目の抵抗スト
リングのある１ヶ所の電圧差を用いてフルスケール調整
をしていた。そのため、一段目の抵抗ストリングの電圧
差が全て同じ場合にしか対応できなかった。図１１に示
す例では一番上の抵抗の値がΔＲ小さく、二番目の抵抗
の値がΔＲ大きいとする。すると一番上と、二番目の領
域の、２段目のサブＡＤ変換器のフルスケールは異な
る。そのため、今までのフルスケール調整機構ではフル
スケールが合わず、ビット欠けの問題が生じた。そこで
新たに抵抗ストリングの取り出し端子切り替えスイッチ
５を設けて、一段目のサブＡＤ変換の結果に従って、一
段目の抵抗ストリングの取り出し端子を切り替えること
とした。すなわち、一段目の変換によって、例えば入力
電圧が抵抗ストリングのｎ番目の端子とｎ＋１番目の端
子の間にあったことが分かったとする。その時には、ｎ
番目の端子の電圧とｎ＋１番目の端子の電圧とを上側の
フルスケール調整用アンプに入力し、フルスケールをこ
の端子間の電圧から作り出す。こうすることにより一段
目の抵抗ストリングの値にばらつきがあって、分圧電圧
が一様でない場合にも、それぞれの領域の両端の電圧間
を２段目の抵抗ストリングで分圧するのでビット欠けの
問題が起きない。
ンプを、微分直線性の改善のために用いた例である。も
し、一段目の抵抗ストリングの値にばらつきがあって、
分圧電圧が一様でない場合、ビット欠け（あるステップ
が発生しない）などの微分直線性の問題が起きる。今ま
で説明したフルスケール調整機構は、一段目の抵抗スト
リングのある１ヶ所の電圧差を用いてフルスケール調整
をしていた。そのため、一段目の抵抗ストリングの電圧
差が全て同じ場合にしか対応できなかった。図１１に示
す例では一番上の抵抗の値がΔＲ小さく、二番目の抵抗
の値がΔＲ大きいとする。すると一番上と、二番目の領
域の、２段目のサブＡＤ変換器のフルスケールは異な
る。そのため、今までのフルスケール調整機構ではフル
スケールが合わず、ビット欠けの問題が生じた。そこで
新たに抵抗ストリングの取り出し端子切り替えスイッチ
５を設けて、一段目のサブＡＤ変換の結果に従って、一
段目の抵抗ストリングの取り出し端子を切り替えること
とした。すなわち、一段目の変換によって、例えば入力
電圧が抵抗ストリングのｎ番目の端子とｎ＋１番目の端
子の間にあったことが分かったとする。その時には、ｎ
番目の端子の電圧とｎ＋１番目の端子の電圧とを上側の
フルスケール調整用アンプに入力し、フルスケールをこ
の端子間の電圧から作り出す。こうすることにより一段
目の抵抗ストリングの値にばらつきがあって、分圧電圧
が一様でない場合にも、それぞれの領域の両端の電圧間
を２段目の抵抗ストリングで分圧するのでビット欠けの
問題が起きない。
【００２２】以上、誤差増幅アンプの利得精度が不十分
で二段目のフルスケールが合わないときに、誤差増幅ア
ンプと同じ構造のフルスケール調整用アンプを用いて、
一段目の抵抗ストリングから参照電圧を発生させること
により、高精度のＡＤ変換ができることを示した。
で二段目のフルスケールが合わないときに、誤差増幅ア
ンプと同じ構造のフルスケール調整用アンプを用いて、
一段目の抵抗ストリングから参照電圧を発生させること
により、高精度のＡＤ変換ができることを示した。
【００２３】低電圧で動作するＡＤ変換器を実現する上
の、もう一つの問題はアナログスイッチのオン抵抗の問
題である。電源電圧を低くするとスイッチとして用いて
いるＭＯＳトランジスタのゲート電圧も低くなる。従っ
てオン抵抗が高くなる。または電源電圧が低すぎるとス
イッチがオンしないという問題が起きる。ＭＯＳトラン
ジスタのオン抵抗は、トランジスタのソース電位とゲー
ト電位の差の電圧で決まる。デジタル回路の場合、大多
数の回路ではソース電位をグランドまたは電源電圧Ｖｄ
ｄにできるので、このゲートソース間電圧を電源電圧Ｖ
ｄｄと同じにできる。一方アナログ回路の場合、ソース
電位は入力アナログ信号のレベルであることが多い。入
力アナログ信号は平均的にはＶｄｄ／２にあるから、ゲ
ートソース間に印加される電圧はＶｄｄ／２である。従
ってデジタル回路に比べてオン抵抗が高く、更に電源電
圧が低下するとスイッチがオンしなくなる。そこで図１
２に示すようにスイッチには、他の回路の電源電圧より
も高い電圧を発生する高電圧クロック回路６を設け、高
い電圧でスイッチを駆動することとした。高電圧クロッ
ク回路はチップ外部から電圧を印加することもできる
し、チップ内部で高電圧を発生することもできる。図１
３はクロック信号をチップ内部で昇圧し、高電圧を得る
回路である。
の、もう一つの問題はアナログスイッチのオン抵抗の問
題である。電源電圧を低くするとスイッチとして用いて
いるＭＯＳトランジスタのゲート電圧も低くなる。従っ
てオン抵抗が高くなる。または電源電圧が低すぎるとス
イッチがオンしないという問題が起きる。ＭＯＳトラン
ジスタのオン抵抗は、トランジスタのソース電位とゲー
ト電位の差の電圧で決まる。デジタル回路の場合、大多
数の回路ではソース電位をグランドまたは電源電圧Ｖｄ
ｄにできるので、このゲートソース間電圧を電源電圧Ｖ
ｄｄと同じにできる。一方アナログ回路の場合、ソース
電位は入力アナログ信号のレベルであることが多い。入
力アナログ信号は平均的にはＶｄｄ／２にあるから、ゲ
ートソース間に印加される電圧はＶｄｄ／２である。従
ってデジタル回路に比べてオン抵抗が高く、更に電源電
圧が低下するとスイッチがオンしなくなる。そこで図１
２に示すようにスイッチには、他の回路の電源電圧より
も高い電圧を発生する高電圧クロック回路６を設け、高
い電圧でスイッチを駆動することとした。高電圧クロッ
ク回路はチップ外部から電圧を印加することもできる
し、チップ内部で高電圧を発生することもできる。図１
３はクロック信号をチップ内部で昇圧し、高電圧を得る
回路である。
【００２４】図１４は、アナログスイッチのトランジス
タを、とくにしきい電圧の低いトランジスタとし、他の
回路と同じ電源電圧を用いても、スイッチが動作するよ
うにしたＡＤ変換器である。
タを、とくにしきい電圧の低いトランジスタとし、他の
回路と同じ電源電圧を用いても、スイッチが動作するよ
うにしたＡＤ変換器である。
【００２５】図１５はアナログスイッチの電源として、
他の回路の電源電圧より高い電圧を発生する高電圧クロ
ック回路または昇圧クロック回路を用いるスイッチング
型コンパレータ回路である。これを図１６に示すように
多数並べ、低電圧向け並列型Ａ／Ｄ変換器を実現でき
る。これはここで述べたパイプライン型ＡＤ変換器のサ
ブＡＤ変換器（図１、２、４、５、７〜１４の中の１−
１および２−１のサブＡＤ変換器）としても用いること
ができ、また直並列型やサブレンジ型ＡＤ変換器のサブ
ＡＤ変換器としても用いることができる。また、図１、
２、４、５、７〜１４の中の１−２のＤＡ変換器のアナ
ログスイッチに同様の高電圧クロック回路を用いて低電
圧向けのＤＡ変換器とすることができることは明らかで
ある。この様子を図１７に示す。同様にスイッチング型
のアンプまたは一般にスイッチドキャパシタ型回路のア
ナログスイッチに高電圧クロック回路または昇圧電源を
用いて、低電圧向きの回路を実現できることは明らかで
ある。
他の回路の電源電圧より高い電圧を発生する高電圧クロ
ック回路または昇圧クロック回路を用いるスイッチング
型コンパレータ回路である。これを図１６に示すように
多数並べ、低電圧向け並列型Ａ／Ｄ変換器を実現でき
る。これはここで述べたパイプライン型ＡＤ変換器のサ
ブＡＤ変換器（図１、２、４、５、７〜１４の中の１−
１および２−１のサブＡＤ変換器）としても用いること
ができ、また直並列型やサブレンジ型ＡＤ変換器のサブ
ＡＤ変換器としても用いることができる。また、図１、
２、４、５、７〜１４の中の１−２のＤＡ変換器のアナ
ログスイッチに同様の高電圧クロック回路を用いて低電
圧向けのＤＡ変換器とすることができることは明らかで
ある。この様子を図１７に示す。同様にスイッチング型
のアンプまたは一般にスイッチドキャパシタ型回路のア
ナログスイッチに高電圧クロック回路または昇圧電源を
用いて、低電圧向きの回路を実現できることは明らかで
ある。
【００２６】
【発明の効果】本発明によれば、低電源電圧に向いたＡ
Ｄ変換器を実現することができる。低電源電圧のため、
利得と帯域が不十分な誤差増幅アンプしか実現できない
問題に対して、誤差増幅アンプと同じ構造のフルスケー
ル調整用アンプを用いて、一段目の抵抗ストリングから
参照電圧を発生させることにより、高精度のＡＤ変換が
できる。また、低電源電圧のためアナログスイッチがオ
ンしないという問題に対しては、ゲート電圧を昇圧した
り、しきい電圧の低いトランジスタを用いて解決できる
ことを示した。以上により、低電圧でも、高性能なＡＤ
変換器を実現できる。
Ｄ変換器を実現することができる。低電源電圧のため、
利得と帯域が不十分な誤差増幅アンプしか実現できない
問題に対して、誤差増幅アンプと同じ構造のフルスケー
ル調整用アンプを用いて、一段目の抵抗ストリングから
参照電圧を発生させることにより、高精度のＡＤ変換が
できる。また、低電源電圧のためアナログスイッチがオ
ンしないという問題に対しては、ゲート電圧を昇圧した
り、しきい電圧の低いトランジスタを用いて解決できる
ことを示した。以上により、低電圧でも、高性能なＡＤ
変換器を実現できる。
【図１】本発明の誤差補正型ＡＤ変換器の１実施例を示
すブロック図。
すブロック図。
【図２】従来の直並列型ＡＤ変換器を示すブロック図。
【図３】アンプの利得誤差によって発生する変換誤差を
説明する図。
説明する図。
【図４】本発明の低利得アンプを用いた誤差補正型ＡＤ
変換器の実施例を示す図。
変換器の実施例を示す図。
【図５】本発明のスイッチング型アンプを用いた誤差補
正型ＡＤ変換器の別の実施例を示す図。
正型ＡＤ変換器の別の実施例を示す図。
【図６】本発明のスイッチング型アンプに用いる低利得
アンプの例を示す図。
アンプの例を示す図。
【図７】本発明のフルスケール／オフセット調整回路の
１実施例を示す図。
１実施例を示す図。
【図８】本発明のフルスケール／オフセット調整回路の
詳細な実施例を示す図。
詳細な実施例を示す図。
【図９】本発明のフルスケール／オフセット調整回路の
別の詳細な実施例を示す図。
別の詳細な実施例を示す図。
【図１０】本発明のフルスケール／オフセット調整回路
のさらに別の実施例を示す図。
のさらに別の実施例を示す図。
【図１１】本発明のフルスケール／オフセット調整回路
のさらに別の実施例を示す図。
のさらに別の実施例を示す図。
【図１２】スイッチの電圧に高い電圧を用いた本発明の
低電圧ＡＤ変換器の構成例図。
低電圧ＡＤ変換器の構成例図。
【図１３】スイッチの電圧に昇圧電圧を用いた本発明の
低電圧ＡＤ変換器の構成例図。
低電圧ＡＤ変換器の構成例図。
【図１４】低しきい電圧トランジスタを用いた本発明の
低電圧ＡＤ変換器の構成例図。
低電圧ＡＤ変換器の構成例図。
【図１５】スイッチの電源に高電圧クロック回路または
昇圧電源またはしきい電圧の低いトランジスタを用いた
本発明の低電圧スイッチドキャパシタ回路（コンパレー
タ回路）の構成例図。
昇圧電源またはしきい電圧の低いトランジスタを用いた
本発明の低電圧スイッチドキャパシタ回路（コンパレー
タ回路）の構成例図。
【図１６】スイッチの電源に高電圧クロック回路または
昇圧電源またはしきい電圧の低いトランジスタを利用し
たコンパレータを用いた本発明の並列型ＡＤ変換器の構
成例図。
昇圧電源またはしきい電圧の低いトランジスタを利用し
たコンパレータを用いた本発明の並列型ＡＤ変換器の構
成例図。
【図１７】スイッチの電源に高電圧クロック回路または
昇圧電源またはしきい電圧の低いトランジスタを利用し
た本発明の低電圧ＤＡ変換器の構成例図。
昇圧電源またはしきい電圧の低いトランジスタを利用し
た本発明の低電圧ＤＡ変換器の構成例図。
１…サブＡＤ変換ブロック、 １−１…第
１のサブＡＤ変換器、１−２…ＤＡ変換器、
１−３…誤差増幅器、１−３−１…演算増幅
器、 １−３−２…入力側容量Ｃｉ、１−３
−３…帰還容量Ｃｆ、 １−３−４…入力スイ
ッチ、１−３−５…ＤＡ変換器入力スイッチ、１−３−
６…リセットスイッチ、２−１…第２のサブＡＤ変換
器、３…フルスケール／オフセット調整機構、３−１…
フルスケール調整用アンプ、３−２…フルスケール調整
用アンプ、３−３…参照電圧発生回路、４…一段目の参
照電圧発生回路、 ５…端子電圧切り替えスイ
ッチ、６…高電圧クロック回路、 ７…
昇圧クロック回路、８…低しきい電圧トランジスタ。
１のサブＡＤ変換器、１−２…ＤＡ変換器、
１−３…誤差増幅器、１−３−１…演算増幅
器、 １−３−２…入力側容量Ｃｉ、１−３
−３…帰還容量Ｃｆ、 １−３−４…入力スイ
ッチ、１−３−５…ＤＡ変換器入力スイッチ、１−３−
６…リセットスイッチ、２−１…第２のサブＡＤ変換
器、３…フルスケール／オフセット調整機構、３−１…
フルスケール調整用アンプ、３−２…フルスケール調整
用アンプ、３−３…参照電圧発生回路、４…一段目の参
照電圧発生回路、 ５…端子電圧切り替えスイ
ッチ、６…高電圧クロック回路、 ７…
昇圧クロック回路、８…低しきい電圧トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今泉 栄亀 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 臼井 邦彦 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 安保 隆誠 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (10)
- 【請求項１】サブＡＤ変換器とＤＡ変換器と誤差増幅ア
ンプから成るブロックにより、複数ビットのＡＤ変換を
行うとともに残余信号を作り出す上記ブロックの複数段
の構成を有する直並列型またはパイプライン型ＡＤ変換
器において、２段目以降のブロックのサブＡＤ変換器に
フルスケール電圧を調整する手段を設けることを特徴と
するＡＤ変換器。 - 【請求項２】請求項１のＡＤ変換器において、フルスケ
ール電圧を調整する手段が、前段ブロックのサブＡＤ変
換器における参照電圧発生回路の抵抗ストリングの１量
子化電圧ステップを与える複数端子にそれぞれ誤差増幅
アンプと同じ増幅器を接続して得られる該増幅器の出力
間電圧を当該段の抵抗ストリングの両端に与えることに
よりフルスケール電圧を発生させるフルスケール調整用
アンプ機構を備えることを特徴とするＡＤ変換器。 - 【請求項３】請求項２のＡＤ変換器において、誤差増幅
アンプおよびフルスケール調整用アンプ機構に、アンプ
とスイッチと容量から成るスイッチドキャパシタ型増幅
器を用いることを特徴とするＡＤ変換器。 - 【請求項４】請求項３のＡＤ変換器において、スイッチ
ドキャパシタ型増幅器のアンプに、ＣＭＯＳインバータ
を用いることを特徴とするＡＤ変換器。 - 【請求項５】請求項３のＡＤ変換器において、スイッチ
ドキャパシタ型増幅器のアンプに、定電流源負荷を用い
たインバータアンプを用いることを特徴とするＡＤ変換
器。 - 【請求項６】請求項２から請求項５の何れかのＡＤ変換
器において、フルスケール調整用アンプ機構に、当該段
の抵抗ストリングの上端のリセット電圧としてフルスケ
ール電圧と等しいまたはこれに近い電圧を与えるリセッ
ト手段を備えることを特徴とするＡＤ変換器。 - 【請求項７】請求項２から請求項６の何れかのＡＤ変換
器において、フルスケール調整用アンプ機構に、前段の
抵抗ストリングの端子間電圧を切り替えてフルスケール
調整用アンプへの入力電圧を得られるように、切り替え
回路を設けることを特徴とするＡＤ変換器。 - 【請求項８】サブＡＤ変換器とＤＡ変換器の構成を有す
る直並列型またはパイプライン型ＡＤ変換器において、
スイッチドキャパシタ型コンパレータまたはスイッチド
キャパシタ型アンプを用いるＡＤ変換器およびＤＡ変換
器のアナログスイッチを駆動する電圧を、他の部分への
供給電圧よりも高い電圧とすることを特徴とするＡＤ変
換器。 - 【請求項９】請求項８のＡＤ変換器において、外部供給
電圧を昇圧する昇圧回路を内蔵し、該昇圧回路の出力電
圧によりアナログスイッチを駆動することを特徴とする
ＡＤ変換器。 - 【請求項１０】サブＡＤ変換器とＤＡ変換器の構成を有
する直並列型またはパイプライン型ＡＤ変換器におい
て、スイッチドキャパシタ型コンパレータまたはスイッ
チドキャパシタ型アンプを用いるＡＤ変換器およびＤＡ
変換器のアナログスイッチに、しきい電圧が他のトラン
ジスタよりも低いしきい電圧のＭＯＳトランジスタを用
いることを特徴とするＡＤ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04653992A JP3182444B2 (ja) | 1992-03-04 | 1992-03-04 | Ａｄ変換器 |
| KR1019930003091A KR100278139B1 (ko) | 1992-03-04 | 1993-03-03 | 아날로그 디지탈 변환기 |
| US08/026,038 US5394148A (en) | 1992-03-04 | 1993-03-04 | AD converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04653992A JP3182444B2 (ja) | 1992-03-04 | 1992-03-04 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05252034A true JPH05252034A (ja) | 1993-09-28 |
| JP3182444B2 JP3182444B2 (ja) | 2001-07-03 |
Family
ID=12750103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04653992A Expired - Fee Related JP3182444B2 (ja) | 1992-03-04 | 1992-03-04 | Ａｄ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5394148A (ja) |
| JP (1) | JP3182444B2 (ja) |
| KR (1) | KR100278139B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007195159A (ja) * | 2006-01-18 | 2007-08-02 | Marvell World Trade Ltd | パイプライン型アナログ・デジタル変換器 |
| JP2012089939A (ja) * | 2010-10-15 | 2012-05-10 | Sony Corp | アナログデジタル変換器および信号処理システム |
| JP2014131216A (ja) * | 2012-12-28 | 2014-07-10 | Fujitsu Ltd | アナログ／デジタル変換器 |
| JP2015088904A (ja) * | 2013-10-30 | 2015-05-07 | 富士通セミコンダクター株式会社 | アナログデジタル変換回路、アナログデジタル変換回路の制御方法 |
| JP2016531532A (ja) * | 2013-09-19 | 2016-10-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | パイプライン型逐次近似アナログ／デジタル変換器 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572212A (en) * | 1995-03-31 | 1996-11-05 | Exar Corporation | Pipelined analog to digital converter |
| US5784016A (en) * | 1995-05-02 | 1998-07-21 | Texas Instruments Incorporated | Self-calibration technique for pipe line A/D converters |
| JP3361218B2 (ja) * | 1995-09-18 | 2003-01-07 | シャープ株式会社 | Ａ／ｄ変換回路 |
| US5864310A (en) * | 1997-03-21 | 1999-01-26 | Philips Electronics North America Corporation | Wireless receiver with offset compensation using flash-ADC |
| KR100460707B1 (ko) * | 1997-10-24 | 2005-01-17 | 삼성전자주식회사 | 기준 전압 발생 회로 |
| US6028545A (en) * | 1997-12-23 | 2000-02-22 | Industrial Technology Research Institute | Muti-bit successive-approximation analog-to-digital converter with improved conversion speed |
| US6445208B1 (en) * | 2000-04-06 | 2002-09-03 | Advantest Corp. | Power source current measurement unit for semiconductor test system |
| US6710735B1 (en) * | 2003-06-17 | 2004-03-23 | Realter Semiconductor Corp. | Dual supply voltage pipelined ADC |
| US6992611B1 (en) * | 2005-02-25 | 2006-01-31 | Analog Devices, Inc. | DC-coupled wideband signal converters |
| US8018370B2 (en) * | 2010-02-01 | 2011-09-13 | Linear Technology Corporation | Time-multiplexed residue amplifier |
| US8773294B2 (en) * | 2012-06-07 | 2014-07-08 | Analog Devices, Inc. | Background techniques for comparator calibration |
| US9369146B2 (en) | 2012-12-31 | 2016-06-14 | Silicon Laboratories Inc. | Successive approximation register analog-to-digital converter with single-ended measurement |
| US8922418B2 (en) * | 2013-05-10 | 2014-12-30 | Silicon Laboratories Inc. | Clocked reference buffer in a successive approximation analog-to-digital converter |
| KR101880171B1 (ko) | 2017-02-20 | 2018-07-19 | 주식회사 대륙공업 | 유연성을 가지는 에나멜 피혁 제조방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0813004B2 (ja) * | 1984-09-07 | 1996-02-07 | 株式会社日立製作所 | Ａ／ｄ変換器 |
| JPH0215713A (ja) * | 1988-07-01 | 1990-01-19 | Toshiba Corp | アナログ・ディジタル変換回路 |
| US5138318A (en) * | 1989-10-16 | 1992-08-11 | Matsushita Electric Industrial Co., Ltd. | Differential voltage buffer amplifier circuit and serial-parallel A-D converter |
| JP2689689B2 (ja) * | 1990-05-22 | 1997-12-10 | 日本電気株式会社 | 直並列型アナログ／ディジタル変換器 |
-
1992
- 1992-03-04 JP JP04653992A patent/JP3182444B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-03 KR KR1019930003091A patent/KR100278139B1/ko not_active IP Right Cessation
- 1993-03-04 US US08/026,038 patent/US5394148A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007195159A (ja) * | 2006-01-18 | 2007-08-02 | Marvell World Trade Ltd | パイプライン型アナログ・デジタル変換器 |
| JP2012089939A (ja) * | 2010-10-15 | 2012-05-10 | Sony Corp | アナログデジタル変換器および信号処理システム |
| JP2014131216A (ja) * | 2012-12-28 | 2014-07-10 | Fujitsu Ltd | アナログ／デジタル変換器 |
| JP2016531532A (ja) * | 2013-09-19 | 2016-10-06 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | パイプライン型逐次近似アナログ／デジタル変換器 |
| JP2015088904A (ja) * | 2013-10-30 | 2015-05-07 | 富士通セミコンダクター株式会社 | アナログデジタル変換回路、アナログデジタル変換回路の制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100278139B1 (ko) | 2001-01-15 |
| US5394148A (en) | 1995-02-28 |
| JP3182444B2 (ja) | 2001-07-03 |
| KR930020859A (ko) | 1993-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3182444B2 (ja) | Ａｄ変換器 | |
| Chang | Design techniques for a pipelined ADC without using a front-end sample-and-hold amplifier | |
| US6366230B1 (en) | Pipelined analog-to-digital converter | |
| US8089388B2 (en) | Folding analog-to-digital converter | |
| US8120388B2 (en) | Comparator, sample-and-hold circuit, differential amplifier, two-stage amplifier, and analog-to-digital converter | |
| JP2006115003A (ja) | サンプルホールド回路およびそれを用いたパイプラインａｄ変換器 | |
| CN101133556A (zh) | 具有缩放参考电压的开关电容器电路 | |
| JPH06152415A (ja) | 多段動作のレンジ分割形ａｄ変換手段 | |
| JPH05218868A (ja) | 多段型ａｄ変換器 | |
| US11025263B2 (en) | Adaptive low power common mode buffer | |
| US6229472B1 (en) | A/D converter | |
| US5963158A (en) | Current amplifier and current mode analog/digital converter using the same | |
| US20030076253A1 (en) | Analogue to digital converter | |
| US10181857B1 (en) | Analog-to-digital converter error correction | |
| US6778013B1 (en) | Buffer amplifier structures with enhanced linearity | |
| US20050140536A1 (en) | Clocking scheme for an algorithmic analog-to-digital converter | |
| CN111030698B (zh) | 具有离散增益之电压时间转换器 | |
| US7095352B2 (en) | Analog-to-digital converter including a plurality of amplifier circuits | |
| US6859158B2 (en) | Analog-digital conversion circuit | |
| JPWO2016203525A1 (ja) | 半導体装置 | |
| US8400343B1 (en) | Pipeline analog to digital converter with split-path level shifting technique | |
| CN111371417B (zh) | 积分器电路及其工作时序控制方法和电子装置 | |
| US20170093349A1 (en) | Differential amplifiers with improved slew performance | |
| US7042383B2 (en) | High speed gain amplifier and method in ADCs | |
| KR20200013497A (ko) | 램프 신호 발생 장치 및 그를 이용한 씨모스 이미지 센서 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010410 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080420 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090420 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090420 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100420 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |