JP6602274B2 - 慣性検出装置 - Google Patents

Description

本発明は、慣性検出技術に関する。

振動型慣性センサ（以下、慣性検出装置と呼ぶ場合がある）は、慣性センサの一種類であり、慣性体の振動振幅又は振動周波数の変化を利用して物体の加速度又は角速度等の物理量を検出するセンサである。振動型角速度センサは、物質が及ぼす角速度の変動、傾斜角等の物体の状態を観測可能である。振動型慣性センサは、例えば自動車等の乗り物の制御、無人飛行機又は遠隔操作ロボットの姿勢制御又は姿勢検知、音波又は地震波等の観測、老朽インフラの保守情報の取得、スマートフォンへの具備等、各種の用途に使用されている。近年では自動車の自動運転技術へのニーズが高まっており、慣性センサは自動運転システムを構成する一要素としても開発がすすめられている。

慣性センサの検出原理として、容量検出型がある。容量検出型では、センサ要素の慣性体を構成する電極間の静電容量の変化に基づいて物理量が検出される。上記静電容量は搬送波と呼ばれる交流パルス信号を印加することで検出される。容量検出型の慣性センサは、ＭＥＭＳ（Micro Electro Mechanical Systems）構造の適用によってＭＥＭＳセンサとして小型及び低価格で実現できるため、用途が拡大している。そのセンサ要素は、シリコン等の物質が用いられ、検出回路との親和性が高いので、製造上の利点がある。

慣性センサにおいて検出精度を向上するための方式としては、センサ要素の慣性体をサーボ制御する方式がある。このサーボ制御は、慣性体が物理量の変化に伴って慣性座標系で変位する場合に、この変位を制御するために慣性体にサーボ力を与える制御である。言い換えると、このサーボ制御は、回路部から慣性体にサーボ電圧を印加してサーボ力を与えることによって、慣性体が好適な振動状態になるようにする制御である。

容量検出型及びサーボ制御方式の慣性センサに関する先行技術例としては、特許第３８０４２４２号公報（特許文献１）が挙げられる。特許文献１には、物理量検出装置として、フィードバック電圧を出力する信号処理回路、搬送波信号発生手段、等を備える旨が記載されている。

特許第３８０４２４２号公報

振動型慣性センサの安定性を向上するには慣性体の振動状態を高精度に一定に保ち続ける必要がある。これに効果的なのはセンサ要素にＱ値（Quality factor）が高いもの（以下、高Ｑ品）を適用することである。高Ｑ品を適用することによって振動状態が安定しやすくなり、かつ、印加した振動エネルギーの散逸を小さくすることが出来るため、低電力化にも寄与する。しかし、高Ｑ品を適切に制御するためには、その共振周波数に正確に合わせた交流サーボ信号によってサーボ制御を行う必要があり、非常に高精度に交流サーボ電圧の周波数を制御する必要がある。

一方で振動型慣性センサ要素の共振周波数はＭＥＭＳを仮定した場合、ウエハ内ばらつき、ロット間ばらつき等の様々な要因によって設計値を中心とした分布を持つことは避けられない。つまり、ある程度の幅を持った共振周波数分布に対応する制御方式が必要となる。

また、高Ｑ品はひとたびサーボ制御周波数が共振周波数に一致すると、その大きなゲインによって急激に振動振幅が増大する傾向がある。このため、サーボ電圧の振幅制御も、周波数と同様に高精度に行う必要がある。

よって、高Ｑ品を適切に振動型慣性センサに適用するには、広い周波数範囲において高精度に共振周波数に合わせ、更に緻密にその電圧振幅が制御された交流サーボ信号を生成する手段が必要となる。このような交流サーボ信号を生成するためには、高精度に周波数を制御可能な電圧制御発振器と高精度にアナログ電圧を制御できるＤＡＣ（デジタル／アナログコンバータ）が必要となる。しかし、これを実現するには複雑な回路が必要となり、結果として回路面積が大きくなり、消費電流の増大及び製造コストの増大につながると言った課題があった。

本発明のうち代表的な実施の形態は、振動体と、前記振動体を駆動する駆動制御部と、を有する慣性検出装置であって、前記駆動制御部は、前記振動体の駆動方向の変位を表す駆動検出信号を第１クロックでサンプリングし、前記サンプリングされた駆動検出信号に基づいて、１周期ごとの長さが異なるように前記第１クロックを生成し、前記第１クロックの２以上の所定の数の周期の合計と同じ長さの周期を有する駆動信号を、前記振動体を駆動するために前記振動体に印加することを特徴とする。

本発明のうち代表的な実施の形態によれば、容量検出型及びサーボ制御方式の振動型慣性センサに対して回路規模を増大することなく高Ｑのセンサ要素を適用することができ、安定性が高い振動型慣性センサを低コストで提供可能となる。上記した以外の課題、構成、及び効果は、以下の実施形態の説明によって明らかにされる。

角速度センサの制御方法を示す図である。 本発明の実施例１と比較例とにおけるセンサ要素の動作点を比較した図である。 センサ要素の共振周波数とＱ値がばらつきを持つことを示した図である。 センサ要素のＱ値に依存してゲイン曲線の半値幅が減少することを示した図である。 本発明の実施例１と比較例とにおけるセンサ要素の帯域内ノイズを比較した図である。 オーバーサンプリング比と規格化雑音強度と必要なＤＡＣビット数との関係を示す図である。 本発明の実施例１を適用した角速度検出装置の機能ブロック図である。 本発明の実施例１におけるクロック生成回路の構成を示す図である。 本発明の実施例１における電圧制御発振回路の構成を示す図である。 本発明の実施例１における電圧制御電流出力回路の構成を示す図である。 本発明の実施例１におけるアナログフロントエンド回路の構成を示す図である。 本発明の実施例１における遅延回路の構成を示す図である。 本発明の実施例１におけるＤＡＣ回路の構成を示す図である。 本発明の実施例１におけるＤＡＣ回路内のスイッチ回路の構成を示す図である。 本発明の実施例１におけるスイッチ回路内のスイッチ１回路の構成を示す図である。 本発明の実施例１におけるセンサ１の等価回路を示す図である。 本発明の実施例１と比較例とにおける、アナログクロックと、ＡＤＣによって変換されたアナログ信号と、直交検波後の直角位相成分および同位相成分の波形とのタイミング関係を示す図である。 本発明の実施例１における駆動周波数制御信号と電圧制御発振回路出力とクロック発生回路内のカウンタとアナログクロックと駆動クロックとの位相関係を示す図である。 比較例における駆動周波数制御信号と電圧制御発振回路出力とクロック発生回路内のカウンタとアナログクロックと駆動クロックとの位相関係を示す図である。 本発明の実施例１におけるアナログクロック元信号とラッチクロックとカウンタと駆動クロックと遅延制御値が３の時の遅延制御クロック元信号と遅延制御値が５の時の遅延制御クロック元信号との位相関係を示す図である。 本発明の実施例１における電圧制御発振回路出力と遅延制御クロックと振幅制御信号と遅延した振幅制御信号０から７と振幅遅延制御値が２の時の遅延振幅信号と駆動クロックとの位相関係を示す図である。 本発明の実施の形態１と比較例とにおける、搬送波と時刻Ｔ１におけるアナログ信号と時刻Ｔ２におけるアナログ信号との位相関係を示す図である。 本発明の実施例２を適用した角速度検出装置の機能ブロック図である。 本発明の実施例２におけるクロック生成回路の構成を示す図である。 本発明の実施例２における遅延回路の構成を示す図である。 本発明の実施例３を適用した角速度検出装置の機能ブロック図である。 本発明の実施例４を適用した加速度検出装置の機能ブロック図である。 本発明の実施例４におけるセンサを示す図である。 本発明の実施例４におけるセンサの等価回路を示す図である。 本発明の実施例１におけるセンサ素子と回路との接続と各接続パッドにおいて、観測されうる電圧の時間変化波形を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一部には原則として同一符号を付し、その繰り返しの説明は省略する。

［比較例および一般的な角速度センサの制御例］
図１を用いて比較例および一般的な角速度センサの制御例について説明する。振動型角速度センサ１（ＳＥＮＳＯＲ１）１１０には電気入出力端子が全部で９種類存在し、入力端子に適切な信号を印加することによって角速度センサを制御する。

駆動信号ＤＲＩＶＥＰとＤＲＩＶＥＮ、駆動検出信号ＡＳＩＧＤＰとＡＳＩＧＤＮ、サーボ電圧信号ＳＥＲＶＯＰとＳＥＲＶＯＮ、検出信号ＡＳＩＧＳＰとＡＳＩＧＳＮ、並びに、搬送波ＣＡＲＲＹの９種類が全端子である。上記は一般的な一軸の角速度センサに具備された機能端子であり、１つのセンサ要素が複数の検出軸を備えるような場合には検出軸の数に対応して端子数は増大する。

駆動信号は、振動体の一部である駆動マス１５０を図１に示したＸ方向に一定周波数および一定振幅で制御して振動させるために用いられる。駆動検出信号ＡＳＩＧＤＰおよびＡＳＩＧＤＮは、駆動マス１５０の振動状態を静電容量変化で検出するための信号であり、これらから振動体のＸ方向の変位を得ることができる。搬送波ＣＡＲＲＹは、静電容量の変化を検出するための交流信号である。後述するアナログフロントエンド１０９は、サンプリングホールド回路によって構成される場合、搬送波周波数の１倍または０．５倍の周波数で動作していることが多い。同期検波によって低周波雑音を除去する場合には、アナログフロントエンド１０９は０．５倍の周波数でサンプリングホールドすることがある。

サーボ電圧信号は、振動体の一部である検出マス１５１が図１に示したＸ方向に直交するＹ方向に変位した時にその変位を打ち消す方向に静電気力を印加するために用いられる。駆動マス１５０がＸ方向に一定の周波数および一定の振幅で振動している状態で角速度ＲＡＴＥが印加されると、検出マス１５１がＹ方向に変位する。これを検出するのが検出信号ＡＳＩＧＳＰおよびＡＳＩＧＳＮを出力する検出信号端子であり、検出マス１５１の変位を打ち消すためにサーボ電圧信号を印加する端子に印加されるのがサーボ信号である。検出マス１５１の変位を容量変化で検出するのにも同じ搬送波が用いられる。振動型角速度センサ１１０は本発明の実施例１の回路に接続して制御する角速度センサと同一種類である。

駆動検出信号および検出信号はアナログフロントエンド１０９でデジタル信号に変換される。図１に示す変位１１４は、駆動マス１５０のＸ方向の変位を表す電圧波形の時間変化である。検出信号ＡＳＩＧＳＰおよびＡＳＩＧＳＮから得られる変位１１５は、検出マス１５１のＹ方向の変位を表す電圧波形の時間変化である。変位１１５にはサーボ電圧印加前の電圧波形１１８およびサーボ電圧印加後の電圧波形１１９を含む。検出マス１５１に対するサーボ制御が正しく効いている状態では波形１１９の通り検出信号の振幅が小さくなる。これはつまり検出マス１５１の変位が小さくなっていることを示している。

駆動マスの変位１１４に基づいて適切なフィードバック制御を施す回路ブロック１１２は、駆動制御信号１１６を生成する。図１には、駆動制御信号１１６の時間変化を示している。駆動制御信号１１６の位相は変位１１４と比較して９０度進んでいる状態が望ましい。これは、駆動マス１５０の振動周波数が駆動マス１５０の機械構造で決定する共振周波数と一致した場合には、駆動信号に対して駆動マス変位が９０度遅れるためである。共振周波数で駆動マス１５０を駆動すると、駆動のために印加したエネルギーがロスを最小にして駆動マス１５０の振動運動に変換されるため、小電力化に寄与する。駆動制御信号１１６はデジタルアナログ変換器（ＤＡＣ）１０１に入力され、駆動信号ＤＲＩＶＥＰおよびＤＲＩＶＥＮが生成される。以上が一般的な駆動マス１５０の制御ループである。

検出マス１５１の変位１１５に基づいて適切なフィードバック制御を施す回路ブロック１１３は、センサ出力ＳＥＮＳＯＲＯＵＴおよびサーボ制御信号１１７を出力する。センサ出力ＳＥＮＳＯＲＯＵＴはサーボ制御信号１１７の信号成分ＶＳＩＧ１２１（図１にはＶＳＩＧ１２１の時間変化を示す）の振幅成分として出力される。ＶＳＩＧ１２１の振幅は、駆動マス１５０のＸ方向の変位１１４の時間微分ＶとＲＡＴＥとの算術積に比例し、その周波数は変位１１４と同じである。ＶＳＩＧ１２１の位相は、アナログフロントエンド１０９（ＡＮＡＬＯＧ）および回路ブロック１１３（ＹＣＴＲＬ）での遅延がゼロと仮定した場合には、変位１１４に比較して９０度ずれる。上記回路ブロックでの遅延がゼロでない場合、上記９０度の位相ずれに適切な遅延が回路ブロック１１３によって施される。直交位相成分ＶＥＲＲ１２０（図１にはＶＥＲＲ１２０の時間変化を示す）は、変位１１４と同位相であり振幅も比例関係にある。ＶＳＩＧ１２１とＶＥＲＲ１２０とを加算したものがサーボ制御信号１１７であり、これがＤＡＣ１０１に入力され、ＳＥＲＶＯＰおよびＳＥＲＶＯＮが出力される。ＤＡＣ１０１は基本的には駆動制御用のものと同種のもので良いが、構成ビット数などは一般的には異なっている。以上が検出マス１５１の制御ループである。

振動型角速度センサの制御には以上のように駆動マス１５０の制御ループである駆動制御と検出マス１５１の制御ループである検出制御の２つのループが必要であり、これらをいかに高精度、高安定に行うかが角速度センサ出力の制御および安定性に影響することになる。

図２〜図４を用いて、駆動制御における課題について実施例１と従来例を比較していかに実施例１がこれを解決するかについて述べる。

図２は、センサ要素の振幅利得と駆動周波数の関係、駆動周波数制御信号と駆動信号周波数の関係を示している。一般的に二次の伝達特性を有する振動体によってセンサ要素は構成され、共振周波数ｆ０で振幅利得が最大値をとるように設計される。図２（Ａ）に示す不適切な制御では駆動周波数制御値が疎である（すなわち、設定可能な駆動周波数の値のステップが大きい）ため、ｆ０に近いがｆ０とは異なる周波数で駆動制御を行うしかなく、センサ要素の振幅利得を十分に得ることができない。しかし、図２（Ｂ）に示す理想的な制御においては、駆動周波数制御値を十分に密に設定できる（すなわち、設定可能な駆動周波数の値のステップが十分に小さい）ため、センサ要素の振幅利得を最大限に活用できる。よって、小さな入力エネルギーで駆動振幅を大きくすることができ、低電力化に寄与する。また、制御周波数ステップが小さいため駆動周波数制御の誤差が小さくなり、安定性が向上すると共にセンサ出力の信号雑音比を向上することが出来る。つまり、駆動周波数制御においては、センサ要素の共振周波数に応じて制御ステップを十分に密にできるように制御回路を設計することが課題である。

図３は、センサ要素の共振周波数ｆ０の分布とＱ値の分布を模式的に示したものである。図３の左側は共振周波数ｆ０の分布であり、横軸がｆ０、縦軸がセンサ要素の個数である。図３の右側はＱ値の分布であり、横軸がＱ値、縦軸がセンサ要素の個数である。センサ要素の製造ばらつきによってｆ０及びＱ値は典型値ＴＹＰIＣＡＬを中心とした分布を有する。この中に網掛けで示した制御可能な範囲１５２をより広範囲にすることが理想的な制御である。図３（Ａ）および（Ｂ）に、それぞれ、理想的な制御および不適切な制御が行われた場合の制御可能な範囲１５２の例を示す。広範囲のｆ０およびＱ値を制御できた方がセンサ要素の製造全体数からより多くの良品を得ることができ、コスト低減に寄与できる。不適切な制御では良品となるセンサ要素数が少なく、結果として良品数が少なくなりコストが増大してしまう。

図２に示した通り周波数制御誤差を小さくし、かつ、図３に示した通り制御可能範囲を広くする制御が理想的な制御であるが、これは互いに矛盾した要請である。つまりある一定の回路規模を想定した場合、制御誤差を小さくすると制御可能範囲が狭くならざるを得ず、制御可能範囲を広くすると制御誤差を大きくせざるを得ない。これを両立することが従来の制御方法では課題であった。

図４を用いてＱ値についてもう少し詳細に説明する。Ｑ値はＱ＝ｆ０／Δｆという定義で与えられる。図４（Ｂ）に示すように、ｆ０は共振周波数、Δｆは共振周波数における共振エネルギーと比較してエネルギーが１／２になる周波数点を２点取った時のそれらの差分と定義される。つまりＱ値はｆ０に比例して大きくなると言える。図４（Ａ）には、あるｆ０を仮定した場合のＱ値とΔｆとの関係１５３を示す。Ｑ値が大きいセンサ要素を使うと上述した通り入力エネルギーの損失を小さくでき低電力化に寄与するが、Ｑ値を大きくするとΔｆが小さくなることになる。例えばＱ値が１００００以上になるとΔｆは１Ｈｚよりも小さくなることになる。これはＱ値が１００００を超えるようなセンサ要素を適切に制御するには１Ｈｚよりも小さな誤差で（すなわちそれより小さいステップの）周波数制御を行う必要があることを意味している。このように高精度で周波数制御しつつ、ｆ０のばらつきを例えば数ｋＨｚと仮定した時にも制御が破綻しないようにすることは回路規模の増大を招き、従来では高コスト化につながっていた。

図５および図６を用いて、実施例１においてどのようにして上記課題が解決されるかを説明する。これは、従来と同等の回路規模で周波数制御精度を向上しつつ制御可能範囲を広げる方法として、サンプリングレートを向上して制御誤差を低減する方法に基づいている。

図５は、通常サンプリングとオーバーサンプリングの雑音強度の比較について説明する図である。センサ要素のゲイン曲線５００、オーバーサンプリング時の全体雑音強度５０１、帯域内雑音強度５０３、通常サンプリング時の全体雑音強度５０２、帯域内雑音強度５０４の関係を示す。オーバーサンプリング時の全体雑音強度５０１と通常サンプリング時の全体雑音強度５０２は面積が同等であるが、オーバーサンプリング時の全体雑音強度５０１は、サンプリング周波数が高いため、広い周波数領域に分布する。このため、オーバーサンプリング時は、通常サンプリング時と比較して、周波数あたりの雑音強度が小さくなる。周波数制御を行うに当たっては帯域内雑音強度が問題となるため、オーバーサンプリング時の帯域内雑音強度５０３と通常サンプリング時の帯域内雑音強度５０４とを比較するとオーバーサンプリング時の帯域内雑音強度５０３の方を小さくできる。例えばサンプリングレートを２倍にすることによって、帯域内雑音を１／２にすることができる。この原理に基づいて実施例１は周波数制御誤差を低減する。

図６は、制御サンプリングレートＦｓを変化させた時の周波数制御ステップ数と正規化誤差の関係を示す図である。周波数制御ステップの横軸は２の累乗で示され、ｘ＝３は２＾３＝８ステップで周波数制御を行うことを示している。また制御可能周波数範囲は一定とするため、ステップ数が大きくなると制御がより微細になることを意味している。Ｆｓをセンサ要素の共振周波数ｆ０の２＾１（＝２）倍、２＾２（＝４）倍、・・・と増大すると、同じ雑音強度で比較した場合、制御サンプリングレートＦｓを大きくするほど必要な周波数制御ステップ数を小さくできることを示している。言い換えると、同じ雑音強度で比較した場合、制御サンプリングレートＦｓを大きくするほど制御可能周波数範囲を広くすることができる。また、同じ周波数制御ステップ数および同じ制御可能周波数範囲で比較した場合、制御サンプリングレートＦｓを大きくするほど雑音強度が減少する。すなわち、Ｆｓをｆ０よりも十分に大きくすることで雑音強度を減少できる。この方法を用いて実施例１では広い制御可能周波数範囲と詳細な周波数制御とを両立する。

図７〜図２２を用いて、本発明の実施例１の慣性検出装置について説明する。実施例１の慣性検出装置は、容量検出型及び一軸サーボ制御方式の角速度センサである。

［（１−１）慣性センサ＿機能ブロック］
図７は、本発明の実施例１の振動型角速度検出装置の構成を示す機能ブロック図である。

駆動制御回路１００は、センサ１１０の駆動制御を行う回路である。角速度信号検出回路ブロック１４３は、入力された角速度に応じて検出マス１５１のフィードバック制御を行うと共に、角速度を示すセンサ出力ＳＥＮＳＯＲＯＵＴを演算して出力する。角速度信号検出回路ブロック１４３は、駆動制御回路１００から検出制御信号ＹＣＴＲＬを受け取り、この信号で同期しながら、センサ１１０の検出マス変位出力ＡＳＩＧＳＰおよびＡＳＩＧＳＮを受けて、検出制御信号ＳＥＲＶＯＰおよびＳＥＲＶＯＮによってセンサ１１０の検出マスを制御し、センサ出力ＳＥＮＳＯＲＯＵＴを演算して出力する一般的な角速度出力制御ブロックである。

駆動制御回路１００の構成を以下に詳細に説明する。センサ１１０からの検出マス変位信号ＡＳＩＧＤＰおよびＡＳＩＧＤＮはアナログ信号であり、これを適切に増幅しデジタル変換する回路がアナログフロントエンド１０９である。ＰおよびＮは検出マス変位信号がアナログフロントエンド１０９への差動入力であることを示している。デジタル駆動マス変位信号ＤＳＩＧＤの入力を受けて直交検波タイミング信号ＣＴＲＣＬＫ１に基づいて直交検波を行い同位相成分ＩＮＰＨＡＳＥと直交位相成分ＱＵＡＤを出力する回路ブロックが直交検波回路ＤＥＭＯＤ（１０６）である。直交検波回路１０６は２つの乗算器１０２を有する。一つの乗算器１０２はＤＳＩＧＤとＣＴＲＣＬＫとを乗算しＩＮＰＨＡＳＥを出力し、もうひとつの乗算器１０２はＤＳＩＧＤとＣＴＲＣＬＫから９０度位相がずれたクロックとを乗算してＱＵＡＤを出力する。

ＩＮＰＨＡＳＥとＱＵＡＤを入力として周波数制御信号ＰＩＤＳと振幅制御信号ＰＩＤＣを出力する回路がコントロール回路１０５である。典型的にはＰＩＤ（Proportional Integral Differential）コントローラで構成され、比例成分Ｐ、積分成分Ｉおよび微分成分Ｄを演算するに当たり、それぞれの演算に必要な係数ＣＴＲＬＶＡＬＳがメモリ１１１からコントロール回路１０５に入力される。

周波数制御信号ＰＩＤＳはクロック生成回路ＣＬＫＧＥＮ１（１０４）に入力される。クロック生成回路ＣＬＫＧＥＮ１（１０４）は、入力された周波数制御信号ＰＩＤＳと、メモリ１１１からの制御乗数ＣＴＲＬＶＡＬＳとに基づいて、遅延回路１０３のラッチクロックとなるＣＴＲＣＬＫ２、駆動信号変調回路ＤＭＯＤ（１０７）の変調クロックＤＣＬＫＤ、およびアナログ回路用のクロックＣＬＫＡを生成する。それぞれのクロックの役割および位相関係はそれぞれの回路ブロックの動作説明で述べる。

アナログ回路クロックＣＬＫＡはアナログドライバ１０８によって適切なアナログ信号に増幅され、搬送波ＣＡＲＲＹとしてセンサ１１０に入力される。また、アナログ回路クロックはアナログフロントエンド１０９の基準クロックとなる。つまり、搬送波とアナログ回路の動作タイミングは同期していることになる。

次に駆動振幅制御ループについて説明する。振幅制御値信号ＰＩＤＣは適切な遅延を施すため遅延回路１０３に入力される。遅延回路１０３は、ＰＩＤＣをＣＴＲＣＬＫ２でラッチして、遅延情報ＤＣＴＲ２に基づきＰＩＤＣを遅延させ、遅延駆動振幅ＤＡＭＰとして出力する。駆動信号変調回路１０７は、ＤＡＭＰと変調クロックＤＣＬＫＤを乗算する乗算器１０２を有し、乗算結果として駆動変調信号ＤＲＩＶＥ０を出力する。デジタルアナログ変換回路ＤＡＣ（１０１）は、ＤＲＩＶＥ０を駆動信号ＤＲＩＶＥＰおよびＤＲＩＶＥＮに変換してセンサ１１０に入力する。ここでＰとＮは正と負を表しており、ＤＲＩＶＥＰとＤＲＩＶＥＮは同じ振幅を有し位相が１８０度ずれた（つまり互いに振幅が反転した）関係にある。

上述した回路機能ブロックの特徴はアナログフロントエンド１０９の後、直交検波回路１０６の後、コントロール回路１０５の後にそれぞれサンプリングレートを落とすフィルタが存在しないことである。この構成によってアナログフロントエンド１０９のサンプリングレートＦｓを落とすことなく制御ループを構成し、図５および図６を用いて説明した通りオーバーサンプリング効果を活用して雑音強度を減じることができるのである。またオーバーサンプリングレートＦｓはＦｓ＞ｆ０であればノイズを減じる効果が得られるので、この条件を満たす範囲であればサンプリングレートを下げる目的でフィルタ回路を挿入しても実施例１の範囲に含まれる。ここでｆ０はセンサ１１０の共振周波数である。

図８は、本発明の実施例１におけるクロック生成回路１０４の具体的構成例を示す図である。

周波数制御信号ＰＩＤＳは電圧制御発振回路ＶＣＯ（１２２）に入力される。電圧制御発振回路１２２は、電圧制御発振回路制御係数ＶＣＯＣＴＲＬによって制御された周波数可変範囲を持ち、上記周波数範囲内でＰＩＤＳに応じた周波数を有するクロックＣＬＫ０を生成する。本実施例では、生成されるアナログクロックＣＬＫＡの周波数が、駆動マス１５０及び検出マス１５１を含むセンサ１１０の振動体の固有振動数の２倍以上となるように、電圧制御発振回路制御係数ＶＣＯＣＴＲＬが設定される。例えば、電圧制御発振回路１２２がＰＩＤＳに応じて振動体の固有振動数の１６倍の周波数のクロックＣＬＫ０を生成できるように電圧制御発振回路制御係数ＶＣＯＣＴＲＬが設定され、クロックＣＬＫ０から振動体の固有振動数の８倍の周波数のアナログクロックＣＬＫＡが生成されてもよい（図１７〜図２０等参照）。なお、本実施例ではアナログクロックＣＬＫＡの周期の長さが１周期ごとに変化するため、上記の説明におけるアナログクロックＣＬＫＡの周波数とは、例えば、ある期間に含まれる周期の数から計算される平均的な周波数であってもよい。

カウンタ回路１２３は、ＣＬＫ０をカウントクロックとしてカウントアップ又はカウントダウンすることによって、アナログクロック元信号ＣＬＫＡ０、変調クロック元信号ＤＣＬＫＤ０、Ｋ倍カウントクロックＣＬＫＫ、およびＬ倍カウントクロックＣＬＫＬを生成する。カウンタ１２４は、遅延情報ＤＣＴＲＬ１に基づきＤＣＬＫＤ０をＣＬＫＬでラッチして遅延させたクロックＣＴＲＣＬＫ１０を生成する。

ＣＬＫＡ０はクロックバッファ１２５を介してアナログクロックＣＬＫＡとして出力され、ＤＣＬＫＤ０はクロックバッファ１２５を介してＤＣＬＫＤとして出力され、ＣＬＫＫはクロックバッファ１２５を介してＣＴＲＣＬＫ２として出力され、ＣＴＲＣＬＫ１０はクロックバッファ１２５を介してＣＴＲＣＬＫ１として出力される。これによって、アナログクロックＣＬＫＡの各周期は、直交位相成分ＱＵＡＤの各サンプル値の大きさに応じた長さを有することになり、その長さは１周期ごとに異なることとなる（図１７参照）。

図９は、本発明の実施例１における電圧制御発振回路１２２の具体的構成例を示す図である。

電圧制御電流出力回路１２６は発振回路制御係数ＶＣＯＣＴＲＬに基づいた基準電流ＩＲＥＦを出力する。デジタルアナログ変換回路１２７は周波数制御信号ＰＩＤＳに基づいた電圧信号ＤＡＣ０を生成する。ＩＲＥＦとＤＡＣ０とに基づいてクロックＣＬＫ０を生成する発振回路がＯＳＣＧＥＮ（１２８）である。発振回路１２８は基本的には電流と電圧でキャパシタの充電時間を調整してこれによって発振周波数を変化させる機構を持つ、一般的な発振回路である。実施例１ではオーバーサンプリングによって周波数ステップを大きくしても雑音強度を低くすることが出来るため、電圧制御電流出力回路１２６およびデジタルアナログ変換回路１２７の制御ステップ数を小さくしても良い。よって、電圧制御電流出力回路１２６およびデジタルアナログ変換回路１２７の回路規模を小さくでき、低コスト化に寄与する。

図１０は、本発明の実施例１における電圧制御電流出力回路１２６の具体的構成例を示す図である。

電圧制御電流出力回路１２６は、ＶＣＯＣＴＲＬをデコードし８ビット出力を得るデコーダ１２９と、デコーダ出力によって出力電流のＯＮ／ＯＦＦが決定される電流源ＣＳ（１３０）と、を有する。デコーダ１２９は、例えば、＜０＞から＜７＞の８ビットのうち、＜０＞だけＯＮで残りはＯＦＦ、＜１：０＞がＯＮで残りがＯＦＦ、または、＜２：０＞がＯＮで残りがＯＦＦ、といった値を出力する。これによって、デコーダ１２９の出力に応じて、ＩＲＥＦの大きさをＣＳ１個の出力から８個の出力まで８通りに変化させることが可能となる。図１０に示す電圧制御電流出力回路は３ビットデコーダによる８階調の電流出力例であるが、これは一例であり、システムによって自在にビット数を変更可能である。例えばＶＣＯＣＴＲＬが４ビットであれば電流出力は１６階調に、５ビットであれば３２階調に変更可能である。ただし、ビット数を増大すると回路規模が大きくなるため好ましくない。実施例１によればオーバーサンプリング効果によってビット数を小さくできるため、システムの目標性能を満たせる範囲内で最も小さなビット数にすることが望ましい。

図１１は、本発明の実施例１におけるアナログフロントエンド１０９の具体的構成例を示す図である。

Ｃ／Ｖ変換回路１３１は、アナログ振幅信号ＡＳＩＧＤＰ及びＡＳＩＧＤＮの入力をそれぞれ電圧信号ＣＶＤＰ及びＣＶＤＮに増幅し変換する回路ブロックである。Ｃ／Ｖ変換回路１３１はアナログクロックＣＬＫＡで同期されて動作する。良く知られた回路方式としてサンプリングホールド回路を有するスイッチトキャパシタ回路が適用されることがある。差動のＣ／Ｖ変換回路出力であるＣＶＤＰ及びＣＶＤＮを増幅してＡＭＰＤＰおよびＡＭＰＤＮの差動電圧信号を出力するアンプ回路１３２がＣ／Ｖ変換回路１３１の後に続く。ただしアンプ回路１３２はＣ／Ｖ変換回路１３１では増幅率が不足する場合に挿入すれば良く、不足しない場合にはなくても良い。またアンプ回路１３２は差動入力を増幅して差動出力を得る完全差動アンプであることが望ましい。完全差動アンプとすることで同相雑音を低減することができ、ダイナミックレンジを広くすることが出来る。アンプ回路１３２もアナログクロックＣＬＫＡと同期して動作する。アンプ回路１３２の差動出力ＡＭＰＤＰおよびＡＭＰＤＮをデジタル信号であるＤＳＩＧＤに変換する回路がアナログデジタル変換回路ＡＤＣ（１３３）である。ＡＤＣにはΣΔ型ＡＤＣ、ＳＡＲ型ＡＤＣ、サイクリック型ＡＤＣと様々な方式が知られているが、実施例１ではどのようなＡＤＣ回路を適用しても良い。またＡＤＣ１３３もアナログクロックＣＬＫＡに同期して動作する。Ｃ／Ｖ変換回路１３１、アンプ回路１３２、ＡＤＣ１３３の全ての回路ブロックはＣＬＫＡに同期する。各回路ブロック内でＣＬＫＡを元に独自のクロックを生成しても良いが、詳細は省略する。

図１２は、本発明の実施例１における遅延回路１０３の具体的構成例を示す図である。

遅延回路１０３は、振幅制御信号ＰＩＤＣをラッチクロックＣＴＲＣＬＫ２のタイミングでラッチするデータラッチ回路ＤＬ（１３４）が８個直列に接続された構成を有する。それぞれのデータラッチ回路の出力は８ビットの遅延振幅制御信号ＰＩＤＣＤ＜７：０＞となる。＜０＞はＰＩＤＣに対してＣＴＲＣＬＫ２の１クロック分の遅延があり、以下、＜１＞では２クロック、＜２＞では３クロック、以下同様に、遅延量がＣＴＲＣＬＫ２を単位として増えていく。

ＰＩＤＣＤ＜７：０＞の中から１本の信号をＤＣＴＲ２によって選択する回路がＭＵＸ回路１３５である。これによってＤＣＴＲ２で指定された遅延を有する遅延駆動振幅信号列ＤＡＭＰが得られる。図１２に示した例では８通りの遅延量の設定が可能であるが、これはセンサの共振周波数ｆ０の８倍の周波数でＡＣＬＫが動作している状態を仮定しているためである。言い換えるとオーバーサンプリング比が８倍に設定されていることを仮定している。データラッチ１３４の直列数はオーバーサンプリング比に応じて大きくする必要がある。例えば、オーバーサンプリング比が１６倍の場合には１６段のデータラッチ１３４が必要になる。

あるいは、オーバーサンプリング比が８倍の場合に４個のデータラッチ１３４を直列に接続し、更にデータの極性を反転できる回路を備えるように構成することも可能である。つまり、オーバーサンプリング比の半分の数のデータラッチ１３４を直列化し、最後にデータの極性を反転して出力するか、または、そのままの極性で出力するかを選択する回路を設ける構成も可能である。このような構成にすることでデータラッチ回路の数を減らすことが可能となる。遅延回路をこのように構成することで、駆動振幅制御の遅延を、アナログサンプリングクロックを単位として制御できるようになり、駆動制御の精度が向上し、その結果として雑音が小さく安定した角速度センサが提供できるようになるのである。

図１３は、本発明の実施例１におけるデジタルアナログ変換回路ＤＡＣの具体的な構成を示す図である。

駆動変調信号ＤＲＩＶＥ０の入力をデコードするデコーダ１３７は相補の信号ＳＥＬＰ＜０：ｍ＞およびＳＥＬＮ＜０：ｍ＞の中からそれぞれ１本をＤＲＩＶＥ０の値に応じて選択する。相補に選択するとは、ＳＥＬＰ＜Ｋ＞とＳＥＬＮ＜Ｌ＞が選択された場合、Ｋ＋Ｌ＝ｍとなるように選択することと定義する。ＳＥＬＰおよびＳＥＬＮは電圧選択回路ＶＳＥＬ１３６に入力される。電圧選択回路ＶＳＥＬ１３６は、抵抗ＲＥＳ１３８の直列接続によって高電圧側参照電圧ＶＲＥＦＨと低電圧側参照電圧ＶＲＥＦＬの電圧差を分割した一つの電圧を一つのスイッチ１３９によって選択して出力するように構成される。ＶＲＥＦＨおよびＶＲＥＦＬの値は特に電源電圧と同一にする必要はなく、センサの特性に応じて設定されることが望ましい。ＶＳＥＬ１３６の相補出力はアナログバッファ１４０で出力インピーダンス及び出力振幅を調整され駆動信号ＤＲＩＶＥＰおよびＤＲＩＶＥＮとしてセンサに出力される。駆動電圧として高い電圧が必要な場合には上記アナログバッファ１４０はレベル変換回路としても動作する必要があり、このように高い電圧を出力するような場合も実施例１は含むものとする。

ここまでに説明したように、駆動信号ＤＲＩＶＥＰおよびＤＲＩＶＥＮは直交検波回路１０６から出力された同位相成分ＩＮＰＨＡＳＥから生成されるため、その１周期の長さはアナログクロックＣＬＫＡの所定の複数の周期（本実施例では８周期）の長さの合計と同じになる。

図１４は、本発明の実施例１におけるＤＡＣに含まれるスイッチ１３９の具体的な構成例を示す図である。

スイッチ１３９は、スイッチ（ｓｗ１）１４４を有する。一方のスイッチ１４４は、ＳＥＬＰおよび入力信号ｉｎがそれぞれｃｋ１およびｉｎ１として入力されると、ｉｎ１をｏｕｔｐとして出力するか否かをｃｋ１の値に応じて選択するスイッチである。もう一方のスイッチ１４４は、ＳＥＬＮおよび入力信号ｉｎがそれぞれｃｋ２およびｉｎ２として入力されると、ｉｎ２をｏｕｔｎとして出力するか否かをｃｋ２の値に応じて選択するスイッチである。

図１５は、本発明の実施例１におけるスイッチ１４４の具体的な構成例を示す図である。

図１５の例では、スイッチ１４４はＰ型ＭＯＳトランジスタであるＰＭＯＳ１４１と、Ｎ型ＭＯＳトランジスタであるＮＭＯＳ１４２とによって構成される。選択信号ＣＫ（図１４のｃｋ１およびｃｋ２に相当）は、インバータによって論理が反転されＰＭＯＳ１４１のゲートｇに入力され、反転されずにＮＭＯＳ１４２のゲートｇに入力される。スイッチ１４４の入力（図１４のｉｎ１およびｉｎ２に相当）はＳＷｉｎであり、これらはＰＭＯＳおよびＮＭＯＳのソースｓに入力され、スイッチ１３０の出力ＳＷｏｕｔ（図１４のｏｕｔｐおよびｏｕｔｎに相当）はＰＭＯＳ１４１およびＮＭＯＳ１４２のドレインｄに接続される。つまりスイッチとしてＰＭＯＳおよびＮＭＯＳを使うことで、スイッチ１４４は、図１３におけるＶＲＥＦＨからＶＲＥＦＬの間のあらゆるアナログ電圧レベルをＣＫに依存して出力するアナログスイッチとして構成される。

図１６は、本発明の実施例１におけるセンサ１１０の等価回路を示す図である。

センサ１１０の等価回路は、合計８個の静電容量が一方の端子を搬送波ＣＡＲＲＹの入力端子として共有する構成である。

駆動電圧信号ＤＲＩＶＥＰおよびＤＲＩＶＥＮの入力端子を含む静電容量ＣｘｆｐおよびＣｘｆｎはそれぞれ正側駆動容量及び負側駆動容量である。駆動マス１５０を駆動する静電気力は（ＤＲＩＶＥＰ−ＣＡＲＲＹ）＾２−（ＤＲＩＶＥＮ−ＣＡＲＲＹ）＾２に比例する。この静電気力によって駆動マス１５０は駆動される。

駆動検出信号ＡＳＩＧＤＰおよびＡＳＩＧＤＮが接続される静電容量ＣｘｓｐおよびＣｘｓｎはそれぞれ正側駆動検出容量および負側駆動検出容量である。駆動マス１５０の変位はＣｘｓｐ−Ｃｘｓｎによって検出することができる。

サーボ電圧信号ＳＥＲＶＯＰおよびＳＥＲＶＯＮが接続される静電容量ＣｙｆｐおよびＣｙｆｎはそれぞれ正側サーボ容量及び負側サーボ容量である。検出マス１５１をサーボ制御する際に印加される静電気力は（ＳＥＲＶＯＰ−ＣＡＲＲＹ）＾２−（ＳＥＲＶＯＮ−ＣＡＲＲＹ）＾２に比例する。

検出信号ＡＳＩＧＳＰおよびＡＳＩＧＳＮが接続される静電容量ＣｙｓｐおよびＣｙｓｎはそれぞれ正側検出容量及び負側検出容量である。検出マス１５１の変位はＣｙｓｐ−Ｃｙｓｎによって検出することができる。

［実施例１の動作波形］
図１７から２２を用いて実施の形態１の回路の内部動作波形を説明する。必要がある場合には比較例と対比することで実施例１の回路動作の特徴が明らかになる。

図１７は、本発明の実施例１および比較例における直交検波回路１０６の動作波形を模式的に示した図である。

実施例１の特徴を説明するため、図１７（Ａ）に示す本実施例の動作波形を、図１７（Ｂ）に示す比較例と対比する。これらの図は、それぞれの例におけるアナログクロックＣＬＫＡ、ＡＤＣによってデジタル変換された駆動振幅情報ＤＳＩＧＤ、直交位相成分ＱＵＡＤ、および、同位相成分ＩＮＰＨＡＳＥの関係を示したものである。各データ点はドットで示してあり、ＤＳＩＧＤのデータ点のタイミングはＣＬＫＡの立ち上がりと同じである。これはアナログクロックＣＬＫＡの立ち上がりでデータをサンプリングしていることを表している。ＤＳＩＧＤの一周期に対してデータ点が８点あり、ＤＳＩＧＤの周期は駆動マスの共振振動周期であることから明らかなように、図１７はオーバーサンプリング比が８倍の場合の波形例を示す。通常の直交検波を行う際には式（１）に示す通り、ｃｏｓ（コサイン）成分には直流成分と２倍波成分、ｓｉｎ（サイン）成分には２倍波成分（２α）が出現する。

実施例１ではサインの２倍波成分であるＱＵＡＤとコサインの２倍波成分であるＩＮＰＨＡＳＥをそれぞれフィルタせずオーバーサンプリング比８倍のまま制御を行う。この結果、周波数制御値がデータ点毎に違う値を取り得るため、実施の形態１では各サンプリング点の時間間隔、つまり、アナログクロックＣＬＫＡの周期が１クロック毎に異なることになる。一方、比較例ではＱＵＡＤ信号およびＩＮＰＨＡＳＥ信号において、共に２倍波成分をフィルタで除去するため共振周期の間に１点だけ制御点が存在することとなる。よって少なくとも共振周期１周期の間にＣＬＫＡのクロック周期が変化することがない。実施例１と比較例の最も大きな違いはＱＵＡＤ及びＩＮＰＨＡＳＥのデータ点の数であり、その結果として実施例１ではアナログサンプリングの間隔が共振周期１周期の中であっても変化することである。図７に示す通りＣＬＫＡをアナログバッファによって所望の電圧振幅にした信号が搬送波ＣＡＲＲＹであるため、搬送波の時間波形においても上記のＣＬＫＡと同様の特徴が観測されることになる。

図１８は、実施例１におけるクロック発生回路ＣＬＫＧＥＮの動作波形を示す図である。

カウンタＣＯＵＮＴ０は、カウントアップタイプのカウンタとして構成されており、ＣＬＫ０の立ち上がりエッジでカウントアップ動作を行う。ここでは３ビットカウンタ（０〜７までのカウント）の例を示した。カウンタのビット数は設計に依存して変更されても良い。アナログクロック元信号ＣＬＫＡ０はＣＬＫ０の２倍波（すなわちその１周期がＣＬＫ０の２周期に相当する信号）であり、駆動クロック元信号であるＤＣＬＫＤ０はＣＬＫ０の１６倍波である。図１７によれば直交位相成分ＱＵＡＤのデータはＣＬＫＡの立ち上がりで更新されるため、周波数制御信号ＰＩＤＳもまたＣＬＫＡの元信号であるＣＬＫＡ０の立ち上がりで更新される。ＰＩＤＳに応じてＣＬＫ０の発振周波数は変化し、これに応じてカウントアップのタイミングも変化していく。言い換えるとカウントアップの時間間隔が変化していくことになる。これによってＣＬＫＤ０のある１周期の時間は、図１８に示す通り０．５＊Ｔ０３＋２＊（Ｔ１０＋Ｔ１１＋Ｔ１２）＋１．５＊Ｔ１３で表される。

図１９は、従来のクロック発生回路の動作波形を示す図である。これは、図１８に示す実施例１の動作波形と対比するための比較例である。

図１９に示す比較例では、ＰＩＤＳの更新がＤＣＬＫＤ０の１周期に一回だけ行われるため、カウンタのカウントアップタイミングはＤＣＬＫＤ０の一周期の間に変化することはなく、よって、ＤＣＬＫＤ０のある１周期の時間は０．５＊Ｔ０＋７．５＊Ｔ１で表現される。

ＤＣＬＫＤ０の１周期の時間を表現するときに、実施例１では５種類の時間Ｔ０３、Ｔ１０、Ｔ１１、Ｔ１２およびＴ１３の和で表現するのに対して、比較例では２種類の時間Ｔ０＋Ｔ１で表現することになるため、比較例では実施例１と比較して表現できる時間の階調が疎になる。つまり、駆動制御をするに当たり比較例では周波数制御の階調が疎になり、センサの共振周波数との誤差が大きくなることを意味する。実施例１と比較例ではカウンタのビット数は全く同じであるから、実施例１では回路規模を増大することなく制御の方法の工夫で雑音を低減していることを示している。

図２０は、クロック発生回路ＣＬＫＧＥＮにおける遅延クロックＣＴＲＣＬＫ１０の生成方法を波形に基づいて説明する図である。

ＣＴＲＣＬＫ１０は駆動クロック元信号ＤＣＬＫＤ０を遅延量制御乗数ＤＣＴＲＬ１に基づいて遅延させて生成されるクロックである。ＣＬＫＡ０の８倍波がＤＣＬＫＤ０になっていることから明らかなように、図２０にはオーバーサンプリング比が８倍の例を示す。よって遅延量はＣＬＫＡ０の１クロックを単位として０から７まで設定可能である必要がある。このため、実施例１は、遅延情報を、ＣＬＫＡ０をカウントアップクロックとする３ビットカウンタＣＯＵＮＴ１によって生成し、ＣＯＵＮＴ１の値がＤＣＴＲＬ１と一致したタイミングでラッチクロックＣＬＫＬの立ち上がりエッジでＤＣＬＫＤ０をラッチする構成とする。これによって直交検波の遅延量設定をオーバーサンプリング比８倍ならば０〜７の全ての値に設定可能となり、直交検波のタイミング精度向上に寄与する。オーバーサンプリング比は設計によって変化するため、例えば１６倍であれば、クロック発生回路ＣＬＫＧＥＮも遅延量を０〜１５までの全ての値を設定可能となるように設計する必要がある。

図２１は、図７における遅延回路１０３の動作波形例を示す図である。

振幅制御信号ＰＩＤＣの値は、図１７に示した通り、ＩＮＰＨＡＳＥにおいて２倍波成分を除去せずに制御に使うためＣＬＫＡ０の立ち上がりエッジで更新される。これをデータラッチ列のラッチクロックＣＴＲＣＬＫ２の立ち上がりエッジでそれぞれのデータラッチにラッチし、その出力がＰＩＤＣＤ＜０＞〜＜７＞である。例えば遅延設定値ＤＣＴＲ２＝２の場合、ＰＩＤＣＤ＜２＞がＭＵＸによって選択されるため、図２１に示す通りＰＩＤＣと比較してＣＬＫＡ０の３クロック分遅延したデータが遅延回路１０３の出力ＤＡＭＰとして出力される。図２０と同様にＤＣＬＫＤ０がＣＬＫＡ０の８倍波になっていることから、図２１に示すのはオーバーサンプリング比８倍の例である。よって、遅延設定が０〜７まで存在することで、きめ細かな遅延設定が可能となっている。これによって駆動振幅制御の安定性が向上し、センサ出力の安定化に寄与する。

図２２は、実施例１においてオーバーサンプリングが可能となっている理由を比較例と対比することで示している。

通常、角速度センサの駆動マス１５０は電源ＯＦＦ時には静止している。よって電源ＯＮの後、駆動制御回路１００は、駆動マス１５０を静止状態から共振状態に制御することになる。共振状態に到達する前の段階では共振周波数よりも駆動マス１５０の振動周波数が大きかったり小さかったりする可能性がある。図２２（Ａ）に示す比較例ではＣＡＲＲＹの周波数が常に一定であるため、時刻Ｔ１における振動と時刻Ｔ２における振動で駆動マス１５０の振動状態が異なると、オーバーサンプリング比が異なってしまう。比較例におけるオーバーサンプリング比は、時刻Ｔ１において１１倍、時刻Ｔ２において８倍である。時刻によってオーバーサンプリング比が変化すると、制御誤差が一定にならないため安定な制御が出来ず、結果としてセンサ出力が不安定になったり雑音強度が増大したりする。

一方、図２２（Ｂ）に示す実施例１では、駆動マス１５０の振動状態に応じてＣＡＲＲＹの周波数も変動するため、時刻Ｔ１でもＴ２でもオーバーサンプリング比は８倍で一定のままである。このため、常に制御誤差を一定に保ち続けられ、結果として安定な制御が可能となる。言い換えると、実施例１は図７に示す構成からも明らかなようにセンサを制御ループに含んだＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と同等の構成になっている。このため、センサ要素の共振周波数が変わっても、センサの電源ＯＮから徐々に駆動マスの振動状態が変化するような状況でも、回路で設定したオーバーサンプリング比を維持することが可能である点が比較例と大きく異なる。また、これによってオーバーサンプリングによる雑音の低減を基本原理とした制御ループが構成できるのである。

図３０は、実施例１における制御回路からセンサ要素に印加される電気信号を示す模式図である。

一番の特徴は搬送波ＣＡＲＲＹの周期が駆動電圧ＤＲＩＶＥＰ及びＤＲＩＶＥＮの１周期の間に変化し続けていることである。またサーボ電圧ＳＥＲＶＯＰ及びＳＥＲＶＯＮの出力もＣＡＲＲＹの変化と同じタイミングで値が変化するように出力される。一方で駆動マス変位検出信号であるＡＳＩＧＤＰ及びＡＳＩＧＤＮ、検出マス変位検出信号であるＡＳＩＧＳＰおよびＡＳＩＧＳＮはＣ／Ｖ変換回路に入力されるため、Ｃ／Ｖ変換回路におけるオペアンプの仮想接地の効果で一定レベルから変化しない波形となって観測される。

図２３から図２５を用いて実施例２について説明する。以下に説明する相違点を除き、実施例２のシステムの各部は、図１〜図２２および図３０に示された実施例１の同一の符号を付された各部と同一の機能を有するため、それらの説明は省略する。

図２３は、本発明の実施例２の振動型角速度検出装置の構成を示す機能ブロック図である。

実施例１では駆動マス１５０の制御にオーバーサンプリングの考え方を導入したが、実施例２では検出マス１５１の制御ループに同様の考え方を適用している点が、実施例１との相違点である。角速度検出回路ブロック２００は、実施例１における駆動制御回路１００と比較して遅延回路２０３がエラー成分ＥＲＲと信号成分ＳＩＧの２入力を受けて遅延エラー成分ＥＲＲＤおよび遅延信号成分ＳＩＧＤの２信号を出力する点が実施例１の駆動制御回路１００と異なる。更にＥＲＲＤおよびＳＩＧＤを変調クロックＤＣＬＫＤによって変調する変調回路ＳＭＯＤ２０２の構成も実施例１の駆動信号変調回路ＤＭＯＤ１０２と異なる。また、駆動マス１５０の制御と異なり、検出マス１５１の制御ではエラー成分と信号成分をそれぞれ打ち消すようにサーボ信号を印加する必要があるため、エラー成分と信号成分を加算する加算器ＳＵＭ２０１が存在する。また駆動マス変位検出信号ＡＳＩＧＤＰ及びＡＳＩＧＤＮを受けて駆動電圧ＤＲＩＶＥＰ及びＤＲＩＶＥＮを生成する一般的な駆動制御回路（ＤＲＶＣＴＲＬ２）２０５が駆動制御タイミング信号ＸＣＴＲＬを角速度検出回路２００に出力するため、これを受けて各種クロックを生成するクロック生成回路２０４も実施例１とは異なる。また、実施例２の角速度検出回路ブロック２００は、角速度信号を出力するために信号成分ＳＩＧに対して必要な演算を施す回路ブロックＬＯＧＩＣ２０６を備える。

図２４は、本発明の実施例２のクロック生成回路２０４の具体的な構成を示す図である。

図８に示したクロック生成回路１０４と比較してＶＣＯが無い点だけが異なり、他は同じ構成を有する。クロック生成回路２０４では駆動制御タイミング信号ＸＣＴＲＬがカウンタのカウントクロックになるためにＶＣＯが不要となっている。駆動制御タイミング信号ＸＣＴＲＬは、一般的な駆動制御回路２０５によって生成された、駆動マス１５０を駆動する制御のタイミングを示す信号であり、例えば、図１９に示すＣＬＫ０と同様の信号であってもよい。

図２５は、本発明の実施例２の遅延回路２０３の具体的な構成を示す図である。

遅延回路２０３は、２系統の入出力を必要とするため、内部に図１２に示した遅延回路１０３を２つ備えた構成となっている。

センサから検出されるＹ方向の変位信号は振動体の駆動周波数で変調されているため、角速度を得るためにはその駆動周波数に正確に合わせた同期検波を行う必要がある。本実施例によれば、駆動周波数に正確に合わせた同期検波を行って角速度を求めることができる。

図２６を用いて実施例３について説明する。以下に説明する相違点を除き、実施例３のシステムの各部は、図１〜図２５および図３０に示された実施例１および２の同一の符号を付された各部と同一の機能を有するため、それらの説明は省略する。

図２６は、本発明の実施例３の振動型角速度検出装置の構成を示すブロック図である。

実施例１では駆動マス１５０の制御のみでオーバーサンプリングが行われ検出マス１５１の制御は従来通りの方法であった。一方、実施例２では検出マス１５１の制御のみでオーバーサンプリングが行われ、駆動マス１５０の制御は従来通りの方法であった。これらに対して実施例３の装置は駆動マス１５０の制御と検出マス１５１の制御の両方でオーバーサンプリングを行う角速度センサコントローラ３００を備える。角速度センサコントローラ３００は、図７に示した駆動制御回路１００と図２３に示した角速度検出回路２００の両方を備える。

なお、本実施例の駆動制御タイミング信号ＸＣＴＲＬは、実施例１と同様の駆動制御回路１００によって生成された、駆動マス１５０を駆動する制御のタイミングを示す信号であり、例えば、図１８に示すＣＬＫ０と同様の信号であってもよい。

本実施例によれば、実施例１の駆動制御回路が使用された場合にも、駆動周波数に正確に合わせた同期検波を行って角速度を求めることができる。

図２７から２９を用いて実施の形態４について説明する。以下に説明する相違点を除き、実施例４のシステムの各部は、図１〜図２６および図３０に示された実施例１から３の同一の符号を付された各部と同一の機能を有するため、それらの説明は省略する。

実施例１〜３では、本発明が適用される振動型慣性センサの一例として角速度センサを示したが、実施例４では、振動型慣性センサの別の一例として加速度センサを示す。

図２７は、本発明の実施例４の振動型加速度検出装置の構成を示す機能ブロック図である。

図２７に示す実施例４の加速度検出装置は、図７に示した実施例１と比較して角速度検出回路１４３が無く、制御対象のセンサが共振周波数変化型加速度センサ４００になっている点が異なる。センサ４００は、一定振動状態に検出マス４０１（図２８参照）を保った状態に対して加速度が印加されると共振周波数が変化するため、これを検出加速度として出力する加速度センサである。制御回路４１１の構成は、振幅制御信号ＰＩＤＣと周波数制御信号ＰＩＤＳとを入力として加速度情報を演算して出力する回路ブロック４１０が追加されている点が異なるほかは、図７に示した角速度センサの駆動マス制御ループと同じである。

図２８は、本発明の実施例４の振動型加速度センサのセンサ要素の一例を示す図である。

実施例４のセンサ４００は容量検出型であるから搬送波ＣＡＲＲＹが必要であり、これは検出マス４０１に入力される。

図２９は、図２８に示すセンサ４００の等価回路を示す図である。

センサ４００の等価回路は、合計４個の静電容量が一方の端子を搬送波ＣＡＲＲＹの入力端子として共有する構成である。駆動電圧信号ＤＲＩＶＥＰおよびＤＲＩＶＥＮの入力端子を含む静電容量ＣｘｆｐおよびＣｘｆｎはそれぞれ正側駆動容量及び負側駆動容量である。検出マス４０１を駆動する静電気力は（ＤＲＩＶＥＰ−ＣＡＲＲＹ）＾２−（ＤＲＩＶＥＮ−ＣＡＲＲＹ）＾２に比例する。この静電気力によって検出マス４０１は一定の振動状態を保つように駆動される。ＡＳＩＧＤＰおよびＡＳＩＧＤＮが接続される静電容量ＣｘｓｐおよびＣｘｓｎはそれぞれ正側検出容量および負側検出容量である。検出マス４０１の変位はＣｘｓｐ−Ｃｘｓｎによって検出することができる。

上記の実施例４によれば、慣性検出装置が加速度検出装置である場合にも回路規模を増大することなく高Ｑのセンサ要素を適用することが可能になる。

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明のより良い理解のために詳細に説明したのであり、必ずしも説明の全ての構成を備えるものに限定されものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。また、制御線及び情報線は説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線及び情報線を示しているとは限らない。

１００ 駆動制御回路（ＤＲＶＣＴＲＬ１）
１０１ デジタルアナログ変換回路（ＤＡＣ）
１０２ 乗算器
１０３ 遅延回路（ＤＥＬＡＹ１）
１０４ クロック生成回路（ＣＬＫＧＥＮ１）
１０５ コントロール回路（ＣＴＲＬ）
１０６ 直交検波回路（ＤＥＭＯＤ）
１０７ 駆動信号変調回路（ＤＭＯＤ）
１０８ アナログドライバ
１０９ アナログフロントエンド（ＡＮＡＬＯＧ）
１１０ 振動型角速度センサ（ＳＥＮＳＯＲ１）
１１１ メモリ（ＭＥＭ）
１４３ 角速度信号検出回路（ＳＩＧＣＴＲＬ１）
１５０ 駆動マス
１５１ 検出マス
２００ 角速度検出回路ブロック（ＳＩＧＣＴＲＬ２）
２０１ 加算器（ＳＵＭ）
２０２ 変調回路（ＳＭＯＤ）
２０３ 遅延回路（ＤＥＬＡＹ２）
２０４ クロック生成回路（ＣＬＫＧＥＮ２）
２０５ 駆動制御回路（ＤＲＶＣＴＲＬ２）
２０６ 回路ブロック（ＬＯＧＩＣ）
４００ センサ（ＳＥＮＳＯＲ２）
４１０ 回路ブロック（ＬＯＧＩＣ）
４１１ 制御回路（ＤＲＶＣＴＲＬ１）

Claims (9)

1. 振動体と、前記振動体を駆動する駆動制御部と、を有する慣性検出装置であって、
   前記駆動制御部は、
   前記振動体の駆動方向の変位を表す駆動検出信号を第１クロックでサンプリングし、
   前記サンプリングされた駆動検出信号に基づいて、１周期ごとの長さが異なるように前記第１クロックを生成し、
   前記第１クロックの２以上の所定の数の周期の合計と同じ長さの周期を有する駆動信号を、前記振動体を駆動するために前記振動体に印加することを特徴とする慣性検出装置。
2. 請求項１に記載の慣性検出装置であって、
   前記駆動制御部は、
   前記第１クロックでサンプリングされた駆動検出信号を直交検波し、
   各周期が、前記直交検波によって得られた直交位相成分の各サンプル値の大きさに応じた長さを有する前記第１クロックを生成することを特徴とする慣性検出装置。
3. 請求項２に記載の慣性検出装置であって、
   前記駆動制御部は、前記第１クロックの周波数が前記振動体の固有振動数の２倍以上になるように前記第１クロックを生成することを特徴とする慣性検出装置。
4. 請求項３に記載の慣性検出装置であって、
   前記駆動制御部は、前記第１クロックと同じ周期の信号を、前記振動体の変位を検出するための搬送波信号として前記振動体に印加することを特徴とする慣性検出装置。
5. 請求項２に記載の慣性検出装置であって、
   前記駆動制御部は、前記直交検波によって得られた前記直交位相成分および同位相成分に基づいて、前記振動体に加えられた加速度を示す出力信号を生成することを特徴とする慣性検出装置。
6. 請求項１に記載の慣性検出装置であって、
   前記振動体の前記駆動方向に直交する方向の変位を表す検出信号に基づいて、前記振動体に加えられた角速度を示す出力信号を生成する角速度検出部をさらに有することを特徴とする慣性検出装置。
7. 請求項６に記載の慣性検出装置であって、
   前記角速度検出部は、
   前記駆動制御部による前記振動体の駆動制御のタイミングを示す信号に基づいて生成した第２クロックで前記検出信号をサンプリングし、
   前記第２クロックでサンプリングされた駆動検出信号を直交検波し、
   前記直交検波によって得られた同位相成分に基づいて、前記振動体に加えられた角速度を示す出力信号を生成し、
   前記第２クロックの２以上の所定の数の周期の合計と同じ長さの周期を有するサーボ信号を、前記振動体の前記駆動方向に直交する方向の変位を打ち消すために前記振動体に印加することを特徴とする慣性検出装置。
8. 振動体と、前記振動体を駆動する駆動制御部と、角速度検出部と、を有する慣性検出装置であって、
   前記角速度検出部は、
   前記駆動制御部による前記振動体の駆動制御のタイミングを示す信号に基づいて生成した第２クロックで、前記振動体の駆動方向に直交する方向の変位を表す検出信号をサンプリングし、
   前記第２クロックでサンプリングされた駆動検出信号を直交検波し、
   前記直交検波によって得られた同位相成分に基づいて、前記振動体に加えられた角速度を示す出力信号を生成し、
   前記第２クロックの２以上の所定の数の周期の合計と同じ長さの周期を有するサーボ信号を、前記振動体の前記駆動方向に直交する方向の変位を打ち消すために前記振動体に印加することを特徴とする慣性検出装置。
9. 振動体と、前記振動体を駆動する駆動制御部と、を有する慣性検出装置であって、
   前記駆動制御部は、
   前記振動体の駆動方向の変位を表す駆動検出信号を第１クロックでサンプリングし、
   前記第１クロックでサンプリングされた駆動検出信号を直交検波し、
   各周期が、前記直交検波によって得られた直交位相成分の各サンプル値の大きさに応じた長さを有する前記第１クロックを生成し、
   前記第１クロックの２以上の所定の数の周期の合計と同じ長さの周期を有する駆動信号を、前記振動体を駆動するために前記振動体に印加することを特徴とする慣性検出装置。

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