KR20170049052A - 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로 - Google Patents

인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로 Download PDF

Info

Publication number
KR20170049052A
KR20170049052A KR1020150149933A KR20150149933A KR20170049052A KR 20170049052 A KR20170049052 A KR 20170049052A KR 1020150149933 A KR1020150149933 A KR 1020150149933A KR 20150149933 A KR20150149933 A KR 20150149933A KR 20170049052 A KR20170049052 A KR 20170049052A
Authority
KR
South Korea
Prior art keywords
node
quot
inverter
switch
capacitor
Prior art date
Application number
KR1020150149933A
Other languages
English (en)
Inventor
마사시 하시모토
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020150149933A priority Critical patent/KR20170049052A/ko
Publication of KR20170049052A publication Critical patent/KR20170049052A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
    • G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H19/00—Networks using time-varying elements, e.g. N-path filters
    • H03H19/004—Switched capacitor networks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/352—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M3/354—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M3/356—Offset or drift compensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명의 일실시예에 의한 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로는, 입력 전압과 제1노드 사이에 위치하며 입력 전압에 해당하는 전하를 충전하는 제1 커패시터와, 상기 제1노드와 제3노드를 연결하는 제1패스(path)에 위치하는 반전 증폭기와, 상기 제1노드와 상기 제3노드를 연결하는 제2패스(path)에 위치하는 제1스윗치와, 그리고 상기 제1노드와 상기 제3노드를 연결하는 제3패스(path)에 위치하는 제2커패시터 및 제2스위치를 포함한다.

Description

인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로 {Integrator circuit by using inverter and at least one of switched capacitor}
본 발명은 적분기 회로에 대한 것이다. 적분기는 입력 신호(input signal)에 대한 시간 적분(time integral)을 통해 출력 신호(output signal)를 얻는 회로를 의미한다. 상기 적분기는 아날로그 신호 처리에서는 필수불가결 기능 유닛의 하나이다.
적분기 회로는, 예를 들어, 델타 시그마 변조(modulator)에서 중심적인 역할을 담당하는 연산 유닛이다.
차등 증폭기(differential signal amplifier) 및 SC (스위치드 커패시터) 회로로 구성된 적분기는 논문(T. Wang and G. C. Temes, “Low-Power Switched-Capacitor Integrator for Delta-Sigma ADCs”, IEEE MWSCAS 2010, pp. 493-496, 2010.)에 알려져 있다.
다만, 이와 같은 회로는 비교적 많은 수의 회로 구성 요소들(components)이 필요한 한계가 있다.
특히, 차등 증폭기(differential signal amplifier)의 동작 전압(operation voltage)를 줄이는 것이 용이하지 않은 문제점이 있었다.
한편, 위와 같은 문제점 해결을 위해 인버터 및 SC (스위치드 커패시터)를 조합하여 만드는 적분기가 특허 문헌 (US 7800427B2)에 제안되었다.
인버터를 연산 증폭기로 사용하는 경우 입력 신호가 가상 접지(virtual ground)에 일치해도 출력 레벨은 일반적으로 가상 접지되지 않는다. 즉 오프셋 전압이 존재한다.
차등 증폭기의 경우에도 오프셋 전압은 존재하지만, 오토 제로잉(auto zeroing)으로 잘 알려진 방법을 사용하여 오프셋 전압을 상쇄하기 때문에 문제가 되지 않는다.
그러나 인버터의 경우, 오토 제로잉 방법은 사용할 수 없다. 오프셋 전압을 상쇄하기 위해, 상기 특허 문헌에 개시된 회로에서는 커패시터 Cos를 추가 연결하는 방법을 취하고 있다.
본 발명은 인버터와 SC (스위치드 커패시터)로 구성된 오프셋 프리 적분기를 설계할 때, 오프셋 제거를 위한 커패시터(Cos)가 불필요하여, 회로 면적(레이 아웃)을 줄이고, 노이즈를 상대적으로 감소시킬 수 있는 형태의 적분기를 제안하고자 한다.
본 발명의 일실시예에 의한 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로는, 입력 전압과 제1노드 사이에 위치하며 입력 전압에 해당하는 전하를 충전하는 제1 커패시터와, 상기 제1노드와 제3노드를 연결하는 제1패스(path)에 위치하는 반전 증폭기와, 상기 제1노드와 상기 제3노드를 연결하는 제2패스(path)에 위치하는 제1스윗치와, 그리고 상기 제1노드와 상기 제3노드를 연결하는 제3패스(path)에 위치하는 제2커패시터 및 제2스위치를 포함한다.
본 발명에 의하면, 인터버 및 스위치드 커패시터로 적분기 회로를 구성할 때, 불필요한 커패시터 및 스위치를 최소화할 수 있는 기술적 효과가 있다. 특히, 종래 기술(US 7800427B2)에서 반드시 추가 설계가 필요한 Cos, 즉 오프셋을 위한 커패시터를 원천적으로 제거할 수 있는 장점이 있다.
도 1은 본 발명의 일실시예에 의한 적분기 회로 및 컨트롤 신호의 타이밍 차트를 도시하고 있다.
도 2는 종래 기술(US 7800427B2)에 의한 적분기 회로 및 컨트롤 신호의 타이밍 차트를 도시하고 있다.
도 3은 적분기 회로에 포함된 가상의 오프셋 전압(offset voltage)을 포함한 본 발명의 적분기 회로를 도시하고 있다.
도 4는 초기화(initialization) 시점(t0)에서의 적분기 회로를 도시하고 있다.
도 5는 데이터 샘플링(data sampling) 시점(t1, t3, t5...)에서의 적분기 회로를 도시하고 있다.
도 6은 데이터 적분(data integration) 시점(t2, t4, t6...)에서의 적분기 회로를 도시하고 있다.
본 발명은 오프셋 프리(offset free) 적분기(integrator) 회로를 제공하며, 상기 적분기 회로는 인버터(inverter)와 스윗치드 커패시터(switched capacitor) 회로로 구성된다. 상기 인버터는 증폭기(amplifier) 역할을 수행하며, 일반적으로 인버터는 오프셋을 가지고 있다. 본 발명에 의하면, 오토 제로링 동작(auto-zeroing operation) 없이 오프셋 전압 보상(offset voltage compensation)이 이루어 질 수 있다. 나아가, 본 발명은 큰 픽셀 어레이(large pixel array) CMOS 이미지 센서를 위한 컬럼 델타 시그마 (column delta-sigma) ADC (Analog to Digital Converter)에 특히 유용하다.
본 발명은 적분기(integrator) 회로에 관한 것으로서, 보다 상세하게는 인버터와 스위치드 커패시터 소자들로 이루어진 적분기(integrator) 회로에 대한 것이다.
도 1은 본 발명의 적분기 회로 및 컨트롤 신호의 타이밍 차트(timing chart of control signals)를 도시하고 있다. 반면, 도 2는 종래 기술(US 7800427B2)에 의한 적분기 회로 및 컨트롤 신호의 타이밍 차트를 도시하고 있다.
전술한 바와 같이, 인버터는 일반적으로 오프셋 전압이 존재한다.
도 1의 인버터의 오프셋 전압은 도 3에 도시된 바와 같이, 인버터의 입력 단자에 오프셋 전압 Vos가 연결되어있는 것처럼 표현할 수도 있다.(참고 문헌 : B. Razavi "Design of Analog CMOS Integrated Circuit"McGraw-Hill, pp465-466) 도 4, 도 5 및 도 6도 인터버의 입력 단자에 Vos가 연결된 것으로 가정하였다.
한편, 종래 기술(US 7800427B2)에는 회로의 초기화 동작(initialization operation)을 설명하지 않고 있다. 따라서, 초기화 동작을 위해 필요한 회로 구성 요소들(S27 and f0)이 누락되었다. 이 스위치가 없으면 적분기 회로의 초기화가 불가능하므로, 도 2에서는 누락된 상기 2가지 구성 요소들(S27 and f0)을 추가 도시하였다.
따라서, 당해 출원 명세서에서는, 초기화 동작부터 적분기의 동작을 순차적으로 논리적으로 상세히 후술하도록 하겠다. 특히, 도 3을 기본 도면으로 하여, 각 단계에서의 구체적인 동작은 도 4 이하에서 상세히 설명한다.
(1) 적분기의 초기화 ( Initialization of integrator )
적분기(인터그레이션) 회로의 초기화는 타이밍 t0 시점에 완료된다.
f0 은 스위치(S15)를 개폐하는 신호이다.
스탠바이 상태일 때, f0 은 "1"을 유지하고, 적분기 동작 중(integration operation active period)에는 "0" 을 유지한다. f0 와 S15의 역할은 t0 시점(대기상태, 스탠바이 상태)에 C12에 가상 접지 전위(virtual ground level)을 제공하는 것이다.
당해 적분기의 초기화 동작에 대해서는 도 4에 상세히 도시되어 있다. 이 때, 인버터의 입력과 출력은 S14를 통해 단락(shorted)되어 있다. 전술한 바와 같이 실제 회로에 Vos가 연결되어 있는 것은 아님에 주의할 필요가 있다. 노드 n2의 전위를 Vn2 (to)으로 하고, 인버터의 오픈 루프 게인을 -A로하면 (인버터의 입력은 극성 반전하여 출력되므로 -A임), 상기 인버터의 출력 전압인 Vo (t0)은 다음과 같이 수학식 1이 표현된다.
[수학식 1]
Figure pat00001
그리고, 노드 n1에서의 전위(voltage)를 Vn1 (to)으로 가정하면 다음과 같은 수학식 2가 성립된다.
[수학식 2]
Figure pat00002
나아가, 상기 수학식 1 및 2를 통해 다음과 같이 수학식 3이 유도된다.
[수학식 3]
Figure pat00003
이 때, 상기 수학식 3에서 A >> 1 이라고 가정하면, 다음과 같은 수학식 4로 정리된다.
[수학식 4]
Figure pat00004
이 때, C11에 축적되는 전하 Q11 (t0) 및 C12에 축적되는 전하 Q12 (t0)는 노드 n1 기준으로 보면, 다음과 같은 수학식 5가 성립된다.
[수학식 5]
Figure pat00005
(2) t1 시점에서의 데이터 샘플링 ( Data sampling at t1 )
t1 시점에서의 데이터 샘플링 결과에 대해서는, 이하 도 5를 참조하여 상세히 후술하겠다.
f1은 "1"이 되고, 스위치 S11 및 S14는 닫힌 상태이다. 나아가, 스위치 S15이 열려 있고, C12의 한쪽 단자는 플로팅 된다. 따라서, C11 및 C12에 저장된 전하는 유지되고, 이를 수식으로 표현하면 다음 수학식 6이 성립된다.
[수학식 6]
Figure pat00006
인버터의 입력과 출력은 스위치 S14을 통해 단락(shortening) 상태를 유지하기 때문에, 다음 수학식 7이 성립된다.
[수학식 7]
Figure pat00007
(3) t2 시점에서의 데이터 적분 ( Data integration at t2 )
당해 동작에 대한 회로도는 도 6에 도시되어 있다. f2 가 "1"이 되고, 스위치 S12 및 S13가 닫힌 상태이다. 인버터의 출력 Vo (t2)는 C12을 통해 인버터의 입력에 피드백 된다. 따라서, 다음 수학식 8이 성립된다.
[수학식 8]
Figure pat00008
노드 n1을 기준으로 C11 및 C12에 저장된 전하는 다음 수학식 9로 표현된다.
[수학식 9]
Figure pat00009
노드 n1은 방전 (charge leakage) 경로가 아니므로, t1에서 축적된 전하는 t2에서도 보존된다. 즉, 전하 보존 법칙이 적용된다. 따라서, 다음 수학식 10이 성립한다.
[수학식 10]
Figure pat00010
상기 수학식 10 등으로부터 아래 수학식 11이 유도된다.
[수학식 11]
Figure pat00011
위 식에서 알 수 있는 바와 같이 수학식에서 더 이상 Vos가 존재하지 않으므로, 본 발명의 회로 구성에 의하면, 오프셋 전압의 영향이 상쇄됨을 입증하였다.
(4) t3 시점에서의 데이터 샘플링 ( Data sampling at t3 )
당해 동작에 대한 회로도는 도 5에 도시되어 있다. f1 가 "1"이 되고, 스위치 S11 및 S14가 클로즈 되어 있다. S15는 오픈되어 있고, C12의 한쪽 끝이 플로팅(floating) 되어 있으므로, t2 시점에 C12에 저장된 전하 역시 t3 시점에 유지된다. 따라서, 다음 수학식 12가 성립한다.
[수학식 12]
Figure pat00012
나아가, 다음 수학식 13이 성립하므로,
[수학식 13]
Figure pat00013
따라서, 상기 수학식 12 및 13을 통해 아래 수학식 14가 얻어 진다.
[수학식 14]
Figure pat00014
그리고, t1 시점 및 t3 시점에 C12에 저장된 전하(charge)의 차이는 다음 수학식 15로 표현 가능하다.
[수학식 15]
Figure pat00015
즉, t1 시점과 t2 시점 사이의 기간 동안 행해진 전하 적분(charge integration) 결과, t3 시점에 C12에 저장된 전하는
Figure pat00016
만큼 증가하게 된다. 다음 프로세스(즉, t4에서의 데이터 적분)에서 후술할 바와 같이, 입력 신호는
Figure pat00017
만큼씩 축적되고, 결과적으로 모든 데이터 적분 스텝마다 입력 신호는 C11/C12 만큼씩 증폭(amplify) 된다.
또한, 인버터의 입력과 출력은 스위치 S14을 통해 단락되므로 결과적으로 다음 수학식 16이 성립한다.
[수학식 16]
Figure pat00018
C11에 적용되는 전압 차이는 t1 시점과 동일하므로, 다음 수학식 17이 성립한다.
[수학식 17]
Figure pat00019
(5) t4 시점에서의 데이터 적분 ( Data integration at t4 )
당해 동작에 대한 회로도는 도 6에 도시되어 있다. f2 가 "1"이 되고, 스위치 S12 및 S13이 클로즈 되어 있다. t4시점에서의 인버터 출력인 Vo(t4) 는 C12를 통해 인버터의 입력에 피드백 된다.
따라서, 다음 수학식 18로 표현 가능하다.
[수학식 18]
Figure pat00020
그리고, 노드 n1 기준으로 C11 및 C12에 저장되는 전하는 다음 수학식 19로 표현된다.
[수학식 19]
Figure pat00021
노드 n1은 전하의 방전 경로가 아니기 때문에, t3에서 축적되는 전하는 t4 시점에도 유지된다. 즉, 전하 보존 법칙에 의해 저장된다.
따라서, 다음 수학식 20이 성립한다.
[수학식 20]
Figure pat00022
상기 수학식 20 등을 통해 유도하면, 아래 수학식 21이 성립한다.
[수학식 21]
Figure pat00023
t4 시점에서의 데이터 적분(data integration) 동작은 기본적으로 t2 시점에서의 데이터 적분과 동일하다. 다만 유일한 차이점은, t4 시점에서 C12에 축적된 전하(charge)가 t2 시점과 비교하여, Q12 만큼 증가하였다는 것이다. 결과적으로, Vo(t4) 는 Vo(t2)에 비해
Figure pat00024
만큼 증가하였다. 즉, 입력 신호 적분(input signal integration)이 이루어 진 것이다.
데이터 샘플링과 데이터 적분(integration)을 반복하면, 다음 수학식 22가 도출된다.
[수학식 22]
Figure pat00025
위 식에서 알 수 있듯이, 인터그레이션 한 결과는 오프셋 전압의 영향이 상쇄되기 때문에 출력 값에 전혀 드러나지 않는다.
반면, 종래 기술에 의한 특허 문헌 (US 7800427B2)에 개시된 적분기(integrator)의 출력은 다음과 같은 수학식 23으로 정리된다.
[수학식 23]
Figure pat00026
그리고 데이터 샘플링 기간 동안 인버터의 출력은 다음 수학식 24로 표현된다.
[수학식 24]
Figure pat00027
따라서, 종래 기술(US 7800427B2)에 의하면, 반드시 수학식에 나타난 Vos를 제거하는 작업이 필요하다. 즉, 차등 증폭기 기반의 인터그레이션과 마찬가지로 오토 제로 잉 수단을 사용할 필요가 있으며, 결과적으로 출력의 온 오프를 제어하는 스위치 S26을 생략할 수 없는 문제점이 있다.
반면, 본 발명의 회로에서는 출력의 온 오프를 제어하는 스위치가 필요 없으므로, 필요한 스위치 수를 적게 사용할 수 있는 장점이 있다. 즉, 본 발명의 회로는 Cos 나 S26 스위치가 불필요하게 되어, 스위치의 숫자도 적어지고, 회로 면적 (레이아웃)도 작아지고, 스위칭 잡음도 적어지는 기술적 효과가 있다.
다시 도 3을 주로 참조하여 본 발명의 일실시예를 정리하여 설명하면 다음과 같다.
본 발명의 일실시예는 도 3에 도시된 바와 같이, 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로(300)를 제공하며, 입력 전압(Vi)과 제1노드(n1) 사이에 위치하며 입력 전압에 해당하는 전하를 충전하는 제1 커패시터(C11)와, 상기 제1노드(n1)와 제3노드(n3)를 연결하는 제1패스(path)에 위치하는 반전 증폭기와, 상기 제1노드(n1)와 상기 제3노드(n3)를 연결하는 제2패스(path)에 위치하는 제1스윗치(S14)와, 그리고 상기 제1노드(n1)와 상기 제3노드(n3)를 연결하는 제3패스(path)에 위치하는 제2커패시터(C12) 및 제2스위치(S13)를 모두 포함하도록 설계된다. 물론, 당업자는 일부 구성 요소들을 치환, 삭제, 또는 추가 등도 가능하며, 모두 본 발명의 권리범위에 속한다.
상기 제1노드(n1)와 반전 증폭기 사이에 제2노드(n2)가 위치하고 있으며, 상기 제1노드(n1)와 상기 제2노드(n2) 사이에 오프셋 전압(offset voltage)을 보상하기 위한 커패시터가 불필요하다. 이 점이 종래 기술과 가장 큰 차이점으로 설계 비용을 낮출 수 있는 효과가 있다.
상기 제2커패시터(C12)와 상기 제2스위치(S13) 사이에 제4노드(n4)가 위치하고 있으며, 상기 제4노드(n4)와 접지(ground)를 연결하는 제3스위치(S15)를 더 포함하도록 설계 가능하다.
상기 제1스위치(S14), 상기 제2스위치(S13) 및 상기 제3스위치(S15) 각각에 공급되는 신호는 서로 다른 것을 특징으로 한다. 각각의 제어 신호에 대해서는 이전 도 1에 상세히 도시되어 있다.
또한, 도 3에 도시된 바와 같이, 상기 반전 증폭기는 예를 들어 인버터(inverter)에 해당한다.
이상의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 본질적 특성을 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능하다. 따라서, 본 발명에 표현된 실시 예들은 본 발명의 기술적 사상을 한정하는 것이 아니라, 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 보호범위는 아래의 특허청구범위에 의하여 해석되어야 하고, 그와 동등하거나, 균등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
300 : 적분기 회로

Claims (8)

  1. 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로에 있어서,
    입력 전압과 제1노드 사이에 위치하며 입력 전압에 해당하는 전하를 충전하는 제1 커패시터;
    상기 제1노드와 제3노드를 연결하는 제1패스(path)에 위치하는 반전 증폭기;
    상기 제1노드와 상기 제3노드를 연결하는 제2패스(path)에 위치하는 제1스윗치; 그리고
    상기 제1노드와 상기 제3노드를 연결하는 제3패스(path)에 위치하는 제2커패시터 및 제2스위치
    를 포함하는 인터버 및 스위치드 커패시터를 이용한 적분기 회로.
  2. 제1항에 있어서,
    상기 제1노드와 반전 증폭기 사이에 제2노드가 위치하고 있는 것을 특징으로 하는 적분기 회로.
  3. 제2항에 있어서,
    상기 제1노드와 상기 제2노드 사이에 오프셋 전압(offset voltage)이 발생하지 않는 것을 특징으로 하는 적분기 회로.
  4. 제3항에 있어서,
    상기 제2커패시터와 상기 제2스위치 사이에 제4노드가 위치하고 있는 것을 특징으로 하는 적분기 회로.
  5. 제4항에 있어서,
    상기 제4노드와 접지(ground)를 연결하는 제3스위치를
    더 포함하는 것을 특징으로 하는 적분기 회로.
  6. 제5항에 있어서,
    상기 제1스위치, 상기 제2스위치 및 상기 제3스위치 각각에 공급되는 신호는 서로 다른 것을 특징으로 하는 적분기 회로.
  7. 제6항에 있어서,
    상기 반전 증폭기는 인버터(inverter)에 해당하는 것을 특징으로 하는 적분기 회로.
  8. 제7항에 있어서,
    상기 적분기 회로는,
    CMOS (Complementary Metal-Oxide-Semiconductor) 이미지 센서에 임베디드 되어 있는 것을 특징으로 하는 적분기 회로.
KR1020150149933A 2015-10-28 2015-10-28 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로 KR20170049052A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150149933A KR20170049052A (ko) 2015-10-28 2015-10-28 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150149933A KR20170049052A (ko) 2015-10-28 2015-10-28 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로

Publications (1)

Publication Number Publication Date
KR20170049052A true KR20170049052A (ko) 2017-05-10

Family

ID=58743931

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150149933A KR20170049052A (ko) 2015-10-28 2015-10-28 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로

Country Status (1)

Country Link
KR (1) KR20170049052A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019132193A1 (ko) * 2017-12-29 2019-07-04 포항공과대학교 산학협력단 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로
KR20210107192A (ko) * 2020-02-21 2021-09-01 동국대학교 산학협력단 스위치-커패시터 적분기를 이용한 이미지 마스크 처리 회로 및 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019132193A1 (ko) * 2017-12-29 2019-07-04 포항공과대학교 산학협력단 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로
KR20190081097A (ko) * 2017-12-29 2019-07-09 포항공과대학교 산학협력단 적분기-전달함수의 폴-오차를 보상하는 스위치드-커패시터 적분기회로
KR20210107192A (ko) * 2020-02-21 2021-09-01 동국대학교 산학협력단 스위치-커패시터 적분기를 이용한 이미지 마스크 처리 회로 및 방법

Similar Documents

Publication Publication Date Title
KR100794310B1 (ko) 스위치드 커패시터 회로 및 그것의 증폭 방법
KR101087246B1 (ko) 스위치드 커패시터 회로
CN106712730B (zh) 一种可调节信号且可编程的增益放大器
US9954026B2 (en) Imaging apparatus and imaging system
US9565379B2 (en) Ramp signal generator and CMOS image sensor having the same
US7924206B2 (en) Switched capacitor circuit and pipeline A/D converter
US9973179B2 (en) Sense amplifier latch with offset correction
US7920022B2 (en) Switched capacitor system with and method for output glitch reduction
US9331683B2 (en) Ramp signal generator with noise canceling function
US8120423B2 (en) OP-AMP sharing with input and output reset
JP6168064B2 (ja) Ａｄ変換器、イメージセンサ、およびデジタルカメラ
KR101531877B1 (ko) 리셋 시 플로팅 노드를 제거할 수 있는 스위치드-커패시터 적분기, 상기 스위치드-커패시터 적분기를 포함하는 장치들
US9397645B2 (en) Circuit for common mode removal for DC-coupled front-end circuits
KR102174179B1 (ko) 픽셀 모델링을 통한 픽셀 파워 노이즈 발생 장치
KR20170049052A (ko) 인버터(inverter) 및 적어도 하나의 스위치드 커패시터(Switched Capacitor)를 이용한 적분기 회로
US20200186105A1 (en) Amplifier arrangement and sensor arrangement with such amplifier arrangement
US9413377B1 (en) Switched capacitor circuit and compensation method thereof, and analog to digital converter
US8610496B2 (en) Switched amplifier circuit arrangement and method for switched amplification
JP2004096324A (ja) 増幅回路
KR20140002368A (ko) 하이브리드 아날로그 디지털 변환 장치 및 이를 이용한 센싱 장치
US7683706B2 (en) Gain amplifier having switched-capacitor structure for minimizing settling time
US9541939B2 (en) Switching current source circuit and control method thereof
WO2015182715A1 (ja) 増幅器およびイメージセンサ
CN115765741A (zh) Adc驱动接口电路
KR20140098958A (ko) 저주파 잡음 제거 기능을 갖춘 정전방식 센서