JP7166261B2 - 高度に統合された高圧アクチュエータドライバ - Google Patents

Description

関連出願の相互参照
本出願は、「Ｈｉｇｈｌｙ Ｉｎｔｅｇｒａｔｅｄ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ａｃｔｕａｔｏｒ Ｄｒｉｖｅｒ」というタイトルで２０１７年２月３日に出願された米国仮特許出願シリアル番号６２／４５４，２３０号の利益を主張しており、この特許はその全体が参照により本明細書に組み込まれている。

本発明は、高圧容量性アクチュエータのための、例えば静電アクチュエータ、電気機械ポリマー（ＥＭＰ）、電気活性ポリマー（ＥＡＰ）および圧電性アクチュエータのための制御電気回路（ドライバ）に関する。

ファンなどの能動的な冷却システムは、タブレットまたはラップトップコンピュータなどの超薄型デバイスに実装される際に多くの難題に直面する。ジェネラルエレクトリック（ＧＥ）は、デュアル圧電性冷却ジェット（ＤＣＪ）と呼ばれる、２つの圧電膜を使用する冷却装置を開発した。圧電膜は、電気的に活性化させられ、それらを膨張および収縮させ、例えばふいごのように高速で空気を吐き出す空洞を形成する。しかしながらＤＣＪは、エネルギー集約型装置であり、ＤＣＪのドライバは大型で費用がかかる場合がある。さらに、ＤＣＪの膜がスピーカ／トランスデューサのように作用することで、例えばドライバ信号におけるノイズまたは歪みに起因する、人の可聴帯域（おおよそ２００Ｈｚから２０ＫＨｚまで）の範囲内の何らかの振動が耳で聞き取れるように検出される場合もある。

図１９は、再生可能なエネルギー源のための単相電圧源インバータに関する従来技術のトポロジーを示している。回路は、入力段、降圧－昇圧段および展開段を含む。それは、処理するための高い電力が原因で別個の部品に実装された。この回路は、典型的なＰＩコントローラまたはエネルギーコントローラおよび極めて低い固定周波数のスイッチングに基づいている。これは典型的には、極めて高い歪みレベル（＞５％）、低電力出力における低い電力効率、および極めて制限された昇圧電圧比≒３．５（Ｖ_ｏｕｔ／Ｖ_ｉｎ）につながる。

アクチュエータドライバに関する特定の用途、例えば飛行中のマイクロロボットなどは典型的には、自律した飛行を可能にするために、種々のセンサ（例えば光学フローカメラ、加速度計、ジャイロスコープなど）からの広範囲の電圧のシングルエンドアナログ入力の取り込みおよび処理に依拠する、電力と重量が厳しく制約された用途である。

アクチュエータドライバは、アナログデジタルコンバータ（ＡＤＣ）を組み込んでよく、このことは例えば相対的に高い電力消費および／またはＡＤＣの大きな回路の設置面積および／またはＡＤＣ入力の高圧スイッチングノードへの近接近に起因する高い電気ノイズが原因となって難題を提示する。逐次近似レジスタ（ＳＡＲ）ＡＤＣの電力消費を低下させるために多くの技術が提示されてきたが、大抵は面積を増大させることによって電力消費を減少させるものである。したがって上記に挙げた欠点の１つまたは複数に対処することがこの産業における要望である。

本発明の実施形態は、シングルダイドライバ集積回路を提供する。集積回路は、低電圧源を受け取る単一のインダクタを有する入力部に結合され、出力電圧によって容量性負荷を駆動するように構成されている。ドライバは、スイッチングノードにおいて入力部からスイッチング電圧を生成し、低電圧源から高電圧波形を生成するように構成された双方向同期電力コンバータ段を含む。埋め込み式コントローラは、電力コンバータ段のスイッチを制御するように構成されている。

本発明の他のシステム、方法および特徴は、以下の図面および詳細な説明を精査する際に明らかであり、そうすることで当業者にとって明らかになるであろう。全てのそのような追加のシステム、方法および特徴は、この説明の中に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが目的とされている。

添付の図面は、本発明のさらなる理解を与えるために含まれており、この明細書に組み込まれ、その一部を構成している。図面は、説明と共に本発明の実施形態を例示しており、本発明の原理を説明する役目をしている。概略的な図面は、例えば例示の実施形態の進歩的な態様の理解には関係のない一般的に知られている、および／または自明な要素を省くことにより簡素化される場合がある。

一例の第１の実施形態のドライバトポロジーを描く概略図である。 図１の降圧－昇圧ドライバに対する第１の代替の２－スイッチ降圧－昇圧ドライバの回路図である。 図１の降圧－昇圧ドライバに対する第２の代替の２－スイッチタップ付きインダクタ降圧－昇圧ドライバの回路図である。 図１の降圧－昇圧ドライバに対する第３の代替の２－スイッチフライバック降圧－昇圧ドライバの回路図である。 図１の降圧－昇圧ドライバに対する第４の代替の２－スイッチフライバック降圧－昇圧ローサイド二次スイッチの回路図である。 容量性負荷に接続されたフルブリッジを有する出力構成を例示する回路図である。 別個の電圧基準の選択肢を有するフルブリッジが容量性負荷に接続される出力構成を例示する回路図である。 アナログ可変基準を有するフルブリッジが容量性負荷に接続される出力構成を例示する回路図である。 別個の可変基準に接続された負荷を有する出力構成を例示する回路図である。 アナログ可変基準に接続された負荷を有する出力構成を例示する回路図である。 電力コンバータの従来技術の疑似共振動作を示す回路図である。 図４の回路と同様の原理を利用する、電力コンバータのより最近の従来技術の疑似共振動作を示す回路図である。 単一方向の電力入力の第１の代替の実施形態を示す図である。 能動スイッチを利用することによって入力のロスが低減される単一方向の電力入力の第２の代替の実施形態を示す図である。 より一般的に任意の電力コンバータを使用することができる単一方向の電力入力の第３の代替の実施形態を示す図である。 入力に関して双方向コンバータを備えたコンバータの第１の代替の実施形態を示す図である。 双方向コンバータに単一方向の電力入力を供給する結果を例示する２つの電圧グラフを示す図である。 一例の浮遊低電圧供給の概略図である。 一般的なハイサイドゲートドライバと、新規のドライバとを有するドライバ回路実施形態の回路図である。 標準的な現行のＤＡＣコンバータの回路図である。 電流出力ノードの迅速なセトリングのために強化された現行のＤＡＣの回路図である。 ＤＡＣ出力と交流路との電圧差を低下させた結果を示すグラフである。 図１０ＢからのＤＡＣによる一例の単一センサの双方向電流感知回路の回路図である。 本発明のためのコントローラの一例を示す概略図である。 ドライバコントローラのための一例の実施形態の概略ブロック図である。 一例の制御構成の概略図である。 １５０ｎＦ容量性負荷において測定された１０１．８Ｖｐｐ、１５０Ｈｚ波形に関する一例のドライバの出力のグラフと、１ＭＨｚ帯域幅において０．３８%ＴＨＤ＋Ｎを有するそのスペクトラムのグラフである。 ５Ｖ_{ｉｎｐｕｔ}からの１５０ｎＦコンデンサにおける１００Ｖｐｐ出力に対する通常の降圧動作に対して、疑似共振同期降圧動作がどのように８．９％までの電力を節約するかを示すグラフである。 正確なオン／オフ動作を達成するための電流目標のリアルタイムの調節の概略図である。 昇圧モードにおける図１のコンバータの波形のグラフ図である。 通常の降圧モードにおける図１のコンバータの波形のグラフ図である。 従来技術のドライバトポロジーを描く概略図である。 高度に統合された圧電性アクチュエータドライバのシングルダイ実施形態の概略図である。 代替の入力セクションを含む、図２０のドライバの変形形態の概略図である。 図２０のフルブリッジ段の詳細および関連する電圧グラフの概略図である。 図２２の回路のより大きな表現の図である。 図２２の電圧グラフのより大きな表現の図である。 ハイブリット分割メインサブＤＡＣ回路の一例の実施形態の概略図である。 ２つの同一のサブＤＡＣ回路を有する従来技術の厳密な実装形態ＤＡＣを示す図である。 図２５Ａの２つのハイブリットＤＡＣを組み合わせる拡張された範囲のＳＡＲ ＡＤＣの例示の実施形態の概略図である。 図２６のＡＤＣに関してフル変換サイクルを通してのコンパレータ入力電圧の発生を示すグラフである。 システムオンチップ（ＳｏＣ）に埋め込まれた、図２６のＡＤＣの一例の実装形態の全体像を提供する概略図である。

次に本発明の実施形態を詳細に参照されたく、この例は、添付の図面に例示されている。可能であれば必ず、同一の参照番号が同一または同様の部品を図面および説明において指すのに使用されている。

図１９に示される従来技術の駆動装置とは対照的に、本発明におけるドライバの実施形態は、電圧比を１０を超えて増大させてよく、低電力出力において極めて効率的でありながら、１％を下回る歪みレベルを達成し得る。圧電ドライバのための別個の部品を利用してこのトポロジーを実施することはサイズおよびコストの制約のために選択肢ではないが、大抵のＣＭＯＳプロセスは、プロセスの制限に起因してコンバータの有効な双方向動作に適応することができないため、高度に統合されたトポロジーは簡単ではない。

本実施形態で使用されるトポロジーは、図１９の回路に対する類似点を有するが、圧電性アクチュエータなどの容量性負荷を駆動するのに使用される限り有意に低下した歪みと、高い電力効率を達成する単一の集積回路内でのトポロジーの実施は、とりわけ、モバイル機器、圧電冷却ファンおよび圧電スピーカーにおける高精度の触覚フィードバックなど多様な新たな用途を可能にするための将来への重要なステップである。

静電容量ドライバの例示の実施形態、例えばデュアル圧電冷却ジェット（ＤＣＪ）用のドライバは、ＤＣ入力電圧Ｖ_ｉｎを入力として受け取り、クリーンな折り畳まれた正弦波形を出力として生成するように構成された電力コンバータと、Ｖ_ｉｎを基準とし、コンバータからクリーンな折り畳まれた正弦波形を受け取り、折り畳まれた正弦波形を正弦波波形に展開するように構成された展開段と、ドライバを制御するように構成されたコントローラとを含む。コンバータは、双方向に動作するように構成されてよい。

図１は、単相電圧源に関するトポロジーの例示の第１の実施形態１００を示す。第１の実施形態１００は、単一のインダクタＬ_１を備える疑似ｄｃリンク双方向ドライバとして記載されてよく、これは、０．５％を下回る総高調波歪み（ＴＨＤ）を提供し、負荷によって使用される有効電力に近い電力をもたらす。プロトタイプからの一例の結果は、３．６Ｖの電力供給から１５０ｎＦ負荷において１００Ｖｐｐで１５０Ｈｚの正弦曲線に関して６４．０４ｍＷの総電力と、０．３８％のＴＨＤ＋Ｎを生み出した。

第１の実施形態１００の回路は、入力段１１０、順方向の昇圧／逆方向の降圧段１２０および展開段１６０を含む。第１の実施形態１００の回路は、処理するための高い電力に起因して別個の部品に実装されてよい。入力段は、電圧源Ｖ_ｉｎ、例えばバッテリを含んでよい。入力段は、以下でより詳細に説明される（図７Ａ～図７Ｄを参照）。降圧－昇圧段１２０は、順方向の昇圧／逆方向の降圧コンバータであり、クリーンで折り畳まれた正弦波形を生成する。降圧－昇圧段１２０は、Ｖ_ｉｎに接続されたインダクタＬ_１と、Ｌ_１とグランドとの間に接続された第１のローサイドスイッチＱ１と、Ｌ_１と展開段１６０との間に接続された第２のスイッチＱ２とを含む。第１のスイッチＱ１および第２のスイッチにおけるトランジスタのゲートは、ゲートドライバ（図示せず）に接続されてよい。

第１の実施形態は、正弦波形で使用されるように説明されてるが、当業者は、本明細書に記載される実施形態は、例えば正方形、三角形、ＡＭ変調された、ＦＭ変調された任意の複雑な波形で動作してよく、正弦波形で動作することに制限されないことを理解するであろう。

例えばＤＣＪに関連するインダクタＬ_１は、１００μＨインダクタであってよい。インダクタＬ_１は、（１）目標とする歪み（インダクタンスが低い程、スイッチング周波数を増大させ、歪み／ＴＨＤ＋Ｎを低減する）を達成する、および／または（２）スイッチング周波数を最小限にするために選択されてよい。一般に、より低いスイッチング周波数は、より低い電力消費に対応する。

スイッチＱ１およびＱ２は、同一のタイプであってよく、これらは集積回路（ＩＣ）実装形態に関する最も実用的な選択であり得るが、混合したスイッチを有する実施形態が利用される場合もある。スイッチＱ１およびＱ２は、例えば、可能なスイッチの中でもとりわけＧａＮ、ＰＭＯＳ、ＭＥＭＳスイッチであってよい。

展開段１６０は、ＧＮＤの代わりにＶ_ｉｎを基準とする。展開段は、例えばコンデンサまたは圧電冷却ジェットなどの負荷１６５と、スイッチＱ３、Ｑ４、Ｑ５およびＱ６とを含む。それ故、０Ｖの差を得るために、出力電圧と入力電圧は等しい。負荷１６５の両端の出力電圧を入力電圧Ｖ_ｉｎを超えるように増大させることで信号振幅を生み出す。出力波形の極性は、展開段１６０の構成によって選択されてよい。その結果、入力電圧しか増大させる必要がないため、降圧－昇圧段１２０の２－スイッチ昇圧コンバータトポロジーを電力段として使用することで十分である。

降圧－昇圧段１２０の双方向の動作によって、容量性負荷１６５のエネルギー効率の高い制御が可能になる。フルブリッジ構成は、グランドの代わりに入力段１１０の入力電圧（Ｖ_ｉｎ）を基準とし、信号を展開段１６０の負荷１６５の両端で正弦波波形に展開する。

最大出力電圧は、Ｖ_ｉｎ＋Ｖ_ｐの値を有してよく、この場合Ｖ_ｐは、差動出力信号振幅である。その電圧オーバヘッドＶ_ｉｎは、システム効率に対して制限された作用を有する。負荷を通過する電流は、Ｖ_ｉｎに戻り、ＧＮＤには戻らない。よって直接の電力消失が電圧オーバーヘッドに関連付けられることはない。それでもなお、より高い変換率におけるコンバータ１００のわずかに低い効率に起因して小さな不利益が生じる可能性はある。

５０Ｖを超える出力電圧の場合、第１の実施形態のコンバータ１００によって処理される電力が１００ｍＷほどであることを考えると、ＤＣとスイッチング損失の両方が重要である。電流臨界モード（ＢＣＭ）におけるコンバータ１００の動作は、その両方を最小限にするための優れたトレードオフを提供する。このモードにおいて、インダクタＬ_１を通って流れる電流は、スイッチングサイクルの終わりにゼロに戻り、その後、次のサイクルのためにすぐに上昇する。連続電流モード（ＣＣＭ）と比べて、ＢＣＭは、ゼロ電圧スイッチング（ＺＶＳ）のための機会を提供し、これによりスイッチング損失を低下させ（∝ｆｃｖ^２）、この場合ｆはスイッチング周波数であり、Ｃは、スイッチングノードにおける寄生容量であり、Ｖは、スイッチングノードにおける最小電圧値と最大電圧値との電圧差である。非連続電流モード（ＤＣＭ）と比べて、第１の実施形態１００は、より低い平均二乗根（ＲＭＳ）電流を提供し、これによりＤＣロスを低下させ（∝Ｉ_ｒｍｓ ^２Ｒ）、この場合、Ｉ_ｒｍｓは平均二乗根電流であり、Ｒは電流路における抵抗である。

以下は、ＢＣＭと、第１の実施形態１００についての高い変換率を有するコンバータにおけるその制限を説明する。このケースでは、変換率は、３．６Ｖの入力から５０Ｖａｃの出力のために１４．９まで上がる。図１８Ａでは、昇圧モードで動作中のコンバータ１００の典型的な波形が提示されている。最初に、Ｑ１がオンになり、インダクタＬ_１の電流が線形に増大する。Ｑ１がオフになると、スイッチングノードにおける電圧は出力電圧値まで増大する。ここで、Ｑ２のボディダイオードがオンになり、出力を充電する。インダクタＬ_１電流が０に達したとき、ダイオードはオフになり、スイッチングノード電圧Ｖ_ｓｗは振動を開始する。第１の実施形態１００において、昇圧コンバータ電圧ゲインは、大体の時間２を超えるため、Ｖ_ｓｗは、わずかに０を下回るまで低下し、Ｑ１のボディダイオードをオンにする。その後すぐに、Ｑ１は、ゼロ電圧スイッチング条件（ＺＶＳ）の下で再びオンになり、これによりスイッチングノードにおける寄生容量に関連するスイッチング損失を低減させる。

図１８Ｂは、降圧モードに関する同様のケースを示す。スイッチＱ２がオンになり、Ｖ_ｓｗは、出力電圧と等しくなり、インダクタＬ_１電流の量が増大する。Ｑ２がオフになったとき、Ｖ_ｓｗは、ＧＮＤになり、Ｑ１ボディダイオードがオンになる。このケースでは、ダイオードの電圧降下は、低いＶ_ｉｎに起因して無視できないＤＣロスを生み出す。インダクタ電流が０に達したとき、ＬＣタンクは振動を開始する。このケースでは、ＬはＬ_１であり、Ｃは、ノードスイッチにおける全ての寄生容量の合計である。Ｖ_ｓｗは、およそ２Ｖ_ｉｎにおいて最大値に達し、この時点でＱ２は、次のサイクルのためにオンになる。出力電圧とＶ_ｉｎとの少なからぬ差は、降圧モードにおけるスイッチング機構の省電力化を制限する。

降圧－昇圧段１２０が降圧動作を行っているとき、それは本明細書では降圧コンバータ１２０と呼ばれる。降圧コンバータ１２０が疑似共振同期降圧コンバータとして動作することは、ＳＷノード静電容量によってスイッチング損失を事実上なくし、ダイオードの電圧降下によってＤＣロスを低減させることによって、その全体的な効率を高める。このモードでは、２つのスイッチは降圧モードで使用される。Ｑ２がオフになるとき、Ｑ１はＺＶＳ条件においてオンになる。インダクタＬ_１電流は、ダイオードを通過する代わりに、Ｑ１を通過し、このことはＤＣロスを低減させる。その後Ｑ１は、インダクタが、Ｖ_ｓｗからＶ_ｏｕｔまで充電するまで十分なエネルギーを蓄積するまでオンのままである。Ｑ１がオフになったとき、Ｖ_ｓｗはＶ_ｏｕｔをもたらし、Ｑ２は、ＺＶＳ条件の下でオンになり、これによりスイッチング損失を低減させる。

図２Ａ～図２Ｄに示され、以下で説明される代替の回路ブロックは、出力電圧と入力電圧の電圧比を１０：１を超えるまで増大させてよく、低電力出力において極めて効率的でありながら１％を下回る歪みレベルを達成してよい。このトポロジーを圧電ドライバのための別個の部品として実施することは、サイズおよびコストの制限が理由で実施上の難題を伴う可能性があるが、トポロジーの統合は、大抵のＣＭＯＳプロセスは製造プロセスの制限に起因してコンバータの効率的な双方向動作に適応しないため恐らく簡単ではない。

図２Ａ～図２Ｄの代替の実施形態で使用されるトポロジーは図１の回路に対して類似点を有するが、トポロジーは、圧電性アクチュエータなどの容量性負荷を駆動するために、有意に低い歪みおよび高い電力効率と共に単一の集積回路（一般にインダクタＬを除いた）において実施されてよい。これは、様々な新たな用途を可能にするための将来の重要なステップである。

図２Ａ～図２Ｄの代替の実施形態は、双方向ドライバとして２つのスイッチの電力コンバータセルを使用して低歪みのアナログ波形によって容量性負荷を制御する。望ましい性能レベルを達成するために、２－スイッチ電力コンバータは、スイッチング周波数が、出力波形が目標とする低歪みレベルを達成することを可能にするのに十分に高いことを保証するように設計される。要求される周波数は、

によって推定することができ、
この場合、ｆ_ｓｗは、コンバータスイッチング周波数であり、ｆ_ｓｉｇは、出力信号の周波数である。標準的なアナログ理論によって、分解能は、理想的な歪みレベルと関連付けることができる。

図２Ａ～図２Ｄは、容量性負荷を制御するために出力波形を直接生成するのに使用され得る２－スイッチ電力コンバータの代替の実施形態の４つの例を描いている。図２Ａは、２－スイッチ降圧－昇圧コンバータ２２１に関するドライバトポロジーを描く回路図である。２－スイッチ降圧－昇圧コンバータ２２１は、変圧器または結合されたインダクタを必要とせず、負荷に対して単極性の信号（常に０を超える）を直接推進させるのに使用されてよい。図２Ｂは、２－スイッチのタップ付きインダクタ降圧－昇圧コンバータ２２２に関するドライバトポロジーを描く回路図である。図２Ｃは、２－スイッチフライバック降圧－昇圧コンバータ２２３に関するドライバトポロジーを描く回路図である。図２Ｄは、２－スイッチフライバック降圧－昇圧ローサイド二次スイッチコンバータ２２３に関するドライバトポロジーを描く回路図である。図２Ｂ、図２Ｃおよび図２Ｄは、図２Ａと同一の原理を利用している。それらはより低い電力を達成し得るため、出力電圧がより高くなった場合、それらは２Ａよりも好ましい場合がある。実装の選択は、その用途に関する的確な要件（例えばサイズ、電力、製造プロセス）に左右される。代替のコンバータ２２１～２２４は、低歪みのアナログ波形を必要とする容量性負荷が、２－スイッチ双方向コンバータから直接駆動され得ることを実証している。選択される的確なトポロジーは、特定用途向けであってよい。コンバータ２２１は、その用途に対する最適な性能を達成するために、同期スイッチング、定周期スイッチング、またはその両方の組み合わせを使用してしてよい。

図３Ａ～図３Ｅは、展開段１６０（図１）または出力段の異なる構成３０１～３０５を提示しており、これらは、容量性負荷３６５と接続するための異なるドライバ実施形態のために使用されてよい。標準的なフルブリッジ構成３０１が図３Ａに提示されており、これは展開段１６０（図１）と同様である。構成３０１は、例えばコンデンサまたはアクチュエータなどの負荷３６５と、スイッチＱ３、Ｑ４、Ｑ５およびＱ６とを含む。この構成は、負荷３６５に対して有効な出力電圧信号を２倍にすることを可能にし、これはおおよそ２倍のより大きな変位量としてアクチュエータのために書き換える。フルブリッジは、入力電圧を基準にすることで２－スイッチ降圧－昇圧（図２Ａ）などの電力コンバータと共に使用されてよい。図３Ｂは、別個の電圧基準選択肢を有するフルブリッジ出力３０２を示す。図３Ｃは、アナログ可変基準Ｖ_ｒｅｆを有するフルブリッジ出力段３０３を示す。図３Ｄは、別個の可変基準に接続された負荷３６５を有する出力段３０４を示しているのに対して、図３Ｅは、可変アナログ基準Ｖ_ｒｅｆに接続された負荷３６５を有する出力段３０５を示す。

第１の段が２－スイッチフライバック構成２２３（図２Ｃ）、２２４（図２Ｄ）である場合、フルブリッジは、図３Ｂのコンバータ３０３によって示されるようにＧＮＤを基準としてよい。他のケースでは、別個の可変基準（図３Ｃ）を有するフルブリッジコンバータ３０４は、より高い電力送達効率を可能にする。２つの二者択一の基準点（図３ＢのＧＮＤとＶ_ｉｎ）によって描かれているが、例示される概念は任意の数の別個の基準点に拡張され得ることに留意されたい。極めて低歪みの用途では、可変アナログ基準を有するフルブリッジは、歪みを低減させ、コンバータ段の効率を高めることができる。単極性出力が望ましい場合、同一の手法が図３Ｄおよび図３Ｅに示されるものと同じ利点を有して利用されてよい。図３Ｃに示されるコンバータ出力段３０３および図３Ｅに示される出力段３０５に関して、三角形の符号は増幅器を表しており、この増幅器に対して可変入力Ｖ_ｒｅｆを送り、負荷３６５のその側を制御することができる。

図３Ｂと図３Ｃまたは図３Ｄと図３Ｅを組み合わせることで、特定の基準電圧間の過渡期の平滑化を実現し、その一方で、簡素なスイッチより効率が低い可変アナログ基準が過渡期中しかアクティブにならないため、より高い電力効率を可能にする。そのような組み合わせは、別々の基準の手法の電力の利点の多くを維持しつつ、アナログ基準のより低歪みの利点を提供する。

上記に記載した実施形態の下で、折り畳まれた波形は「半波形（正弦波）」として描かれており、展開出力段１６０によって完全な波形に展開される。しかしながら一部のシナリオでは、より優れた手法は、図３Ａ～図３Ｅからの出力段を持たずに図２Ａの回路を直接適用し、この場合、ドライバは完全な波形を生成する。したがって折り畳まれた波形が半波形であり得るシナリオが存在し得るが、本実施形態は、折り畳まれた（半分の）波形を生成することに限定されることは意図されていない。

図４は、高周波数コンバータにおいてスイッチング損失を低減させるために１９９１年に最初に提案された電力コンバータ４００の疑似共振動作を示している。この設計は、固定された入力および出力条件の知識と、インダクタとコンデンサで構成された共振ネットワークを包含することに基づいている。

図５は、図４の回路と同様の原理を用いる回路５００の一実装形態を示している。ここでもまた、実装形態は、利点を達成するために受動素子を含む。高電圧コンデンサＣ１およびＣ２が回路に含まれており、これによりこの解決策のコストを上げ、サイズを増大させている。さらにこの実装形態は、ＤＣ／ＤＣコンバータであり、そのため入力／出力電圧の関係がほとんど変化せず、これが問題を単純にしている。

例えば図１９によって示されるこれまでの回路と比べて、第１の実施形態１００（図１）は、いかなる専用の反応型（誘導性（Ｌ）または容量性（Ｃ））構成要素も加えることなく疑似共振モードで動作し得る。このことは、追加の構成要素を使用せずに疑似共振動作の利点を実現する。疑似共振動作は絶えず出力電圧を監視する。出力電圧を使用して第１のローサイドスイッチＱ１パルスに必要とされる電流を算出して、出力電圧までのスイッチングノードの疑似共振充電を達成する。さらに、出力／入力の関係性が絶えず変化するため、各スイッチングサイクルにおいてコントローラは、Ｑ１に必要とされる電流を現在稼働中の状況に動的に適応させる。任意の時点で、コンバータは、その能力を下回る電力レベルを処理する必要があるため、疑似共振実装形態は、電流不連続モード（ＤＣＭ）を認め、回路内で余分なエネルギーを損失せずに、ゼロ電流スイッチング（ＺＣＳ）モードにおいてＱ１をオフにして同期スイッチングサイクルを終了させる。コンバータがＤＣＭであり、エネルギーを伝達するのに新たなパルスが必要とされる際、回路は、まずＱ１をオンにして疑似共振パルスを発生させることによって再開し、第２のスイッチＱ２をハードスイッチングすることによる高いスイッチング損失を回避する。

電力コンバータの双方向動作は多くの用途で利用されるが、シングルダイ双方向コンバータは、電流が逆方向に流れるときに形成される寄生トランジスタのために標準的なＣＭＯＳ技術においては実用的ではない。その問題を解決するために、第１の実施形態のドライバ１００は、シリコンオンインシュレータ（ＳＯＩ）技術を用いて実装されてよい。これによって、ドライバが全てのそのスイッチＱ１～Ｑ６をシングルダイに実装することが可能になり、このことはこの解決策のサイズを縮小しコストを削減する。

双方向コンバータは、入力から出力、および出力から入力の２つの方向で電力を伝える。双方向コンバータが容量性負荷を駆動するのに使用される場合、１つの波形の周期（出力が開始し、同一の電圧レベルで終わる）にわたるエネルギーの正味の流れは、エネルギー保存の法則が理由で、入力から出力であり得ることを前提とすることができる。システム内のロスは、システムを出て行くエネルギーより多くのエネルギーがシステムに入ることを不可避なものにする。また、複数の電力コンバータにおいて、一般的なケースは電圧変換率が単一に近いほどロスが低減するため、その変換効率が高くなる。

双方向コンバータに単一方向の電力入力を与えることで、以下のことを生じさせる。まず、電力コンバータが順方向モード（入力から出力へ）であるとき、入力源から電力が引き出される。次に、逆方向モード（出力から入力へ）になったとき、回収されたエネルギーは入力エネルギー蓄積デバイス、例えばコンデンサ上に蓄積する。

コンデンサ上でのエネルギーの蓄積は入力電圧を増大させ、これにより電圧変換率を下げ、より高い全体の電力効率を導く。これは、図７の電圧グラフによって示されている。Ｖ_ｐ１（上のグラフ）は、特定の負荷の両端の差動電圧であり、Ｖ_ｉｎ（下のグラフ）は、システムの入力電圧であり、Ｖ_ｉｎ１は、双方向コンバータの入力における電圧である。位相０において、Ｖ_ｉｎ１は、コンバータが最初に順方向モードで動作する際、Ｖ_ｉｎと同一の値に置かれる。位相１では、コンバータは逆方向モードに変わる。回収されたエネルギーは双方向コンバータ入力エネルギー蓄積デバイスに蓄積する。その結果、Ｖ_ｉｎが増大する。コンバータが位相２において順方向モードに戻るとき、それはＣ１に蓄積されたエネルギーを消費することによって開始する（この位相ではＶ_ｉｎからの電流の流れは生じない）。Ｖ_ｉｎ１がＶ_ｉｎに達したとき、コンバータは、Ｖ_ｉｎからのエネルギーを再び使用し始める（位相３）。位相１、２および３は、コンバータが動作する限りそれらを繰り返す。省電力化は２つの方法で実現される。まず、位相２および位相３において電圧変換率が低下され、より高い効率を生み出す。第２に、Ｖ_ｉｎに流れる／Ｖ_ｉｎから流れるＲＭＳ電流（Ｉ_ｒｍｓ）が低下され、これによりＤＣロスが低減される（∝Ｉ_ｒｍｓ ^２Ｒ）、この場合、Ｒはシステム電源、例えばバッテリからＶ_ｉｎまでの電流路の寄生抵抗である。単一方向の電力入力の別の利点は、それが、双方向コンバータをいかなるシステムにおいても安全に接続することが可能である点である。例えばドライバ負荷からのエネルギー回収は、システム電力送達網において逆向きの電流の流れを生み出す。この逆向きの電流流れは、電源がバッテリである場合の安全上の問題、または全ての負荷が抵抗性である（この場合電流は一方向のみに流れる）と仮定してシステムが設計された場合の機能上の問題を呈する可能性がある。的確な電圧の増大は、まず負荷から回収され得る最大エネルギーを計算し、その後入力コンデンサ（Ｃ１）を適切にサイズを合わせることによって調節されて所望される電圧の増大を達成することができる。

図７Ａ～図７Ｄは、単一方向の電力入力の４つの代替の実施形態を示している。最も簡素な実装形態は、図６Ａに示されるダイオードＤ１であり、電源、ダイオードＤ１、コンデンサＣ１、双方向電力コンバータ７０５および負荷７６５を有する。図６Ｂは、実装形態７２０を提示しており、ここでは、ダイオードＤ１の代わりに能動スイッチ７２１を利用することによって入力のロスが低減され得る。スイッチ７２１が両方向での電流を可能にする能力を有する場合、このとき逆向きの伝導能力は、コンバータが接続を遮断する準備をするとき、コンデンサＣ１内に蓄えられたエネルギーを回収するのに使用されてよい。図６Ｃは、より一般的に、いかなる電力コンバータも、例えば単一方向電力コンバータ７３５が使用されてもよい。単一方向電力コンバータ７３５を含むことの潜在的な利点は、それがＶ_ｉｎ１の基準値をＶ_ｉｎを上回るまで増大させることができる点である。その電圧の増大は、メイン電力コンバータがより低い電圧変換率で動作することを可能にし、これによりより優れた全体の効率につながる。電荷ポンプとインダクタベースのコンバータは、可能な電力入力段の例である。最適な実装形態は用途に左右される。図６Ｂと同様に、図６Ｄは、入力のための双方向コンバータ７４５の利用を提示している。図６Ｄのドライバは双方向の能力を有するが、逆向きに電力を伝達するその能力は、メインコンバータが接続を遮断してコンデンサＣ１上で利用可能なエネルギーを回収しようとする際のみ利用されてよい。逆向きの電力の能力はまた、コンデンサＣ１において過電圧状態が検出された場合、回路の故障を阻止するために使用することもできる。

典型的なセットアップコンバータでは、出力デバイス、例えばスイッチＱ２（図１）は好ましくは別個の部品である、または異なるダイ上にあることで、標準的なＣＭＯＳプロセスにおいて寄生トランジスタをトリガするのを回避する。このような寄生デバイスのトリガは、かなりの量のエネルギーがこのような寄生の経路を通って基板に接続されるため、入力から出力に伝達されるエネルギーの量を有意に低下させる。現在、コンバータに単一のフォーワードダイオードを組み込むことは、従来とは異なるやり方であり、データシートにおいて強調される特徴である。

図１のトポロジーでは、５つもの不確実なデバイスが存在する可能性があり、とりわけＱ２は任意の昇圧コンバータ構成において出力ダイオードとして作用するが、Ｑ３～Ｑ６もまた、コンバータが出力から入力にエネルギーを伝達する際にそのように作用する。この問題を解決するために、第１の実施形態は、シリコンオンインシュレータ（ＳＯＩ）技術を利用してよい。その技術は、寄生デバイスを排除し、これによりドライバの完全な統合、またはほぼ完全な統合を可能にする。

低コストで高度に統合されたＩＣのためのフルブリッジ（Ｑ３、Ｑ４、Ｑ５、Ｑ６）の利用は、４つのスイッチがＧＮＤを基準とせず、このことは、それらを制御するために必要とされる面積、サイズおよび電力を増大させるため問題となり得る。これを受けて、ＳＯＩ技術の能力が活用されてよい。図４は、Ｖ_ｉｎ電圧レベルの最上位に位置する低電圧供給を示している。電荷ポンプを利用することによって、入力電圧の２倍の出力電圧が生成されてよい。しかしながら入力電圧の２倍は、トランジスタに対して過剰な電圧ストレスをかける。この問題を解決するために、フルブリッジドライバはｇｎｄの代わりにＶ_ｉｎを基準にする。その結果フルブリッジドライバデバイスの両端の電圧は、Ｖ_ｉｎ、すなわち通常動作中の電圧になる。

図８の回路８００は、Ｖ_ｉｎを基準とするＱ４およびＱ６を駆動するための問題のみを解決する。Ｑ３およびＱ５に関しては異なる回路が使用されてよい。Ｑ３を駆動する一般的な実装形態９００が図９に示されいる。ここで、駆動中のＱ３は、Ｑ３のソース電圧が高い間、Ｑ３を制御しているドライバに供給することが可能である十分なエネルギーを蓄えるために極めて大きなコンデンサ、例えば１０ｓｎＦのＣ１を使用する。Ｑ３のソース電圧が再び低くなると、コンデンサＣ１は、次のサイクルのための準備において再充電させることができる。その手法は、Ｃ１は、その大容量が原因でチップ上に統合されない場合があるため、高度に統合された解決策に関しては上手く機能しない場合もある。またその手法は、ドライバが適切に動作することを確実にすることを可能にするために、Ｃ１の特定のリフレッシュ速度を保証することを設計者に要求する。それは、高い電圧を長い間保持することができないことを意味している。

図９の回路９００はこれらの問題に対処している。ノード２が低い（＝Ｖ_ｉｎ）である場合、Ｑ５ゲートは、Ｄ３を通してＣ２を充電することによって作動されてよい。Ｄ３は、Ｑ４のゲートに接続される。この充電経路は必須ではないが、Ｑ５がより速くオンになることを可能にする。その後ノード２がより高くなり始めたとき、Ｃ２における充電はリフレッシュされてＱ５の寄生容量および漏れ経路に関連する電流に対抗する。そうするために、Ｄ１、Ｄ２およびＣ３の組み合わせは、Ｑ５のゲートを、ほぼそのソースより高いＶ_ｉｎＶに維持する電荷ポンプとして作用する。Ｑ５をオフにするためにスイッチＱ７がオンにされる。極めて少ない電荷しかＣ２で置き換える必要がないため、ここに描かれる全ての構成要素は極めて小さくてよい。例えば極めて少ない電力しか必要とされないため、コンデンサはｐＦの範囲内にあり、ダイオードは極めて小さい。またこのような配置は、ユーザに対していかなるリフレッシュレートの制約も課すことなく、任意の波形を処理することを可能にする。このフルブリッジドライバは、極めて小さいドライバ面積オーバヘッドによるフルブリッジのダイ上での統合を可能にする。

典型的には、現行のデジタルアナログ変換器（ＤＡＣ）は、図１０Ａの回路１０１０の通りに、電源電圧に接続された交流電流路を有する。しかしながらＤＡＣ値が変化するとき、各ビットラインの寄生容量は、ノード１とノード２間の大きな電圧の変動が理由で処理するのにより長い時間がかかる。それを改善するために、両方の電流路は、図１０Ｂの回路１０２０によって示されるように、適切な電圧Ｖｂｉａｓでバイアスがかけられる一対のカスケードデバイスを介して接続される。これは、ＤＡＣ値の変化と、ＤＡＣの出力が新たな値に落ち着く時間までの時間との間の時間を短縮させる。図１１は、模擬実験の結果を示す。交流電流路が、Ｖｃａｓｃ＝０．４５という結果は、交流路が、出力と同様の電圧レベルで電圧源に接続される場合である。

図１１は、ＤＡＣ出力と交流路との電圧差を低下させる作用を表している。差がより小さい場合、過渡電圧が小さくなり、セトリングがより速くなる。本実施形態の下では、これは、回路が電流検出のためにより短いブランキング時間を使用することを可能にする。本明細書で使用される際、「ブランキング時間」は、電流値の変化が検出されたとき、基準が所望される値に落ち着くまでの有限の時間量を指している。ブランキング時間中、誤ったトリガを回避するためにセンサ出力は停止されてよい。より高いレベルでは、これは、より正確な電流検出および最終波形のより低い出力歪みを可能にする。

一般に、電流制御は、インダクタを備えた一連の抵抗器、並列ＲＣ回路または各々が切り替わるように並行するｓｅｎｓｅＦｅｔを介して達成されてよい。そのようなドライバでは、スイッチは絶対ゼロ電流においてオフにされるべきであるため（コントローラによって自動的に修正され得るピーク電流検出とは対照的に）、同期モードで動作するために高精度の電流感知が望ましい。並列ＲＣ回路の使用は、回路がＤＣＭ内で動作することから選択肢でではない。ｓｅｎｓｅＦｅｔ手法は、ローサイドスイッチ（Ｑ１）のために機能してよい。しかしながらスイッチＱ２のためにより高精度のｓｅｎｓｅＦｅｔを実装することは、Ｑ２の大きな電圧振幅が理由で困難である。また、Ｑ２ＺＶＳのためにハイサイドＺＶＳ検出回路を形成する必要を避けるために、両方のスイッチがオフになったときでさえ一連の抵抗が優れた電流感知能力を提供する。これによって、追加の回路なしで、Ｑ２をオンにするための理想的な時点を検出することが可能になる。

本実施形態で使用される電流感知回路は好ましくは、コンバータの高効率を可能にするために、スイッチングサイクル当たり３つの異なる事象までを検出する。単一センサにおいてすべてのそのような事象を再編成することは、それが３つのセンサに置き換わるため、より高い性能のためのより高いセンサ能力を提供する。

コンバータにおける広く変動する条件に起因して、電流感知回路の相対的に固定された待ち時間は、所望されるスイッチング時点と実際のスイッチング時点との間に様々なずれが生じる可能性があることを意味しており、このことは、同期整流器が０ｍＡの代わりに－３０ｍＡでオフになった場合、効率はずっと低下する可能性があるため重要である。したがってコントローラは、瞬間的な条件に応じて電流感知回路に関する様々なずれを計算してよく、スイッチが正確な時間に作動することを可能にする。

先に説明した増強された現行のＤＡＣと、双方向感知スキームとの組み合わせは、両方向で電流を感知するための同一のＤＡＣおよびコンパレータの再利用を可能にする。それはまた、極めて低い面積コストで有効なＤＡＣ分解能を１ビット増加させることも可能にする。例えばＤＡＣが９ビットＤＡＣである場合、従来の接続での０から５１１の範囲の代わりに、この構成によって－５１１～５１１ｍＡまでの電流の感知が可能になる。そのような回路の一実施形態が図１２に示される。感知される目的の電流は、Ｓ１を通って流れる。Ｓ１の構成に応じて、電流の値は回路によって正または負の値として解釈される。Ｑ１、Ｑ２およびＱ３は、以下で説明される増強された現行のＤＡＣを形成する。２つの電流源Ｉ１およびＩ２は整合され（同一電流）、ＤＡＣ電流が０であり、感知される電流も０である場合、コンパレータの２つの入力に同一の電圧でバイアスをかける。Ｒ２およびＲ３は、整合された抵抗であり、ＤＣオフセットを提供することで双方向の感知を可能にし、コンパレータの動作も容易にする。電流がＲ１を通って流れる際、コンパレータの入力における電圧は、Ｉ＊Ｒ１に従って変化する。ＤＡＣ値を変化させることはＲ１に必要とされる電流を変化させ、その結果コンパレータの２つの入力は、同一の電圧レベルに戻ってよい。その後、コンパレータが始動して、所望される電流閾値が達成されたことを示す。

トランジスタが電力スイッチのための現行の実装形態において使用されるが、電力路抵抗を下げ、ハイサイドスイッチの制御を容易にするために将来はＭＥＭＳスイッチが使用される可能性がある。ＭＥＭＳスイッチの一例は、Ｇｅｎｅｒａｌ Ｅｌｅｃｔｒｉｃによって製造されている（２０１５年）。

低歪みは、圧電性アクチュエータドライバに関する重要な性能基準である。電力段の設計およびフィードバック経路の分解能が歪みレベルに制約を加えるが、制御アルゴリズムは、完璧な解決策が、より高い歪みレベルの代わりに優れたシナリオを実現することを保証する。固定されたＰＩコントローラは、動作状況が広く変動することが理由で適切であるが、コントローラのパラメータは、全てのケースにおいて安定性を保証するために最も保守的な環境に設定されることを必要とする。しかしながらこれは十分に歪みを低減させない。デジタルコントローラの適応性を活用するために、現行の実施形態の下でドライバ用に設計されたコントローラは、その比例積分ゲインを瞬間的な動作条件（出力／入力電圧、周波数）に適応させ、結果として２０ｄＢまでの歪みの改善をもたらす。

現行のＤＡＣの自動のオフセット調節は、常に正確なゼロ電流スイッチングを可能にする。電力コンバータの状態は著しく変動するため、コントローラを介して固定された待ち時間は、スイッチング時間の精度の点において常に同じ結果を生み出す訳ではない。あるケースでは、０ｍＡでスイッチをオフにしようとすることは、－２ｍＡでそれをオフにする可能性があり、その一方で別の設定の条件では、それは－３０ｍＡでのターンオフとなる場合もある。そのような不確実性が、電力ロス、およびまた出力の品質（歪み）の両方の点においてコントローラに関して問題を生む。この問題を解決するために、コントローラは目標とする電流を「人為的な電流目標」に自動的に修正する。電流センサが人為的な値でトリガする際、コントローラは、予定されるスイッチをオン／オフにする。補正関数（ｆ（コンバータの状態））はシステムを認識しているため、「人為的な電流目標」においてトリガされたスイッチは、予定される目標の電流値でオン／オフになることで利益をもたらす。重要なことは、このことは、ハイサイドスイッチ（Ｑ２）を適切な時にオンにすることを可能にすることで、ゼロ電圧スイッチングを達成し、より低い電力につながるが、恐らくより重要なことは歪みが低減することである。

ドライバを制御するためのコントローラ１３００、例えばデジタルコントローラはコンピュータであってよく、その一例が図１３の概略図に示されている。コントローラ１３００は、プロセッサ１３０２、ストレージデバイス１３０４、上記に挙げた機能性を定義するソフトウェア１３０８が中に格納されたメモリ１３０６、入力および出力（Ｉ／Ｏ）デバイス１３１０（または周辺機器）およびコントローラ内での通信を可能にするローカルバスまたはローカルインターフェース１３１２を収容している。ローカルインターフェース１３１２は、例えば限定するものではないが、当分野で知られるような１つまたは複数のバスあるいは他の有線または無線接続であってよい。ローカルインターフェース１３１２は、通信を可能にするために、コントローラ、バッファ（キャッシュ）、ドライバ、中継器および受信機などの追加の要素を有してよく、これらは簡素化のために省略されている。さらにローカルインターフェース１３１２は、上記に挙げた構成要素間での適切な通信を可能にするためにアドレス、制御および／またはデータ接続を含んでよい。

プロセッサ１３０２は、とりわけメモリ１３０６内に格納されたソフトウェアを実行するためのハードウェアデバイスである。プロセッサ１３０２は、任意のカスタムメイドであってよい、あるいは商業的に入手可能なシングルコアまたはマルチコアプロセッサ、中央処理装置（ＣＰＵ）、現行のコントローラ１３００に対応付けられたいくつかのプロセッサ間の補助プロセッサ、半導体ベースのマイクロプロセッサ（マイクロチップまたはチップセットの形態での）、マクロプロセッサまたはソフトウェア命令を実行するための一般的な任意のデバイスであり得る。

メモリ１３０６は、揮発性の記憶素子（例えばランダムアクセスメモリ（ＤＲＡＭ、ＳＲＡＭ、ＳＤＲＡＭなどのＲＡＭ））または不揮発性の記憶素子（例えばＲＯＭ、ハードドライブ、テープ、ＣＤＲＯＭなど）のうちのいずれか１つあるいはその組み合わせを含むことができる。さらにメモリ１３０６は、電子、磁気、光学および／または他のタイプの記憶媒体を組む込む場合もある。メモリ１３０６は、分散型アーキテクチャを有することができ、その場合種々の構成要素は互いから離れて位置するが、プロセッサ１３０２によってアクセスすることができることに留意されたい。

ソフトウェア１３０８は、本発明に従ってコントローラ１３００によって実行される機能性を定義する。メモリ１３０６内のソフトウェア１３０８は、１つまたは複数の別個のプログラムを含んでよく、その各々は、以下で説明するようにコントローラ１３００の論理的機能を実施するための実行可能命令の順序付けられたリストを含んでいる。メモリ１３０６は、オペレーティングシステム（Ｏ／Ｓ）１３２０を含んでよい。オペレーティングシステムは、コントローラ１３００内でのプログラムの実行を基本的に制御し、スケジューリング、入力および出力の制御、ファイルおよびデータ管理、メモリ管理ならびに通信制御および関連するサービスを提供する。

Ｉ／Ｏデバイス１３１０は、例えば限定するものではないがキーボード、マウス、スキャナ、マイクロフォンなどの入力デバイスを含んでよい。さらに、Ｉ／Ｏデバイス１３１０は、限定するものではないがプリンタ、ディスプレイなどの出力デバイスも含んでよい。最後に、Ｉ／Ｏデバイス１３１０は、限定するものではないが変調器／復調器（モデム、別のデバイス、システムまたはネットワークにアクセスするためのもの）、無線周波数（ＲＦ）または他のトランシーバ、電話によるインターフェース、ブリッジ、ルータまたは他のデバイスなど、入力と出力の両方を介して通信するデバイスをさらに含んでよい。

コントローラが動作中のとき、プロセッサ１３０２は上記で説明したように、メモリ１３０６内に格納されたソフトウェア１３０８を実行して、メモリ１３０６に、またはメモリ１３０６からデータを伝達し、またソフトウェア１３０８に従ってコントローラの動作を概ね制御するように構成される。

コントローラの機能性が実施中であるとき、プロセッサ１３０２は、メモリ１３０６内に格納されたソフトウェア１３０８を実行して、メモリ１３０６に、またはメモリ１３０６からデータを伝達し、またコントローラの動作をソフトウェア１３０８に従って概ね制御するように構成される。オペレーティングシステム１３２０は、プロセッサ１３０２によって読み取られ、おおかたプロセッサ１３０２内でバッファに格納されその後実行される。

コントローラがソフトウェア１３０８において実施される場合、コントローラを実施するための命令は、コンピュータ関連デバイス、システムまたは方法による使用、またはそれらに関連する使用のために任意のコンピュータ可読媒体に格納することができることを留意されたい。

そのようなコンピュータ可読媒体は、一部の実施形態では、メモリ１３０６またはストレージデバイス１３０４のいずれか、またはその両方に相当する。この文献の文脈では、コンピュータ可読媒体は、コンピュータ関連デバイス、システムまたは方法による使用、またはそれらに関連する使用のために、コンピュータプログラムを収容する、または格納することができる電子、磁気、光学または他の物理的デバイスあるいは手段である。システムを履行するための命令は、プロセッサまたは他のそのような命令実行システム、装置またはデバイスによる使用、またはそれらに関連する使用のために任意のコンピュータ可読媒体において具現化することができる。プロセッサ１３０２が一例として挙げられてきたが、そのような命令実行システム、装置またはデバイスは、一部の実施形態では、命令実行システム、装置またはデバイスから命令をフェッチし、この命令を実行することができる任意のコンピュータベースのシステム、プロセッサ収容システムまたは他のシステムであってよい。この文献の文脈において、「コンピュータ可読媒体」は、そのような命令実行システム、装置またはデバイスによる使用、またはそれらに関連する使用のためにプログラムを格納、伝達、伝播または移送することができる任意の手段であってよい。

そのようなコンピュータ可読媒体は、例えば限定するものではないが電子、磁気、光学、電磁、赤外線または半導体システム、装置、デバイス、あるいは伝播媒体であってよい。コンピュータ可読媒体のより特有の例（限定的なリスト）は、以下の、１つまたは複数のワイヤを有する電気接続（電子）、携帯型コンピュータディスケット（磁気）、ランダムアクセスメモリ（ＲＡＭ）（電子）、リードオンリメモリ（ＲＯＭ）（電子）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ、ＥＥＰＲＯＭまたはフラッシュメモリ）（電子）、光ファイバ（光学）および携帯型コンパクトディスクリードオンリメモリ（ＣＤＲＯＭ）（光学）を含む。コンピュータ可読媒体はさらには、例えば紙または他の媒体の光学スキャンを介してプログラムが電子的に取り込まれ、その後コンパイルされる、解明される、または必要であればそれ以外の方法で好適なやり方で処理され、その後コンピュータメモリに格納することができるため、プログラムがそこにプリントされる紙または別の好適な媒体の場合もあることに留意されたい。

コントローラがハードウェアで実施される代替の一実施形態では、コントローラは、それぞれが当分野で知られる以下の技術、すなわちデータ信号によって論理機能を履行するための論理ゲートを有するディスクリート論理回路、適切な組み合わせ論理ゲートを有する特定用途向け集積回路（ＡＳＩＣ）、プログラマブルゲートアレイ（ＰＧＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのうちのいずれか、またはその組み合わせによって実施することができる。

本開示の範囲内で使用される際、比例積分微分調節器（ＰＩＤコントローラ）は、制御ループフィードバック機構（コントローラ）を記述している。ＰＩＤコントローラは、所望される設定値と測定されたプロセス変量との差としてエラーを継続して計算する。コントローラは、例えばアクチュエータの位置などの制御変数を、重み付けされた合計によって決定した新たな値に調節することによって経時的にエラーを最小限にすることを試みる。比例応答は、エラーに一定の比例ゲイン（Ｋｐ）を掛けることによって調節されてよい。

図１４Ａおよび図１４Ｂは、コンパクトで、低電力、低ノイズの圧電冷却を実現する
制御ドライバの一例の実施形態１４１０、１４２０の２つのブロック図である。これらの実施形態では、コントローラ１４１０、１４２０は、ドライバの現在の状態についてのデジタルコントローラの内部の様々な状態変数を通して利用可能な情報を使用して、コントローラの比例ゲインＫｐおよび積分ゲイン（Ｋｉ）を適応させる。結果として波形の歪みが低減する。図１４Ａは、より特殊である。図１４Ｂは、ドライバ状態変数の関数に従うＫｐおよびＫｉのスケーリングがどのようにシステム性能を高めるかを例示するのにより一般的である。図１４Ａおよび図１４Ｂは、コンバータスイッチング周波数（ｆｓｗ）、たどるための電圧基準（Ｖｒｅｆ）、比例ゲイン（Ｋｐ）、積分ゲイン（Ｋｉ）、コンバータ伝達関数（Ｈ（ｚ））、外乱（Ｄ）、フィードバックゲイン（Ｇａｉｎ）およびコンバータの出力電圧（Ｖｏｕｔ）を示している。最も簡素な実施形態では、Ｋｐは、出力電圧と共に線形にスケール変更されてよく（Ｋｐ'∝Ｖｏｕｔ×Ｋｐ）、Ｋｉは、スイッチング周波数（ｆｓｗ）と線形にスケール変更されてよい（Ｋｉ'∝ｓｗ×Ｋｉ）。Ｄは、実際の実装形態に存在し得る何らかの外乱を表している。Ｈ（ｚ）は、離散時間表現でのシステムの伝達機能を表しており、ｚ^－１は、離散時間表現を用いてコントローラにおいて一般に使用されるｚ変換に対応付けられた演算子である。例示の実施形態では、ｆｓｗは、１５０ｋＨｚと１ＭＨｚの間の範囲内である。

図１５および図１６は、図１１のプロトタイプを用いた結果を示している。図１５は、３．６Ｖ供給からのプロトタイプによって生成された１５０ｎＦの容量性負荷における１５０Ｈｚ、１０１．８Ｖｐｐの正弦曲線を提示する。磁気出力フィルタなしであっても、このプロトタイプは、１ＭＨｚ帯域で０．３８％のＴＨＤ＋Ｎを達成する。このスペクトラムは、数百ｋＨｚの範囲内のコンバータのスイッチングノイズは波形を有意に低減させないことを示している。その動作地点において、プロトタイプは、６４．０４ｍＷを消費し、すなわち電力路からの４０．００ｍＷと、ＦＰＧＡを除くコントローラからの２４．０４ｍＷを消費する。この結果は、高電圧低歪み出力を提供する従来の単一インダクタの解決策よりも７．８１から１３．８５倍低くなる。疑似共振同期降圧モードは、図１６に見られるように、通常の降圧モードと比べて８．９％までの電力の削減を達成する。

本発明の精神および範囲から逸脱することなく、本発明の構造に対して様々な修正形態および変形形態を作成することができることは当業者には明らかであろう。例えば例示のドライバは、ＤＣＪ以外の他のタイプの圧電性アクチュエータであってもよく、例えば触覚フィードバックアクチュエータまたはマイクロロボットアクチュエータであってもよい。より一般的には、例示のドライバは、例えばマイクロミラーのような静電気アクチュエータ、電気機械ポリマー、電気活性ポリマーまたは別のタイプのＭＥＭＳデバイスなど、高電圧低歪み波形を必要とする任意の容量性負荷と共に使用される際に有利であり得る。

上記に記載した実施形態の利点に加えて、別の重要な利点は、回路を広範な範囲のエネルギー源と適合可能にすることである。例えば双方向電力コンバータを入力エネルギー源としての特定のタイプのバッテリに接続する場合、これまでのコンバータの場合、バッテリは恐らく電流を下げることができない（例えば非充電型バッテリ）、または潜在的な故障を避けるために極めて制御された方法で電流を下げる必要がある場合もある（例えばリチウムイオン）。単一方向の電力は、例えばシステム統合において、このような問題に対処する。

上記の記載は、高圧容量性アクチュエータの例示の実施形態を提供してきた。以下は、高度に統合された圧電性アクチュエータドライバの例示の実施形態を記載する。好ましくはこの実施形態の下で、入力は、３Ｖ～５Ｖの範囲内であり、例えば１０ｓから１００ｓほどのＶｐｐ（ピークからピークまで）の出力を有し、ｌ００Ｖｐｐから２００Ｖｐｐの出力範囲を有するプロトタイプが構築されてきた。出力範囲は、特定の用途の要望に従ってスケール変更されてよい。アクチュエータドライバは、例えば１００ｍＷ未満の低電力入力を、０．５０％未満の出力波形総高調波歪みおよびノイズ（ＴＨＤ＋Ｎ）と合わせて有してよい。出力帯域は、最大容量性負荷、例えば３３０ｎＦ、および最大出力電圧、例えば１００Ｖｐｐにおいて３００Ｈｚまでである。同一のデバイスが、出力帯域、容量性負荷および出力電圧の異なる組み合わせに適応することができる。例えば最大平均出力電力（Ｐ）は、

によって算出されてよく、この場合、ｆは出力波形の周波数であり、Ｃは容量性負荷を表し、Ｖ_ｐｋは、波形のピーク振幅を表している。Ｐ=Ｐ_{ｅｘａｍｐｌｅ}に関して設計された特有の実施形態の場合、結果としてのＰがこの実施形態の最大値Ｐ（Ｐ_{ｅｘａｍｐｌｅ}）を下回る限り、ｆ、ＣおよびＶ_ｐｋの任意の組み合わせが可能であってよく、Ｖ_ｐｋは、使用されるパワーデバイスのブレークダウン電圧に等しい、またはそれを下回り、ｆは、最大帰還帯域および／またはこの実施形態のスイッチング周波数を下回る。一部の例示の実施形態では、最大帰還帯域は５００ｋＨｚであってよく、数百ｋＨｚの範囲内の最大スイッチング周波数、つまり実際の最大周波数は、５０ｋＨｚの範囲内で高くなる。実施形態は、小型で（ＰＣＢおよびダイ）、単一インダクタの、高度に統合された低電力トポロジーにおいて履行されてよい。実施形態は、高周波数双方向電力コンバータに給電する入力段を有し、フルブリッジ低ロススイッチ網によって受け取られる折り畳まれた波形を生成し、このスイッチ網は、波形を展開して容量性負荷を駆動する。

背景技術のセクションで指摘したように、圧電性アクチュエータは、例えば触覚フィードバックシステム、冷却ファン、音響およびマイクロロボットなど成長中の用途の範囲で使用される。しかしながら、その可能性を完全に実現するために、このようなアクチュエータは、ドライバが高圧（入力に対して、例えば２０Ｖｐｐから１００Ｖｐｐまでおよびそれ以上）を効果的に生成し、また一部の用途では、小さい波形率を有する低電圧源（３～５Ｖ）から低周波数（３００Ｈｚ未満）のアナログ波形を効果的に生成することが可能であることを要求する。特定の用途、例えば圧電性（ＰＺＴ）冷却ファンは、アクチュエータからの音の放出を最小限にするために低歪み波形（ＴＨＤ＋Ｎ＜１%）もさらに要求する。小型のＰＺＴドライバに関する既存の解決策は典型的には、低電圧を増大させるために電力コンバータを実装し、その高圧増幅器が後に続く。エンベロープトラッキングは、増幅器の電力を低下させる働きをすることができるが、このような設計は、効率を改善するためにアクチュエータに蓄えられるエネルギーを回収することはできない。また差動双方向フライバックコンバータは、エネルギーを回収することができるが、それは、４つのインダクタを使用するため、重大なサイズに関連する不利益を被ることになる。

本明細書で使用される際、高圧は一般に相対的な用語であり、入力電圧Ｖ_ＩＮより高い電圧範囲を指しており、例えば入力電圧の２倍、または入力電圧より高い（または多い）オーダーの電圧範囲を指している。

上記に指摘したように、本実施形態は、低周波数用途（３００Ｈｚ未満）に関して説明されているが、本発明は低周波数に限定されるものではなく、代替の一実施形態は、例えば中でもとりわけ音響ドライバ（０～２０ＫＨｚ）などのより高い帯域の用途にも適用されてよい。

例示の実施形態は、これまでの最新技術の解決策より小さいサイズで、１２．６×より低い電圧および２．１×より低いＴＨＤ＋Ｎを達成する単一インダクタの、高度に統合された双方向高圧アクチュエータドライバを含む。測定される結果は、１５０ｎＦコンデンサを駆動するのに５７．７ｍＷを消散させつつ、３．６Ｖ電源から０．４２％ＴＨＤ＋Ｎを伴う１００Ｖｐｐまでの２００Ｈｚ正弦波波形を実証している。ＰＺＴアクチュエータの範囲を超えて、ＩＣもまた、任意のタイプの容量性負荷、例えば静電気および電気活性ポリマーアクチュエータを駆動することができる。

図２０によって示されるように、例示のドライバは、出力電圧Ｖ_ＯＵＴの両端で負荷２０９０を駆動するドライバ集積回路（ＩＣ）２０２０と、入力部２０１０とを含み、ここでは、入力電圧Ｖ_ＩＮは、１つの外部インダクタＬ_１（ドライバＩＣ２０２０の外側）、１つのフィルタコンデンサＣ_{ＦＩＬＴＥＲ}および感知抵抗器Ｒ_１に給電する。フィルタコンデンサＣ_{ＦＩＬＴＥＲ}は、例えば負荷の静電容量の５％の範囲内であってよく（例えば１５０ｎＦの負荷の場合１０ｎＦ）、高周波数スイッチングのノイズをフィルタリングする働きをしてよい。ドライバＩＣ２０２０は、３つのメインブロック２０３０、２０４０、２０５０を含む。点線の中に示される双方向同期電力コンバータ段２０３０は、順方向の昇圧モードでは負荷２０９０にエネルギーのわずかな増加を伝達し、逆方向の降圧モードでは負荷２０９０からのわずかなエネルギーの増加を伝達することによって低電圧の入力電圧源（Ｖ_ＩＮ）から折り畳まれた波形（Ｖ_{ＦＯＬＤＥＤ}）を生成する。低周波数フルブリッジ段２０４０は、点線と点のラインの内側に示され、折り畳まれた波形を４つの高圧スイッチＭ_３～Ｍ_６を介して展開して、負荷２０９０の両端でフルスイング信号（例えば－５０Ｖ～５０Ｖ）を生成する。最後に、埋め込み式コントローラ２０５０が点線の内側に示されており、以下でさらに説明されるようにいくつかの技術を履行することで低電力および低歪みを達成する。

好ましい一実施形態の下で、ドライバＩＣ２０２０のトポロジーは、電力、サイズおよび性能を均衡させることで、最小限のオーバーヘッドでの高圧アクチュエータの使用を可能にする。フルブリッジ段２０４０がＶ_ＩＮを基準にすることで、２スイッチ（Ｍ_１、Ｍ_２）電力コンバータトポロジーを有する電力コンバータ段２０３０によって低歪みゼロ交差を可能にしてＧＮＤを上回る電圧を生成する。４スイッチの降圧－昇圧または２スイッチの反転降圧－昇圧トポロジーによって、ドライバＩＣ２０２０は、より小さいダイ面積（すなわち２つのスイッチ）、またはより簡素なダイバイアス（すなわち負の供給がない）をそれぞれ有してよい。外部Ｒ_１を介しての直流感知はより多くの電力を消散し得るが、それは、全ての動作条件にわたる正確な双方向のインダクタ電流の監視を可能にする。

埋め込み式コントローラ２０５０は、複数の技術を履行することでＤＣロス（Ｐ_ＤＣ）およびスイッチング損失（Ｐ_ｓｗ）を低減させ、かつ波形の品質も改善し得る。まず、電流臨界モード（ＢＣＭ）動作は、ロスを低減させ、インダクタＬ_１のサイズを縮小する。インダクタのサイズは、負荷のサイズに左右されてよい。１００Ｖｐｐおよび２００Ｖｐｐの出力を有する例示の実施形態では、１０μＨから１００μＨの範囲内のインダクタが使用されてよい。さらにインダクタＬ_１は、目的のＴＨＤ＋Ｎおよび信号帯域を達成しつつ、スイッチング周波数（ｆ_ｓｗ）を最小限にするようにサイズが決められてよい。より小さいインダクタＬ_１は一般にｆ_ｓｗを増大させ、よってＰ_ｓｗも増加させるが、インダクタＬ_１に関してより小さい値を選択することは、コントローラが基準波形をより正確にたどり、これによりＴＨＤ＋Ｎを低減させてよい。インダクタＬ_１のより低い値はまた、より多くのエネルギーが負荷２０９０に／負荷２０９０から伝達されることを可能にし、これにより出力信号の帯域幅を増大させてよい。

Ｐｓｗは、ＺＶＳ検出器２０５３がスイッチングノード電圧Ｖ_ｓｗに関するゼロ電圧条件を検出し、デジタルコントローラ２０５１に信号を送る際、例えば電力コンバータ段２０３０の６０Ｖ高圧スイッチＭ_１、Ｍ_２のゼロ電圧スイッチング（ＺＶＳ）によってさらに低減される場合もある。ＺＶＳ検出器は、ノードにおける電圧Ｖ_ｓｗがいつ特定の閾値（例えば３Ｖ）を下回るかを検出するハードウェアブロックであってよい。この閾値は、ノードＶ_ｓｗのＬＣ共振周波数およびシステムハードウェアにおける待ち時間の他のソースを考慮するために特有の実装形態に基づいて最適化されてよい。昇圧モードでは、ＺＶＳは、従来の同期スイッチングによって発生してよい。しかしながら逆方向の降圧モードでは埋め込み式コントローラ２０５０は、第２のスイッチＭ_２のＺＶＳを実現するために疑似共振同期（ＰＲＳ）を履行してよい。第１のスイッチＭ_１は、インダクタＬ_１の電流Ｉ_Ｌが、スイッチングノード電圧Ｖ_ｓｗをＶ_{ＦＯＬＤＥＤ}まで充電するのに十分な電流閾値に達するまで今の状態を続ける。したがって、第２のスイッチＭ_２は、ＺＶＳと共にオンになり、電流波形には不連続性は見られない。デジタルコントローラ２０５１は、電流閾値をサイクル毎の基準で設定することで、スイッチング損失を低減させつつ、折り畳まれた波形を正確に生成してよい。デジタルコントローラ２０５１は、ドライバ２０００の出力電圧およびスイッチング周波数などの状態変数に対してそのゲインを動的に調節し、これにより負荷２０９０において出力電圧の全域にわたってより正確に基準波形をたどることを可能にする適応性のある比例積分（ＰＩ）アルゴリズムを履行してよい。

デジタルコントローラ２０５１は、いくつかの鍵となる機能性を履行し、これには、ＳＰＩインターフェースを通して提供される基準波形をたどるためのアルゴリズム、所望される状態を達成するための様々なスイッチ制御信号の管理、およびリアルタイムで出力における電圧をユーザに戻すように伝える能力が含まれる。圧電性アクチュエータなどの容量性負荷はまた、機械的に応力がかけられる際に電圧を生成するため、デジタルコントローラ２０５１は、出力を読み取り、ユーザに情報を伝達するように構成されてよい。これは、ドライバ２０００、２１００が、アクチュエータに加えられる機械的応力に基づいて反応する触覚フィードバックなど（例えばボタン）、システム内で有益であり得るセンサとしても使用される、またはアクチュエータがその共振周波数で正確に動作するときを検出するために使用されることも（例えばファン用途）可能にする。

デジタルコントローラ２０５１は、リアルタイムで出力の状態／電圧を提供してよく、またドライバＩＣ２１２０の異なる電力状態に対処するなど、他の機能性を任意選択で提供する場合もある。図２０および図２１は、デジタルコントローラ２０５１に対する入力を示す単一の矢印を有するが、一般に、デジタルコントローラ２０５１からソースブロック（電流フィードバック２０５２、ＺＶＳ２０５３、ＡＤＣ２０５５、ＳＰＩ２０５４）に戻るように進む何らかの形態の情報が存在する。矢印は、情報の「メインの」流れを提示することを意味しているが、情報が双方向に伝達されることは標準的なことである。例えばＳＰＩ２０５４が全二重式インターフェースの場合、したがって情報は、同一リンクによって送受信されてよい。

電流フィードバックセンサ２０５２は、動作中の全ての可能性のあるスイッチング条件において、例えば電流臨界モード、電流不連続モードおよび電流連続モードにおいて双方向の電流感知を実現する。電流フィードバックセンサ２０５２は、第１のスイッチＭ_１および第２のスイッチＭ_２が適切な時間にオン／オフになることで、Ｖｓｗノードにおける高スイッチング損失を回避することを保証する。

図２０に示されるように第２のスイッチＭ_２は、そのソースがＶｓｗを基準にするＮ型トランジスタであってよい。そのゲートを適切に制御するために、レベルシフトブロック２０３２が、グランドを基準にするデジタルコントローラ２０５１からの制御信号を浮遊ノード（Ｖｓｗ）を基準にする信号に変換する。第１の実施形態の下で、レベルシフトブロック２０３２は、デジタル論理レベルからのデジタル制御信号振幅をスイッチＭ_２に適したより高い振幅へのスケール変更、例えば１．８Ｖから５Ｖまでのスケール変更を可能にする。

レベルシフトブロック２０３２は、グランドからの信号に関する基準ノードを任意の浮遊ノード、このケースではＶｓｗに変更してよい。図２０は、スイッチＭ_１、Ｍ_２のＮ型トランジスタを示しているが、代替の一実施形態では、レベルシフトブロックに関する同様の要件と共にｐ型が使用される場合もある。ｐ型スイッチトランジスタの場合、レベルシフトブロック２０３２は、浮遊ブートストラップ供給（図示せず）を使用して、レベルシフトブロック２０３２の出力に関して所望されるレベルを提供してよい。

差分信号（Ｖｏｕｔ＋～Ｖｏｕｔ-）が極めてクリーンであることが望ましい。しかしながらＶｏｕｔ＋またはＶｏｕｔのいずかにおける信号に関してグランドを基準にすることは必須ではない。差動増幅器２０５６は、Ｖｏｕｔ＋とＶｏｕｔ-との差動電圧を継続して測定し、その差をアナログデジタルコンバータ（ＡＤＣ）２０５５に供給されるシングルエンド信号に変換し、このアナログデジタルコンバータは、デジタルコントローラ２０５１への出力のデジタル表現を提供する。

フルブリッジ段２０４０出力の出力において、第３のスイッチＭ_３、第４のスイッチＭ_４、第５のスイッチＭ_５および／または第６のスイッチＭ_６は、それらが出力の品質に有意に影響を与えることがないため、動作中、オンまたはオフ低抵抗スイッチとしてみなされる。これは、差動増幅器２０５６をＶｏｕｔ＋およびＶｏｕｔ-に直接接続する代わりに、Ｖ_{ＦＯＬＤＥＤ}ノードとＶ_ＩＮノードとの間に接続することによって活用されてよい。これは、差動増幅器２０５６の入力が常に正であることからフィードバックを簡素化してよい。これは２つの利点、（１）簡素な差動増幅器２０５６が使用され、これは完全な差動増幅器、またはバイポーラ入力も範囲に含めるために正の供給と負の供給を必要する差動増幅器と比べてダイ面積を削減することを実現する点、ならびに（２）図２０に示される構成を使用することで、一般的なモードが、Ｖ_ＩＮ（ＤＣ電圧）および帰還率によって定義される値に固定され得るため、増幅器のコモンモード除去率が緩和され得る点とを提供する。これはまた、増幅器ブロックのサイズと電力消費にも貢献している。

図２０は、デジタルコントローラ２０５１への４つのメインの入力を示している。代替の実施形態では、これより多い、またはこれより少ないデジタルコントローラ２０５１への入力が存在し得る。一連の周辺インターフェース（ＳＰＩ）２０５４は、外部マイクロコントローラ（または他のデバイス、例えばコンピュータ）が、基準波形、特定の実装形態に使用される内部環境など、デジタルコントローラ２０５１を介してドライバ２０００に情報を送信する／ドライバ２０００から情報を受信することを可能にする通信プロトコルである。ＳＰＩは、デジタルコントローラ２０５１と接続するために実装され得る複数のデジタル通信プロトコルのうちの１つの一例であることに留意されたい。通信インターフェースの他の例には、限定するものではないがＩ２Ｃ、ＴＤＭおよびＩ２が含まれる。

電流フィードバックセンサ２０５２は、デジタルコントローラ２０５１に、いかなるときもインダクタＬ１を通って流れる電流に関する情報を提供する。デジタルコントローラ２０５１は、この情報を利用して、スイッチＭ_１、Ｍ_２をいつ切り換えるかを決定するように構成される。ＺＶＳ検出器は、スイッチングノードＶｓｗにおける瞬間電圧に関する情報を提供する。この情報は、ドライバ２００がＤＣＭ、ＢＣＭまたはＣＣＭで作動されるかに応じて、ならびに平均の電流流れの方向に応じて異なるようにデジタルコントローラ２０５１によって使用されてよい。ＡＤＣ２０５５は、出力のデジタル表示を提供する。デジタルコントローラ２０５１がフルブリッジ段２０４０の状態に関して既に有する情報と対にして、デジタルコントローラ２０５１は、ＡＤＣ２０５５からの入力信号を使用して、ＳＰＩ２０５４を介して送信される基準波形と比べて出力電圧に関するエラーを計算してよい。

図２１は、図２０のドライバ２０００の変形形態２１００を示す。変形形態２１００は、ドライバ２０００（図２０）に基づいており、図６Ｂからの単一方向の電力入力７２０を利用するドライバＩＣ２１２０の一実装形態を含む。ここで、Ｖ_ＩＮは、チップのメイン電源にある（単一方向の電力入力スイッチＭ_９のチップサイドにある）。Ｖ_ＢＵＳは、多くのチップ／サブシステムに電流を供給するシステム内の包括的な電源を指す。図２０と比べると、図２１は、単一方向の電力入力７２０（図６Ｂ）による単一方向の電力入力段２１１０を備えたドライバＩＣ２１２０を実装していることを示しており、ここでは、能動スイッチ７２１（図６Ｂ）は、第９のスイッチＭ_９として実装され、コンパレータ２１５６は、デジタルコントローラ２０５１への入力として受信される出力を提供する。ここで、入力電圧Ｖ_ＢＵＳは、第９のスイッチＭ_９を備えた単一方向の電力入力段２１１０を介してＣ_１に供給され、これは、図２０におけるＶ_ｉｎと等価な図２１における地点となり、コンパレータ２１５６は、点線の中に示される。

５Ｖの電荷ポンプ２１５７が、ドライバＩＣ２１２０における種々のブロックに電力を供給するためにＶ_ＩＮを超える安定供給（例えば５Ｖ）を生み出してよい。例示の実施形態では、５Ｖの電荷ポンプ２１５７は、差動増幅器２０５６に電力を供給してよく、これは、差動増幅器２０５６が５Ｖまでの入力電圧範囲を有することを可能にすることでその信号をノイズ比に対して改善する。５Ｖの電荷ポンプ２１５７はまた、フルブリッジ段２０４０を制御するのに使用されるスキームにおいて基準電圧を提供してもよい。

１０Ｖの電荷ポンプ２１５８は、５Ｖの電荷ポンプ２１５７と等しい振幅のＶ_ＩＮに加えて浮遊供給を生む場合がある。例えばＶ_ＩＮ＝３．６Ｖで、５Ｖの電荷ポンプ２１５７の出力が５Ｖである場合、１０Ｖの電荷ポンプ２１５８の出力は、ＧＮＤを基準にする８．６ＶおよびＶ_ＩＮを基準にする５Ｖになるであろう。この電圧レベルは、フルブリッジ出力のローサイドデバイス（第４のスイッチＭ４および第６のスイッチＭ６）を駆動するのに有益であり、またＶ_ＩＮとＣ１との間の低抵抗路を可能にするためにＶ_ＩＮよりかなり高い電圧での第９のスイッチ（単一方向の電力入力スイッチ）Ｍ_９に関するｎ型トランジスタの使用も可能にし得る。

オフセットブロック２１５９は、例えば差動増幅器２０５６の出力をオフセット値によってオフセットするために多くの方法で実装することができる。第１の実施形態の下で、差動出力が０であるとき、増幅器の出力はＶｏｆｆｓｅｔである。差動出力がＶｘであるとき、増幅器の出力はＶｏｆｆｓｅｔ-Ｖｘ/帰還率である。オフセットなしでは、差動増幅器２０５６の接続は、正の出力を得るために反転される必要があり、増幅器のコモンモードは、動作中に大きく変動することになる。実施形態は、いくつかのコモンレベルシフトブロック、および明確にする目的のために図２０および図２１に示されない他のブロックを組み込む場合もあることに留意されたい。

図２２～図２４は、フルブリッジ段２０４０と、そのドライバの詳細な図を提示する。高電圧トランジスタ（スイッチ）Ｍ_３～Ｍ_６スイッチは、低い比率で（毎秒当たり数百（１００）回のオーダで／出力波形と同一の周波数で、または出力波形より低い周波数で）切り替わって最終的な波形（Ｖ_ＯＵＴ）を構築するため、２つのハーフブリッジドライバ２０４２は小さくてよく、例えば例示の実施形態に関して２．２ｍｍ^２のダイのほぼ０．５％のダイ面積ほどの最小限の面積の不利益しか課さない。

従来のハイサイドドライバの複雑さを回避するために、ドライバＩＣ２１２０は、コンパクトな電荷ポンプ（Ｃ_１、Ｄ_１およびＤ_２）を使用して、Ｖ_ＧＳ、Ｍ_３を駆動し、所望されるバイアス電圧に維持し、例えばこの実施形態に関して第３のスイッチＭ_３がオンであるとき、おおよそ４Ｖに維持する。この構成は、例えば１００Ｖｐｐ振幅を有する任意波形（ＤＣを含めた）を生成してよい。

低い電力、小さいサイズおよび優れた信号信頼度は、システムレベルにおいて有意な影響を有する。ウェアラブル製品のためのマルチアクチュエータ触覚フィードバックシステムは、利用可能なアクチュエータドライバからの電力量および熱の消散に対処するように奮闘している。圧電ファンのケースでは、低電力消費は、携帯電子機器におけるファンの利用のために必須である。優れた信号信頼度は、低音響ノイズ動作、すなわち大抵の用途における要件を達成するために圧電ファンにとって重要である。３００Ｈｚまでの信号帯域が、そのような用途では十分である。それは、ノイズの生成を回避し（ファン）、人が振動に対して最も感じやすい（触覚）帯域に相当する。圧電スピーカーなどの他の用途に関して設計をスケール変更することによって、より高い信号帯域、スルーレートおよび出力電圧範囲が達成されてよい。

８ビットの逐次近似レジスタ（ＳＡＲ）アナログデジタルコンバータ（ＡＤＣ）の例示の実施形態は、低エネルギーエリア製品（ＥＡＰ）を提供することで、ＡＤＣの接地面積を最小限にし、シングルエンドの入力範囲を電力供給電圧の２倍に拡大することでセンサへの直接の接続を可能にする。このサイズおよび電力が削減された実装形態は、マルチコア「ブレイン」システムオンチップ（ＳｏＣ）、例えば制御されたフライトのための図２８に示されるようなものなどへの統合を促進してよい。０．９Ｖ供給（Ｖ_ＤＤ）に電力が下げられたＳｏＣへの直接のセンサ接続を可能にするために、１．８Ｖのアナログ入力範囲が望ましい。

以下に記載される例示のコンバータの実施形態は、（ｉ）これまでの技術と比べて面積および電力消費をさらに削減するための分割コンデンサとサブＤＡＣ技術のハイブリットな組み合わせ、および（ｉｉ）低Ｖ_ＤＤとは切り離して動作することで省電力化を維持しつつ、シングルエンドの入力電圧範囲を２倍にする拡張された範囲の技術を備えた、ハイブリッドの、拡張された範囲のデジタルアナログコンバータ（ＤＡＣ）を提供する。

図２５Ａは、ハイブリットな分割コンデンササブＤＡＣ２５３０を利用する８ｂＤＡＣを実装するデジタルアナログコンバータ（ＤＡＣ）の実施形態２５００を示しており、図２５Ｂは、２つの同一のサブＤＡＣ、すなわちＭＳＢ（最も有効なビット）サブＤＡＣ２５７０と、メインのサブＤＡＣ２５８０とを有する厳密な実装形態を示している。

一般に、厳密な実装形態２５０１の下で、ＭＳＢコンデンサアレイ２５５０およびメインコンデンサアレイ２５６０は各々、各変換ビットに関するコンデンサを有し、すなわちビット４コンデンサ２５５４、２５６４、ビット２コンデンサ２５５２、２５６２およびビット１コンデンサ２５５１、２５６１ならびにＭＳＢアレイ２５５０をＭＳＢサブＤＡＣ２５７０に結合するＭＳＢアレイ結合コンデンサ２５５５、およびメインアレイ２５６０をメインのサブＤＡＣ２５８０に結合するメインアレイ結合コンデンサ２５６５を有する。同様に、ハイブリッド手法を用いるＤＡＣ実施形態２５００の下で、ＭＳＢアレイ２５１０およびメインアレイ２５２０は各々、各変換ビットに関するコンデンサを有し、すなわちビット４コンデンサ２５１４、２５２４、ビット２コンデンサ２５１２、２５２２およびビット１コンデンサ２５１１、２５２１を有する。しかしながらメインアレイ２５２０は、メインアレイ２５２０を分割メインサブＤＡＣ２５３０に結合する結合コンデンサ２５２５を含むのに対して、ＭＳＢアレイ２５１０は、結合コンデンサは省いており、代わりにユニットコンデンサ２５１５を含む。

ＤＡＣ実施形態２５００の分割コンデンササブＤＡＣ２５３０は、消費されるスイッチングエネルギーを低下させつつ、厳密な分割サブＤＡＣ実装形態、詳細にはＭＳＢサブＤＡＣ２５７０から生じる面積の不利益を排除する。

ＤＡＣ実施形態２５００の分割メインサブＤＡＣ２５３０と同様に、ＭＳＢサブＤＡＣ２５７０とメインのサブＤＡＣ２５８０の組み合わせは各々、２つのビット４コンデンサ（ＤＡＣ実施形態２５００の場合２５３４、ならびに厳密な実装形態２５０１の場合２５７４および２５８４）、２つのビット２コンデンサ（ＤＡＣ実施形態２５００の場合２５３２ならびに厳密な実装形態２５０１の場合２５７２および２５８２）、２つのビット１コンデンサ（ＤＡＣ実施形態２５００の場合２５３１ならびに厳密な実装形態２５０１の場合２５７１および２５８１）、および２つのユニット結合コンデンサ（ＤＡＣ実施形態２５００の場合２５３５ならびに厳密な実装形態２５０１の場合２５７５および２５８５）を有する。しかしながらＤＡＣ実施形態２５００は、厳密な実装形態２５０１のＭＳＢサブＤＡＣ２５７０を排除し、ＭＳＢアレイ２５５０における結合コンデンサＣｃ２５５５をユニットコンデンサＣ２５１５で置き換えている。ＤＡＣ実施形態２５００は、ビット８コンデンサ８Ｃ２５８８をメインのサブＤＡＣ２５８０から分割して分割メインサブＤＡＣ２５３０を創り出す。結合コンデンサＣｃ２５５５の値がほぼユニットコンデンサＣ２５７５であると仮定すると、厳密な実装形態２５０１の面積は、

であり、
この場合、Ｍは、メインのサブＤＡＣ２５８０のビットの数を表しており、Ｓは、ＭＳＢサブＤＡＣ２５７０のビットの数を表している。対照的に、ＤＡＣ実施形態２５００の場合、面積式は、

である。８ビットＤＡＣに関してより少ないコンデンサを有する結果として、ＤＡＣ実施形態２５００の下で、４ｂサブＤＡＣを有するシングルエンドＤＡＣに関する面積は、４８Ｃから３２Ｃまで低下し、元のコンデンサ面積の３３．３％を排除する。総体的に、ＤＡＣ実施形態２５００は、コンデンサ群がＳＡＲＡＤＣにおいて面積の大部分を消費するため、総ＡＤＣ面積を有意に減少させ、例示の実施形態では約５０％減少させる。

ＤＡＣ実施形態２５００は、平均スイッチングエネルギーを損なうことがなく、厳密な実装形態２５０１における場合よりも３．５％低くなる。スイッチングアルゴリズムは従来の分割コンデンサアルゴリズムに従うが、ＭＳＢアレイのＬＳＢコンデンサを低下させる必要がある場合、慣例的な過渡期が発生する。この「慣例的な」過渡期にもかかわらず、ＤＡＣ実施形態２５００の全体のスイッチングエネルギーは、厳密な実装形態２５０１よりも低下する。分割メインサブＤＡＣ２５３０の動作中、２つの結合コンデンサ２５５５、２５６５を通して接続された２つのサブＤＡＣ２５７０、２５８０上の分割コンデンサ法と比べてより少ない電荷しか移動する必要がない。このことからＤＡＣ実施形態２５００は、厳密な実装形態２５０１と比べてわずかなエネルギーの削減をもたらす。

シングルエンドの入力範囲を拡張するために、２つのハイブリッドＤＡＣ２５００（図２６）が、コンパレータ２６４０およびＳＡＲ論理２６５０を介して疑似差動バイポーラ方式でＡＤＣ２６００として組み合わされてよく、第１のハイブリッドＤＡＣ２６１０および第２のハイブリッドＤＡＣ２６２０は、スイッチ（ＳＷ_{ｓｅｒｉｅｓ}）を介して直列に接続され、ＤＡＣ２ ２６２０は、動的展開範囲技術と同様のサンプリング中、Ｖ_ＤＤを基準とする。この構成において、第２のハイブリッドＤＡＣ２６２０は、それがシングルエンド動作に使用されないため、Ｖ_ｉｎ入力を必要としない。

図２７は、図２６のＡＤＣ２６００を参照してフル変換サイクルを通してのコンパレータ入力電圧の発生を示す。ゼロ相において、全てのコンデンサはＳＷ_ｚｅｒｏを介してＶ_ＤＤに短絡される。サンプル相では、第１のハイブリッドＤＡＣ２６１０および第２のハイブリットＤＡＣ２６２０は、ＳＷ_{ｓｅｒｉｅｓ}を介して直列に接続され、第２のハイブリッドＤＡＣ２６２０はＶ_ＤＤを基準にしている。２Ｖ_ＤＤの入力範囲の場合、コンパレータの入力はＶ_ＤＤ／２（入力が０Ｖのとき）から３Ｖ_ＤＤ／２（入力が２Ｖ_ＤＤのとき）まで変動する。これにより、ＬＳＢのサイズを縮小することなく、各ＤＡＣ２５００におけるプラス０．４５Ｖまたはマイナス０．４５Ｖの最大値を可能にする。入力電圧を縮小するのに電圧ディバイダーを必要とするＡＤＣと比べて、この技術は、コンパレータ入力において２倍大きな信号を提供する。サンプル相が終了すると、第１のハイブリッドＤＡＣ２６１０および第２のハイブリッドＤＡＣ２６２０は互いから切り離される。同時に、第１のハイブリッドＤＡＣ２６１０のＭＳＢアレイおよび第２のハイブリッドＤＡＣ２６２０のメインアレイは、ＧＮＤに接続される。このことはＶ_ＤＤ／２において第１のハイブリッドＤＡＣ２６１０と第２のハイブリッドＤＡＣ２６２０との間にコモンモードを設置し、コンパレータ入力電圧がＶ_ＤＤの範囲内に留まることを保証する。この時点で、あたかもＡＤＣが差動ＡＤＣであるかのように、全てのビットが決定する。コモンモードは、比較ステップの間Ｖ_ＤＤ／２において一定であり、したがってコンパレータ設計を簡素化し、Ｖ_ＤＤ供給とは切り離して動作する。

拡張アルゴリズムはまた、従来のシングルエンド設計におけるフル入力範囲に匹敵する基準と比べて、半分の入力範囲の基準値を用いることによって必要とされるエネルギーを削減する。エネルギーはＶ_２ｒｅｆに比例するため、ＤＡＣエネルギーは４の倍率で低下する。しかしながら２つのＤＡＣが使用されるため、全体のエネルギーは２の倍率で低下される。このような省電力化を達成するためにどのようにＶ_ｒｅｆが生成されるかについて注意すべきである。過渡期に関するエネルギーは式５によって与えられてよい。

この場合αは正確な過渡期に基づいた因数であり、Ｃは、アレイ内のユニットコンデンサの値である。式５は、Ｖ^２ _ｒｅｆの二次関係が、２つの鍵となる要因、すなわちＶ_ｒｅｆの電圧レベルと、Ｖ_ｒｅｆから引き出される総電流、すなわち電荷の品質（Ｑ）に結び付けられていることを示している。Ｖ_ｒｅｆがどのように生成されようとも、電流レベルは、容量性ＤＡＣではより少ない電荷が移動するためＶ_ｒｅｆの値と共に変倍する。しかしながらＶ_ｒｅｆが、ＬＤＯなどの損失の大きいメカニズムによって生成される場合、入力電圧源の値を使用して有効なエネルギー要件を計算する必要がある。

一般的に言えば、図２６のＡＤＣ２６００は、Ｖ_ＤＤより高い入力をサンプルするためにＶ_ＤＤまで増大させるよりもエネルギー効率が高い。しかしながらエネルギー節約の厳密な目的でこの方法を使用する前に、システムレベルでその性能を判定するために詳細な分析が行われることが望ましい。

図２８は、４つの４：１アナログマルチプレクサを介して１６のアナログ入力までを許容する４つの独立したＡＤＣコアを有するＳｏＣ内に埋め込まれたＡＤＣサブシステムの全体像を提供する。統合された電圧基準およびＬＤＯ回路は、ＳｏＣ内の統合された電圧レギュレータによって提供されるＶ_ｂａｔｔ／２供給からプロセス、電圧、温度（ＰＶＴ）に依存しない０．９Ｖ_ＤＤ供給を生み出す。オンチップ電荷ポンプは、Ｖ_ＤＤ入力を２倍にして、含まれるスイッチをブートストラップし、１．８Ｖまでの信頼できる入力感知を実現する。ＳｏＣにおける１０ＭＨｚ固定周波数クロックソースは、ＡＤＣクロックを設定し、これは各々の変換が１０ステップかかるため、ＡＤＣあたり１ＭＳ／ｓの最大サンプリング速度を課す。

そのように実装されると、ＡＤＣは、異なるセンサ出力インピーダンスに適応するためにサンプリング時間を１００ｎｓから８００ｎｓまで動的に調節することができる。その結果、サンプリング速度は、８００ｎｓのサンプリング時間に関して５８８．２ｋＳ/ｓまで低下する。

８ｂの実装形態に合わせてサイズを決めると、例示のＡＤＣコアは、４：１アナログマルチプレクサなしで例えば０．００９８６ｍｍ^２を占めてよい。コンデンサアレイは、３５２ｆＦの総体的に等価な入力コンデンサに関して４４ｆＦの金属－酸化物－金属（ＭＯＭ）ユニットコンデンサを使用してよい。変換後のビットの数は、システムにおける固有のＡＤＣ要件に応じて増大または縮小されてよい。

１３の入力パッドまで多重化された４つのＡＤＣチャネル、ＬＤＯ、バンドギャップおよび電荷ポンプ（ＣＰ）を含む例示の完全なＡＤＣサブシステムは０．０６５５ｍｍ^２を占める。ハイブリッド拡張範囲設計は、低電圧の薄層酸化物デバイスを用いて構築されたＳｔｒｏｎｇＡｒｍラッチコンパレータ（Ｃｏｍｐ）を使用してよい。

拡張範囲のＡＤＣは、厳密な実装形態ＡＤＣよりより高い振幅を有する信号を受け入れ、このことは、パワーデバイスが、例えば１００Ｖまで切り替わるＩＣにおいて重要である。ＡＤＣ入力における多すぎるノイズは、回路の適切な機能性を危険に曝すことになる。

上記に記載した実施形態は好ましくは、容量性負荷、例えば（限定するものではないが）圧電性アクチュエータ、電気活性ポリマーアクチュエータまたは静電気アクチュエータを駆動してよい。上述のことを鑑みて、本発明は、本発明の修正形態および変形形態が以下の特許請求の範囲およびその等価物の範囲内にあるという条件で、それらを網羅することが意図されている。

Claims (13)

1. 低電圧源（Ｖ_ＩＮ）を受け取る単一のインダクタ（Ｌ_１）を備える入力部（２０１０）に結合され、出力電圧（Ｖ_ＯＵＴ）によって容量性負荷（２０９０）を駆動するように構成されたシングルダイドライバ集積回路（ＩＣ）（２０２０、２１２０）であって、
   スイッチングノードにおいて前記入力部からスイッチング電圧Ｖ_ｓｗを生成し、前記低電圧源から高電圧波形Ｖ_{ＦＯＬＤＥＤ}を生成するように構成された双方向同期電力コンバータ段（２０３０）と、
   前記電力コンバータ段のスイッチを制御するように構成された埋め込み式コントローラ（２０５０）とを備え、
   前記双方向同期電力コンバータ段は、順方向の昇圧モードでは前記負荷にエネルギーの増加を伝達し、逆方向の降圧モードでは前記負荷からエネルギーの増加を伝達することによって前記低電圧源から前記高電圧波形を生成するように構成された昇圧－降圧コンバータを備える、２－スイッチコンバータである、シングルダイドライバ集積回路（ＩＣ）。
2. 前記低電圧源は、２～６ボルトの範囲内である、請求項１に記載のドライバ。
3. 前記出力電圧は、前記入力電圧より大きな振幅を有し、出力ローパスフィルタなしで５％未満の出力歪みを実現するアナログ出力波形を有する、請求項１に記載のドライバ。
4. 前記入力部は、前記低電圧源と前記高電圧波形にわたって接続されたフィルタコンデンサ（Ｃ_{ＦＩＬＴＥＲ}）と、前記低電圧源と前記単一のインダクタとの間に接続された感知抵抗器（Ｒ_１）とをさらに備え、前記単一のインダクタは、前記感知抵抗器と、前記電力コンバータ段のスイッチングノードとの間に接続される、請求項１に記載のドライバ。
5. 前記入力部における双方向の電流を検出するように構成された電流フィードバックセンサ（２０５２）と、
   前記スイッチングノード電圧Ｖ_ｓｗに関してゼロ電圧条件を検出するように構成されたゼロ電圧スイッチング（ＺＶＳ）検出器（２０５３）と、
   外部周辺デバイスから入力を受け取る、および／または前記外部周辺デバイスに入力を送信するように構成された通信インターフェース（２０５４）と、
   Ｖ_{ＦＯＬＤＥＤ}ノードと、Ｖ_ＩＮノードとの間に配置された差動増幅器２０５６から出力を受け取るように構成されたアナログデジタルコンバータ（ＡＤＣ）（２０５５）とをさらに備え、
   前記埋め込み式コントローラは、前記電流フィードバックセンサ、前記ＺＶＳ検出器、前記通信インターフェースおよび前記ＡＤＣのうちの少なくとも１つから信号を受信するように構成される、請求項１に記載のドライバ。
6. 能動スイッチ（Ｍ_９）およびコンパレータ（２１５６）を備える、単一方向電力入力段（２１１０）をさらに備え、前記埋め込み式コントローラは、前記コンパレータから信号を受け取るように構成される、請求項５に記載のドライバ。
7. 前記ＡＤＣは、
   スイッチ(ＳＷ _{ｓｅｒｉｅｓ} )を介して前記入力電圧と供給電圧（Ｖ_ＤＤ）を基準にする第１のシングルエンドｎビットハイブリットデジタルアナログコンバータ（ＤＡＣ）（２６１０）を備える、第１のＤＡＣと、
   前記入力電圧を切り換え可能に基準にし、前記スイッチ(ＳＷ_{ｓｅｒｉｅｓ})を介して前記第１のＤＡＣに直列に接続された第２のシングルエンドｎビットハイブリットデジタルアナログコンバータ（ＤＡＣ）（２６２０）を備える、第２のＤＡＣと、
   前記第１のＤＡＣからの第１の出力および前記第２のＤＡＣからの第２の出力を受け取るように構成されたコンパレータと、
   前記第２のＤＡＣにｎビットの出力を提供し、前記第１のＤＡＣに８ビット出力の補数を提供するように構成された逐次近似レジスタ（ＳＡＲ）（２６５０）とをさらに備え、
   ｎは、正の整数であり、前記第１のＤＡＣおよび前記第２のＤＡＣは、疑似差動バイポーラ方式で組み合わされる、請求項５に記載のドライバ。
8. 前記埋め込み式コントローラは、前記負荷にわたって前記電圧を感知し、リアルタイムで前記出力の状態および／または電圧を前記通信インターフェースを介して提供するように構成される、請求項５に記載のドライバ。
9. 前記埋め込み式コントローラは、前記通信インターフェースを介して受信した基準波形を追跡して、前記双方向同期電力コンバータ段および／または前記フルブリッジ段を制御して、前記基準波形に従って前記フルスイング信号を生成するように構成される、請求項５に記載のドライバ。
10. 前記負荷にわたってフルスイング信号を生成するために、前記高電圧波形を受け取り、展開するように構成された４つのスイッチ（Ｍ_３～Ｍ_６）を備える低周波数フルブリッジ段（２０４０）をさらに備える、請求項１～９のいずれかに記載のドライバ。
11. 前記低周波フルブリッジ段は、前記４つのスイッチのうちの最初の対（Ｍ_３～Ｍ_４）を駆動する第１のハーフブリッジドライバ（２２１０）と、前記４つのスイッチのうちの第２の対（Ｍ_５～Ｍ_６）を駆動する第２のハーフブリッジドライバ（２２２０）とをさらに備える、請求項１０に記載のドライバ。
12. 前記埋め込み式コントローラは、前記第１のハーフブリッジドライバおよび／または前記第２のハーフブリッジドライバを制御するようにさらに構成される、請求項１１に記載のドライバ。
13. 前記低周波数フルブリッジ段は、３００Ｈｚ以下の周波数範囲にわたって動作するように構成される、請求項１０に記載のドライバ。

Images