SU1205065A1 - Преобразователь емкости в частоту - Google Patents

Description

2. Преобразователь,по п.1, о т - личающ.ийс  тем, что блок синхронизации состоит из двух триггеров , тактовые входы которых соединены с тактовым входом блока синхронизации , пр мой выход первого триггера соединен с первым выходом блока синхронизации, а его инверсИзобретение относитс  к измерительной технике, в частности к устройствам дл  измерени  электрической емкости, и может быть использовано дл  измерени  параметров ем- костных датчиков физических величин

Цель изобретени  - повышение точности преобраз(Увани .

На фиго1 приведена функциональна  схема преобразовател  емкости в частоту; на фиг. 2 - временные диаграммы , по сн ющие принцип его действи . .

Преобразователь содержит первьй конденсатор 1, усилитель 2 зар да, переключатель 3, источник 4 опорного напр жени  (ион), интегратор 5, компаратор 6, второй конденсатор 7, переключатель 8, тактовьш генератор 9j блок 10 синхронизации и сйнхрон- ньм детектор 11. Блок 10 синхронизации состоит из двух триггеров 12 и 13 и дифференцирующей RC-цепи 14,

Конденсаторы 1 и 7 включены соответственно между входом усилител  2 зар да и средними контактами переключателей 3 и 8, крайние контакты которых попарно соединены с источником 4 опорного напр жени  и общим проводом. Выход усилител  2 зар да соединен через синхронный детектор 11 с входом интегратора 5, выход которого подключен к входу компаратора 6. Выход ,компаратора 6 соединен с управл ющим входом блока 10 синхронизации. Тактовьй генератор 9 соединен с тактовым входом блока 10 синхронизации, выходы которого подключены соответственно к управл ющим входам первого переключател  3, синхронного детектора 11 и второго

ный выход через дифферен1дирующую цепь соединен с входом установки нул  второго триггера, управл ющий вход которого соединен с управл ющим входом блока синхронизации, а инверсный выход второго триггера соединен с вторым выходом блока синхронизации.

переключател  8, Тактовые ходы триг, геров 12 и 13 включены с тактовым входом блока 10 синхронизации, пр мой выход первого триггера 12 и ин- 5, версный выход второго триггера 13 соединены соответственно с первым и вторым выходами блока 10 синхронизации . Инверсный выход первого тригге- ; ра 12 через дифференцирующую цепь 14

подключен к входу установки нул  второго триггера 13, управл ющий вход которого соединен с управл ющим входом блока 10 синхронизации. Принцип действи  устройства осноS ван на уравновешивании средних значений токов, протекающих через конденсаторы 1 и 7. Изменени  зар дов на конденсаторах 1 и 7, происход щие при работе переключателей 3 и 8,

0 преобразуютс  с помощью усилител  2 зар да в переменное напр жение,

которое выпр мл етс  синхронным .детектором 11 и подаетс  на вход интегратора 5. Переключатели 3 и 8 работают,в противофазе, что обеспечиваетс  блоком 10 синхронизации, С выходов блока 10 синхронизации на управл ющие входы переключателей 3 и 8 поступают такие сигналы, что при

одновременном срабатывании обоих переключателей при подключении первого конденсатора 1 к источнику 4 опорного напр жени , второй конденсатор 7 подключаетс  к общему про5 воду, и наоборот. Лоэтому изменени  зар дов на конденсаторах 1 и 7 при их переключени х имеют разные зна- ки. Первый триггер 12 блока 10 синхронизации работает в счетном ре

0 жиме, поэтому первый переключатель 3 работает непрерывно при поступ3

лении,импульсов с тактового генератора 9 на тактовьш вход блока 10 синхронизации. Второй триггер 13 измен ет свое состо ние только тогда, когда урЪвень напр жени  на управл ющем входе блока 10 синхронизации соответствует логической единице (при превышении выходным напр жением интегратора 5 порогового уровн  срабатывани  компаратора 6). При этом по тактовому импульсу генератора 9 оба триггера 12 и 13 переключаютс  в единичное состо ние. Дл  исключени  возможности противофазной работы триггеров 12 и 13 установка в нулевое состо ние второго триггера 13 осуществл етс  при переключении в нулевое состо ние первого триггера 12 через дифференцирующую цепь 14. При этом сигналы на пр мом выходе первого триггера 12, инверсном выходе второго триггера 13 и .соответственно на выходах блока 10 синхронизации наход тс  в противофазе.

При уровне напр жени  на выходе компаратора 6, соответствующем логическому нулю, второй триггер 13 находитс  в нулевом состо нии, а второй переключатель 8 т в статичес ком положении. Таким образом, пока напр жение на выходе интегратора 5 меньше уровн  срабатывани  компа- Р4 гора 6, на выходе усилител  2 и синхронного детектора 11 имеютс  импульсы напр жени , например, положительной пол рности амплитудой Uo , где Ue значение опорного напр жени , 1/С - коэффициент передачи усипител  2 зар да. При этом напр жение на выходе интегратора 5 повышаетс  (фиг.2). После превышени  порогового уровн  срабатывани  компаратора 6 начинает работать второй переключатель 8. При одно- временной работе обоих переключателей 3 и 8 напр жение на выхрде син- зфонного детектора 11 определ етс 

2050654

выражением UQ (С.С-)/С Напр жение на выходе интегратора 5 понижаетс  при выполнении услови  tT С , После перехода выходным напр жением

5 интегратора 5 порогового уровн  срабатывани  компаратора 6 по очередному тактовому импульсу генератора 9 запрещаетс  работа второго переключател  8. Напр жение на выхо10 да интегратора 5 снова повышаетс  до уровн  срабатывани  компаратора 6 и т.д. В установившемс  режиме, когда происход т периодич-еСкий зар д и разр д интегратор 5,. сред15 ние значени  токов, протекающих через конденсаторы 1 и 7, равны по абсолютной величине и противоположны по знаку. Аналитическа  запись этого услови  имеет вид

20 lUoC.fohlU C f.l .

где f , f,. - частоты переключени  соответственно переключателей. 3 и 8. Из данного равенства следует, что .i|C,.

25 Таким образом, среднее значение частоты следовани  импульсов на втором выходе блока синхронизации определ етс  частотой тактовых импульсов и соотношением емкостей

30 конденсаторов 1 и 7. В преобразовании емкостей конденсаторов 1 и 7 в изменение выходного напр жени  интегратора 5 участвуют одни и те же УЗЛЫ. Кроме того, условие равенст- ва средних значений токов через эти конденсаторы соответствует условию равенства изменений выходного напр жени  интегратора 5 при разных направлени х интегрировани . Поэто-

40 функци  преобразовани  устройст- . ва не зависит от коэффициентов пе- редачи усилител  2 зар да, синхронного детектора 11, интегратора 5 и значений опорного напр жени  fo и

, порогового уровн  срабатывани  компаратора 6. Стабильность опорной частоты f обеспечиваетс  применением кварцевого генератора.

Фи2. 2

Claims (2)

1. ПРЕОБРАЗОВАТЕЛЬ ЕМКОСТИ В ЧАСТОТУ, содержащий усилитель заряда, вход которого соединен с общим выводом первого и второго конденсаторов первый переключатель, подвижный контакт которого соединен с вторым выводом первого конденсато ра, источник опорного напряжения, выход которого соединен с первым неподвижным контактом первого переключателя, интегратор и компаратор, вход которого соединен с 'выходом интегратора, отличающийс я тем, что, с целью повышения >. точности преобразования, в него введены блок синхронизации, синхронный детектор, второй переключатель, подвижный контакт которого соединен с вторым выводом второго конденсатора, тактовый генератор, выход которого соединен с тактовым входом блока синхронизации, управляющий вход которого соединен с выходом компаратора, а первый выход блока синхронизации соединен с управляющие ми входами первого переключателя и синхронного детектора, включенного межцу выходом усилителя эаряда и входом интегратора, а второй выход блока синхронизации, являющийся выходом устройства, соединен с управляющим входом второго переключателя, первый неподвижный контакт которого соединен с источником опорного напряжения, причем вторые неподвижные контакты обоих переключателей соединены с общей шиной.

„„1205065

2. Преобразователь.по п.1, о т личающ.ийся тем, что блок синхронизации состоит из двух триггеров, тактовые входы которых соединены с тактовым входом блока синхронизации, прямой выход первого триггера соединен с первым выходом блока синхронизации, а его инверс ный выход через дифференцирующую цепь соединен с входом установки нуля второго триггера, управляющий вход которого соединен с управляющим входом блока синхронизации, а инверсный выход второго триггера соединен с вторым выходом блока синхронизации.