JP6143190B2 - ランプ信号発生回路及びｃｍｏｓイメージセンサ - Google Patents

Description

本発明は、ランプ信号発生回路及びＣＭＯＳイメージセンサに関するものである。

アナログ信号を処理するための技術として、ランプ信号発生回路によってランプ信号を発生し、ランプ信号を参照信号としてアナログ信号と比較することによりアナログ信号の処理を行う技術が知られている。例えば、下記特許文献１には、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの分野において、各画素から出力されるアナログ信号をＡＤ変換するための技術が記載されている。コンパレータにランプ状の参照電圧を供給すると同時にクロック信号でのカウントを開始する。そして、受光素子を有する画素から入力されるアナログ信号と参照電圧とが等しくなると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチする。これによって、アナログ信号に応じたデジタル値を出力可能にされる。また、非特許文献１および非特許文献２にも同様の技術が記載されている。

特開２００７−８８９７１号公報

Yong Lim et al., "A 1.1e- Temporal Noise 1/3.2-inch 8Mpixel CMOS Image Sensor Using Pseudo-Multiple Sampling", ISSCC 2010 Dig. Tech. Papers, pp.396-398 Sakkarapani Balagopal et al., "An On-chip Ramp Generator for Single-Slope Look Ahead Ramp(SSLAR) ADC", IEEE MWSCAS 2009, pp.373-376

上記の特許文献１に記載の技術においては、二次元の格子状に配列される画素の各列に対してそれぞれ１個のコンパレータが配置される。また、全てのコンパレータに対して、１個の参照電圧生成部から参照電圧が供給される。このような構成をとった場合、参照電圧が各列のコンパレータに到達するまでのタイミングに差が生じる。また、特に参照電圧生成部からの距離が遠いコンパレータにおいては波形のひずみが大きくなる。イメージセンサの精度を向上させるためには、これらのタイミングの差や波形のひずみを小さくすることが必要であるが、そのためには、参照電圧生成部の消費電力を大きくしなければならない。

そこで、各列のコンパレータ１個に対して、そのコンパレータに参照電圧を供給するランプ信号発生回路を１個ずつ配置するという方法が考えられる。このような構成により、上記のタイミングの差や波形のひずみの問題を解消することができる。

しかしながら、コンパレータ１個に対してランプ信号発生回路を１個配置する構成をとった場合には、ランプ信号発生回路ごとのばらつきの問題が生じる。ランプ信号発生回路は、例えば、定電流源とキャパシタとを接続し、定電流源を用いてキャパシタを充放電する回路として構成することができる。この場合、定電流源を構成するトランジスタのばらつきやキャパシタのばらつきにより、ランプ信号発生回路の発生するランプ信号の勾配にばらつきが生じる。特に、消費電力を小さく抑えるために定電流源の流す電流を小さくすると、トランジスタやキャパシタのサイズを小さくしなければならないため、トランジスタやキャパシタのばらつきが一層大きくなり、その結果、ランプ信号の勾配のばらつきも大きくなる。

そこで、本発明は、上記の問題を解決するためのものであって、発生するランプ信号の勾配のばらつきが小さいランプ信号発生回路及びこれを用いたＣＭＯＳイメージセンサを提供することを目的とする。

上記課題を解決するために、本発明の一側面に係るランプ信号発生回路は、一端の電位が固定されたキャパシタと、キャパシタの他端に接続される電流源と、を有する複数の単位回路を備え、複数の単位回路が有するキャパシタの他端の各々が互いに配線部材によって接続されている。

このようなランプ信号発生回路によれば、複数の単位回路が有するキャパシタの他端の各々が互いに配線部材によって接続されているため、キャパシタの容量値や電流源が流す電流の大きさのばらつきにかかわらず、各キャパシタの電圧が等しくなるように、複数の単位回路が有するキャパシタの他端同士を接続する配線を電流が通る。したがって、複数の単位回路が発生するランプ信号の勾配のばらつきが小さくなる。

また、本発明の一側面に係るランプ信号発生回路においては、キャパシタの他端を基準電位線に接続するためのスイッチをさらに備えていてもよい。これによれば、キャパシタの他端を基準電位線に接続することにより、ランプ信号を発生する際の電圧の初期値を定めることが可能となる。

また、本発明の一側面に係るランプ信号回路においては、複数の単位回路が有するキャパシタの容量値は全て等しくなるように設計されており、複数の単位回路が有する電流源が流す電流の大きさは全て等しくなるように設計されていてもよい。これによれば、全ての単位回路の有するキャパシタの容量値と電流源の電流値がほぼ等しくなるため、各単位回路が発生するランプ信号の勾配がほぼ等しくなる。

また、本発明の一側面に係るＣＭＯＳイメージセンサは、複数行複数列の２次元に配列された画素を有する画素アレイと、上記のランプ信号発生回路を有する列並列ＡＤＣと、を備え、ランプ信号発生回路が備える複数の単位回路のそれぞれが、画素アレイの各列に対応して設けられている。

このようなＣＭＯＳイメージセンサによれば、画素アレイの各列に対応する複数の単位回路のそれぞれが発生するランプ信号の傾きのばらつきが小さくなるため、ランプ信号に基づいてＡＤ変換を行う列並列ＡＤＣの特性の列ごとのばらつきが小さくなり、ＣＭＯＳイメージセンサの特性の列ごとのばらつきが小さくなる。

本発明の一側面に係るＣＭＯＳイメージセンサにおいて、列並列ＡＤＣは、画素アレイの各列の画素に接続される列ＡＤＣを備え、列ＡＤＣは、ランプ信号発生回路が備える単位回路と、画素アレイの各列の画素の出力と単位回路の出力とを比較する電圧比較器と、電圧比較器の出力が変化するまでの時間を計数するカウンタと、を備えていてもよい。このようなＣＭＯＳイメージセンサによれば、複数の単位回路のそれぞれが発生して出力するランプ信号の傾きのばらつきが小さい。したがって、単位回路の出力と画素アレイの各列の画素の出力を比較する電圧比較器の出力、及びこの電圧比較器の出力に基づくカウンタの出力の列ごとのばらつきも小さくなる。このため、列並列ＡＤＣの特性の列ごとのばらつきが小さくなり、ＣＭＯＳイメージセンサの特性の列ごとのばらつきが小さくなる。

本発明のランプ信号発生回路によれば、勾配のばらつきの小さいランプ信号を発生することができる。

本発明の一実施形態に係るランプ信号発生回路を備えるＣＭＯＳイメージセンサの構成を示すブロック図である。 本発明の一実施形態に係るランプ信号発生回路の回路図である。 本発明の一実施形態に係るランプ信号発生回路の発生するランプ信号の勾配の相対誤差を示す図である。 本発明の一実施形態に係るランプ信号発生回路の発生するランプ信号の勾配の相対誤差と配線抵抗の関係を示す図である。 本発明の一実施形態に係るランプ信号発生回路の発生するランプ信号の勾配の相対誤差と回路素子のばらつきの関係を示す図である。

以下、添付図面を参照しながら、本発明によるランプ信号発生回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１は、本発明の一実施形態に係るランプ信号発生回路を備えるＣＭＯＳイメージセンサの構成を示すブロック図である。このＣＭＯＳイメージセンサ１は、画素ごとに受光される光信号を電気信号に変換して出力するための装置である。ＣＭＯＳイメージセンサ１は、画素アレイ１０と列並列ＡＤＣ（Analog to Digital Converter）２０とを備えて構成されている。

画素アレイ１０は、光を受光し、受光強度に応じたアナログ信号を後段の列並列ＡＤＣ２０に出力する。画素アレイ１０は、Ｍ行Ｎ列の２次元に配列された画素１１_１１〜１１_１Ｎ、１１_２１〜１１_２Ｎ、・・・、１１_Ｍ１〜１１_ＭＮを備えている。それぞれの画素１１は、例えばフォトダイオードとＭＯＳトランジスタを用いた公知の構成を有している。第ｉ行第ｊ列に配置されている画素１１_ｉｊ（ｉは１以上Ｍ以下の整数、ｊは１以上Ｎ以下の整数）には、それぞれスイッチ１２_ｉｊが接続されている。画素１１_ｉｊからの電気信号は、このスイッチ１２_ｉｊをオン状態にすることによって読み出され、後段の列並列ＡＤＣ２０のうち第ｊ列の列ＡＤＣ２０_ｊへと出力される。

列並列ＡＤＣ２０は、画素アレイ１０のＮ列の画素１１からアナログ電気信号を読み出し、それらをＡＤ変換してデジタル値として出力するための部分である。列並列ＡＤＣ２０は、いわゆる積分型ＡＤコンバータと呼ばれるＡＤ変換器であり、ランプ信号発生回路２１と、電圧比較器２３_１〜２３_Ｎと、カウンタ２４_１〜２４_Ｎと、を備えて構成されている。また、列並列ＡＤＣ２０は、Ｎ列の列ＡＤＣ２０_１〜２０_Ｎに分かれて構成されている。列ＡＤＣ２０_ｊ（ｊは１以上Ｎ以下の整数）は、第ｊ列の画素１１_１ｊ〜１１_Ｍｊに接続され、それぞれ単位回路２２_ｊ、電圧比較器２３_ｊ、カウンタ２４_ｊを含んで構成されている。

ランプ信号発生回路２１は、Ｎ個の単位回路２２_１〜２２_Ｎを備えて構成されている。単位回路２２_１〜２２_Ｎは、それぞれ同じ列の電圧比較器２３_１〜２３_Ｎの入力端子に接続されている。単位回路２２_１〜２２_Ｎは、それぞれキャパシタ２６と電流源２７を備えて構成されている。それぞれの単位回路２２_１〜２２_Ｎのキャパシタ２６は、容量値が等しくなるように設計されている。キャパシタ２６の一端２６ａは、電源ラインＶＤＤに接続されており、電位が固定されている。また、キャパシタ２６の他端２６ｂは、電流源２７に接続されている。キャパシタ２６の他端２６ｂにはスイッチ２５の一端が接続され、スイッチ２５の他端は電源ラインＶＤＤ（基準電位線）に接続されている。スイッチ２５は、キャパシタ２６の他端２６ｂを電源ラインＶＤＤに接続するためのスイッチである。スイッチ２５は、ランプ信号発生回路２１がランプ信号発生動作を始める前にキャパシタ２６の一端２６ａと他端２６ｂとを短絡し、他端２６ｂの電位を電源ラインＶＤＤの電位にリセットする。また、単位回路２２_１〜２２_Ｎが有するキャパシタの他端２６ｂの各々は互いに金属配線（配線部材）Ｗによって接続されている。また、それぞれの単位回路２２_１〜２２_Ｎの電流源２７_１〜２７_Ｎは、流す電流の大きさが全て等しくなるように設計されている。

なお、本明細書において、「等しくなる」とは、キャパシタの容量値や電流源の電流値が製造ばらつきなどにより変動しうる範囲内でばらつく場合を含んでいる。具体的には、素子値のばらつきが２０％程度の範囲内であれば、好適に本実施形態の効果が得られる。

電圧比較器２３_１〜２３_Ｎは、画素アレイ１０が出力するアナログ信号と、ランプ信号発生回路２１が出力するランプ信号とを比較し、アナログ信号とランプ信号の大小関係に応じて、２種類の電圧レベルの信号を出力する。カウンタ２４_１〜_Ｎは、電圧比較器２３_１〜_Ｎの出力する信号の電圧レベルが変化するまでの時間を計数し、計数した結果を出力する。

以上のように構成されるＣＭＯＳイメージセンサ１における読み出し時の動作を説明する。ＣＭＯＳイメージセンサ１においては、一般的には１行分の画素１１について同時に読み出しが行われる。以下の説明では、ｉ行目の画素１１_ｉ１〜１１_ｉＮの読み出しを行う場合について説明する。まず、スイッチ２５をＯＮにして、キャパシタ２６の他端２６ｂの電圧をＶＤＤにリセットする。次に、ｉ行目のスイッチ１２_ｉ１〜１２_ｉＮをオンにするとともにｉ行目以外のスイッチ１２をオフにして、画素１１_ｉ１〜１１_ｉＮの出力を電圧比較器２３_１〜２３_Ｎの一方の入力にそれぞれ接続する。そして、スイッチ２５をオフにして単位回路２２_１〜２２_Ｎでのランプ信号発生動作を開始し、電圧比較器２３_１〜２３_Ｎのもう一方の入力にランプ信号を参照信号として入力する。また、単位回路２２_１〜２２_Ｎでのランプ信号発生動作の開始と同時にカウンタ２４_１〜２４_Ｎでの計数を開始する。単位回路２２_１〜２２_Ｎは単調減少するランプ信号を発生する。そのため、最初は単位回路２２_１〜２２_Ｎの出力するランプ信号の方が画素１１_ｉ１〜１１_ｉＮの出力するアナログ信号よりも電圧が高いが、ランプ信号の電圧が低下していくと、ランプ信号の方が画素１１_ｉ１〜１１_ｉＮの出力するアナログ信号よりも電圧が低くなる。このとき電圧比較器２３_１〜２３_Ｎの出力が変化する。カウンタ２４_１〜２４_Ｎは、電圧比較器２３_１〜２３_Ｎの出力が変化したところで計数をやめ、計数結果をデジタル信号として出力する。画素１１_ｉ１〜１１_ｉＮの出力するアナログ信号の電圧が低ければ、電圧比較器２３_１〜２３_Ｎの出力が変化するまでの時間がより長くなるため、カウンタ２４_１〜２４_Ｎが出力するデジタル信号の値はより大きくなる。このようにして、画素１１_ｉ１〜１１_ｉＮの出力するアナログ信号がＡＤ変換され、カウンタ２４_１〜２４_Ｎによって出力される。

上記のような動作により、画素１１からのアナログ信号がデジタル信号に変換されるため、ランプ信号発生回路２１から電圧比較器２３に供給されるランプ信号の勾配にばらつきがあると、そのままカウンタ２４が出力する値のばらつきにつながる。したがって、列並列ＡＤＣ２０の列ごとのばらつきを抑えて精度を高めるためには、ランプ信号発生回路２１の発生するランプ信号の勾配のばらつきを小さく抑えることが必要になる。

次に、図２を用いて、ランプ信号発生回路２１について、より詳細に説明する。ランプ信号発生回路２１は、Ｎ個の単位回路２２_１〜２２_Ｎを並べて構成される。ｉ番目の単位回路２２_ｉは、キャパシタ２６_ｉと電流源２７_ｉとを含んで構成される。キャパシタ２６_ｉは、電源ラインＶＤＤとノード２８_ｉとの間に接続される。電流源２７_ｉは、ノード２８_ｉとグラウンドラインＧＮＤとの間に接続される。この電流源２７_ｉは、例えばＭＯＳトランジスタなどの素子を定電流動作させることによって実現される。また、ノード２８_ｉとノード２８_ｉ＋１とは、金属配線Ｗで接続されている。この金属配線Ｗの持つ電気抵抗を図２では配線抵抗２９_ｉとして表している。

以上で説明したランプ信号発生回路２１が発生するランプ信号のばらつきについて、以下で説明する。ノード２８_ｉの電位をＶ_Ｒｉ、電流源２７_ｉの流す電流をＩ_Ｂｉ、キャパシタ２６_ｉから流れ出す電流をＩ_Ｃｉ、ノード２８_ｉからノード２８_ｉ＋１へ流れる電流をＩ_Ｒｉとする。また、キャパシタ２６_ｉの容量値をＣ_ｉ、ノード２８_ｉとノード２８_ｉ＋１の間の配線抵抗の逆数（コンダクタンス）をｇ_ｉとする。このとき、ノード２８_１〜２８_Ｎに発生するランプ信号の電位を要素とするベクトルＶ_Ｒ、電流源２７_１〜２７_Ｎの流す電流を要素とするベクトルＩ_Ｂをそれぞれ次の式（１）のように定義できる。

このとき、ノード２８_ｉにおけるキルヒホッフの電流則から、ノード２８_１〜２８_Ｎに発生するランプ信号の電位の勾配を要素とするベクトルｄＶ_Ｒ／ｄｔは、以下のように計算される。

ただし、ＣとＧは、それぞれ次の式（３）および式（４）で表される行列である。

以上の式（２）〜（４）から、ランプ信号の電位の勾配のばらつきは、キャパシタ２６_ｉの容量値Ｃ_ｉのばらつき、電流源２７_ｉの電流値Ｉ_Ｂｉのばらつき、そしてノード２８_ｉとノード２８_ｉ＋１の間の配線抵抗ｇ_ｉによって変化することがわかる。

以上のように構成されるランプ信号発生回路２１が発生するランプ信号の勾配のばらつきの数値シミュレーション結果を図３〜図５に示す。以下では、Ｎ＝１０２４としている。また、図３〜図５の説明における配線抵抗値は、隣り合うノード２８_ｉとノード２８_ｉ＋１との間の抵抗値である。また、図３および図４においては、キャパシタ２６_１〜２６_１０２４の容量値および電流源２７_１〜２７_１０２４の電流値の標準偏差を、それぞれの平均値の５％として計算している。

図３は、ランプ信号発生回路２１が発生するランプ信号の勾配の相対誤差を示す図である。横軸は単位回路２２の列番号を示している。縦軸は、各単位回路２２の発生するランプ信号の勾配の相対的な誤差を示している。配線抵抗が１ＭΩのときは、ランプ信号の勾配の相対誤差が最大で２．５％程度生じている。一方、配線抵抗を小さくして１ｋΩとすると、ランプ信号の勾配の相対誤差は０．１％程度まで小さくなる。さらに配線抵抗を小さくして１Ωとすると、ランプ信号の勾配の相対誤差はほぼ０となり、ランプ信号の勾配のばらつきがほぼなくなっている。なお、この配線抵抗の１Ωという値は、回路を実際に作製する場合にも十分に実現可能な値である。

図４は、配線抵抗とランプ信号の勾配の相対誤差を示す図である。配線抵抗が大きい領域、特に１×１０^９Ω以上のところでは、ランプ信号の勾配の相対誤差はほぼ０．０７となっている。この０．０７という値は、ほぼ０．０５のルート２倍であり、キャパシタ２６_１〜２６_１０２４の容量値および電流源２７_１〜２７_１０２４の電流値という２つの量のそれぞれの標準偏差の相対値０．０５から誤差伝播の法則により計算される値である。一方、配線抵抗を小さくしていくと、ランプ信号の勾配の相対誤差は小さくなっていく。例えば配線抵抗を１Ωとした場合、ランプ信号の勾配の相対誤差は２．７×１０^−６となり、配線抵抗を１ＧΩとした場合と比べて、２６０００分の１まで小さくなる。

図５は、キャパシタ２６_１〜２６_１０２４の容量値および電流源２７_１〜２７_１０２４の電流値の標準偏差の相対値と、ランプ信号の勾配の相対誤差の関係を示す図である。ここでは、配線抵抗値を１μΩから１ＧΩまで変化させて計算を行っている。図５に示されるように、キャパシタ２６_１〜２６_１０２４の容量値および電流源２７_１〜２７_１０２４の電流値の標準偏差が大きくなると、ランプ信号の勾配の相対誤差も大きくなる傾向がある。しかしながら、配線抵抗を小さくすることにより、ランプ信号の勾配の相対誤差を小さくすることができることも、この図５には示されている。例えば、キャパシタ２６_１〜２６_１０２４の容量値および電流源２７_１〜２７_１０２４の電流値の標準偏差の相対値をそれぞれ０．２、すなわち２０％というかなり大きな値としても、配線抵抗を１Ωとしたときには、ランプ信号の勾配の相対誤差は１×１０^−６程度という極めて小さな値に抑えられている。このため、低消費電力化のためにキャパシタ２６を小さくし、電流源２７の電流値を小さくすることにより、キャパシタ２６および電流源２７のばらつきが大きくなっても、各ノード２８を低抵抗の金属配線Ｗで接続することにより、ランプ信号の勾配の相対誤差を小さく抑えることができる。したがって、必要な精度を確保しつつ、電流源２７の電流値を小さくして低消費電力化を図ることができ、同時にキャパシタ２６のサイズや電流源２７を構成する素子のサイズを小さくして小面積化を図ることができる。

以上で説明したように、本実施形態においては、ランプ信号発生回路２１は、一端の電位が固定されたキャパシタ２６と、キャパシタ２６の他端に接続される電流源２７と、を有する複数の単位回路２２を備え、複数の単位回路が有するキャパシタ２６の他端の各々が互いに接続されている。そのため、キャパシタ２６の容量値や電流源２７が流す電流の大きさのばらつきにかかわらず、各キャパシタ２６の電圧が等しくなるように、複数の単位回路２２が有するキャパシタ２６の他端同士を接続する配線を電流が通る。したがって、複数の単位回路２２が発生するランプ信号の勾配のばらつきが小さくなる。

なお、本発明に係るランプ信号発生回路は、上記の実施形態に限られない。例えば、単位回路２２において、キャパシタ２６をノード２８とグラウンドラインＧＮＤの間に接続し、電流源２７を電源ラインＶＤＤとノード２８の間に接続して、単位回路２２が発生するランプ信号を単調増加する信号としてもよい。

また、本発明に係るランプ信号発生回路は、ＣＭＯＳイメージセンサ用に限定されるものではなく、ランプ信号を参照信号として利用する各種の回路において、本発明に係るランプ信号発生回路を使用することができる。また、ノード２８_ｉとノード２８_ｉ＋１とを接続する配線部材の材料としては金属だけでなく、例えばポリシリコンなどの公知の種々の材料を使用することもできる。

本発明によれば、勾配のばらつきの小さいランプ信号を発生することのできるランプ信号発生回路及びこれを用いたＣＭＯＳイメージセンサが提供される。

１…ＣＭＯＳイメージセンサ、１０…画素アレイ、１１…画素、１２…スイッチ、２０…列並列ＡＤＣ、２０_１〜２０_Ｎ…列ＡＤＣ、２１…ランプ信号発生回路、２２…単位回路、２３…電圧比較器、２４…カウンタ、２５…スイッチ、２６…キャパシタ、２７…電流源、２８…ノード、２９…配線抵抗、ＶＤＤ…電源ライン（基準電位線）、Ｗ…金属配線（配線部材）。

Claims (5)

1. 一端の電位が固定されたキャパシタと、前記キャパシタの他端に接続される電流源と、を有する複数の単位回路を備え、
   前記複数の単位回路が有する前記キャパシタの前記他端の各々が互いに配線部材によって接続されており、
   前記複数の単位回路がそれぞれランプ信号を発生する、ランプ信号発生回路。
2. 前記キャパシタの前記他端を基準電位線に接続するためのスイッチをさらに備える、請求項１に記載のランプ信号発生回路。
3. 前記複数の単位回路が有する前記キャパシタの容量値は全て等しくなるように設計されており、
   前記複数の単位回路が有する前記電流源が流す電流の大きさは全て等しくなるように設計されている、請求項１または２に記載のランプ信号発生回路。
4. 複数行複数列の２次元に配列された画素を有する画素アレイと、
   請求項１〜３のいずれか一項に記載のランプ信号発生回路を有する列並列ＡＤＣと、
   を備え、
   前記ランプ信号発生回路が備える複数の単位回路のそれぞれが、前記画素アレイの各列に対応して設けられている、ＣＭＯＳイメージセンサ。
5. 前記列並列ＡＤＣは、前記画素アレイの各列の画素に接続される列ＡＤＣを備え、
   前記列ＡＤＣは、
   前記ランプ信号発生回路が備える前記単位回路と、
   前記画素アレイの各列の画素の出力と前記単位回路の出力とを比較する電圧比較器と、
   前記電圧比較器の出力が変化するまでの時間を計数するカウンタと、
   を備える請求項４に記載のＣＭＯＳイメージセンサ。

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