WO2013073585A1 - ランプ信号発生回路及びｃｍｏｓイメージセンサ - Google Patents

ランプ信号発生回路及びｃｍｏｓイメージセンサ Download PDF

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川人　祥二
快多 今井
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    • H03M1/56—Input signal compared with linear ramp

Definitions

  • the present invention relates to a ramp signal generation circuit and a CMOS image sensor.
  • Patent Document 1 describes a technique for AD-converting an analog signal output from each pixel in the field of a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • a ramp-shaped reference voltage is supplied to the comparator, and at the same time, counting with a clock signal is started.
  • the analog signal input from the pixel having the light receiving element becomes equal to the reference voltage, the counting operation is stopped and the count value at that time is latched as pixel data.
  • Non-Patent Document 1 and Non-Patent Document 2 also describe similar techniques.
  • one comparator is arranged for each column of pixels arranged in a two-dimensional grid. Further, a reference voltage is supplied from one reference voltage generation unit to all the comparators. When such a configuration is adopted, a difference occurs in timing until the reference voltage reaches the comparator of each column. In particular, the distortion of the waveform increases in a comparator that is far from the reference voltage generator. In order to improve the accuracy of the image sensor, it is necessary to reduce these timing differences and waveform distortions. To this end, the power consumption of the reference voltage generator must be increased.
  • the ramp signal generation circuit can be configured, for example, as a circuit that connects a constant current source and a capacitor, and charges and discharges the capacitor using the constant current source.
  • the gradient of the ramp signal generated by the ramp signal generation circuit varies due to variations in transistors constituting the constant current source and variations in capacitors.
  • the size of the transistor and capacitor must be reduced, resulting in greater variations in the transistor and capacitor, resulting in a ramp signal gradient. Variations also increase.
  • an object of the present invention is to provide a ramp signal generation circuit and a CMOS image sensor using the ramp signal generation circuit, which are intended to solve the above-described problem and have a small variation in gradient of the generated ramp signal.
  • a ramp signal generation circuit includes a plurality of unit circuits each including a capacitor having a fixed potential at one end and a current source connected to the other end of the capacitor.
  • the other ends of the capacitors included in the plurality of unit circuits are connected to each other by a wiring member.
  • each of the other ends of the capacitors included in the plurality of unit circuits is connected to each other by the wiring member. Regardless, the current passes through the wiring connecting the other ends of the capacitors of the plurality of unit circuits so that the voltages of the capacitors are equal. Therefore, the variation in the gradient of the ramp signal generated by the plurality of unit circuits is reduced.
  • the ramp signal generation circuit may further include a switch for connecting the other end of the capacitor to the reference potential line. According to this, by connecting the other end of the capacitor to the reference potential line, it is possible to determine the initial value of the voltage when generating the ramp signal.
  • the capacitance values of the capacitors included in the plurality of unit circuits are all designed to be equal to each other, and the magnitude of the current flowing from the current source included in the plurality of unit circuits. May all be designed to be equal. According to this, since the capacitance values of the capacitors included in all the unit circuits and the current values of the current sources are substantially equal, the slopes of the ramp signals generated by the unit circuits are substantially equal.
  • a CMOS image sensor includes a pixel array having pixels arranged in a two-dimensional array of a plurality of rows and a plurality of columns, and a column parallel ADC having the ramp signal generation circuit described above.
  • Each of the plurality of unit circuits included in the generation circuit is provided corresponding to each column of the pixel array.
  • CMOS image sensor since the variation in the slope of the ramp signal generated by each of the plurality of unit circuits corresponding to each column of the pixel array is reduced, the column parallel ADC that performs AD conversion based on the ramp signal. The variation in characteristics of each column is reduced, and the variation in characteristics of the CMOS image sensor for each column is reduced.
  • the column parallel ADC includes a column ADC connected to a pixel of each column of the pixel array, and the column ADC includes a unit circuit included in the ramp signal generation circuit, and a pixel array.
  • the variation in the slope of the ramp signal generated and output by each of the plurality of unit circuits is small.
  • the output of the voltage comparator that compares the output of the unit circuit with the output of the pixel in each column of the pixel array and the variation of the output of the counter based on the output of the voltage comparator for each column are also reduced. For this reason, the dispersion
  • the ramp signal generation circuit of the present invention it is possible to generate a ramp signal with a small gradient variation.
  • FIG. 1 is a circuit diagram of a ramp signal generation circuit according to an embodiment of the present invention. It is a figure which shows the relative error of the gradient of the ramp signal which the ramp signal generation circuit which concerns on one Embodiment of this invention generate
  • FIG. 1 is a block diagram showing a configuration of a CMOS image sensor including a ramp signal generation circuit according to an embodiment of the present invention.
  • the CMOS image sensor 1 is a device for converting an optical signal received for each pixel into an electric signal and outputting it.
  • the CMOS image sensor 1 includes a pixel array 10 and a column parallel ADC (Analog to Digital Converter) 20.
  • the pixel array 10 receives light and outputs an analog signal corresponding to the received light intensity to the column parallel ADC 20 at the subsequent stage.
  • the pixel array 10 includes pixels 11 11 to 11 1N , 11 21 to 11 2N ,..., 11 M1 to 11 MN arranged two-dimensionally in M rows and N columns.
  • Each pixel 11 has a known configuration using, for example, a photodiode and a MOS transistor.
  • a switch 12 ij is connected to each pixel 11 ij (i is an integer from 1 to M, j is an integer from 1 to N) arranged in the i-th row and j-th column.
  • the electrical signal from the pixel 11 ij is read by turning on the switch 12 ij and is output to the column ADC 20 j in the j-th column among the column parallel ADCs 20 in the subsequent stage.
  • the column parallel ADC 20 is a part for reading out analog electric signals from the N columns of pixels 11 of the pixel array 10 and AD-converting them to output as digital values.
  • the column parallel ADC 20 is an AD converter called a so-called integral AD converter, and includes a ramp signal generation circuit 21, voltage comparators 23 1 to 23 N , and counters 24 1 to 24 N. .
  • the column parallel ADC 20 is divided into N column ADCs 20 1 to 20 N.
  • the column ADC 20 j (j is an integer not smaller than 1 and not larger than N) is connected to the pixels 11 1j to 11 Mj in the j-th column and includes a unit circuit 22 j , a voltage comparator 23 j , and a counter 24 j , respectively. Yes.
  • the ramp signal generation circuit 21 includes N unit circuits 22 1 to 22 N.
  • the unit circuits 22 1 to 22 N are connected to the input terminals of the voltage comparators 23 1 to 23 N in the same column, respectively.
  • Each of the unit circuits 22 1 to 22 N includes a capacitor 26 and a current source 27.
  • the capacitors 26 of the unit circuits 22 1 to 22 N are designed to have the same capacitance value.
  • One end 26a of the capacitor 26 is connected to the power supply line VDD, and the potential is fixed.
  • the other end 26 b of the capacitor 26 is connected to the current source 27.
  • One end of a switch 25 is connected to the other end 26b of the capacitor 26, and the other end of the switch 25 is connected to a power supply line VDD (reference potential line).
  • the switch 25 is a switch for connecting the other end 26b of the capacitor 26 to the power supply line VDD.
  • the switch 25 short-circuits one end 26a and the other end 26b of the capacitor 26 before the ramp signal generating circuit 21 starts a ramp signal generating operation, and resets the potential of the other end 26b to the potential of the power supply line VDD.
  • each of the other ends 26b of the capacitors included in the unit circuits 22 1 to 22 N is connected to each other by a metal wiring (wiring member) W.
  • the current sources 27 1 to 27 N of the unit circuits 22 1 to 22 N are designed so that the magnitudes of the currents to be supplied are all equal.
  • equal includes the case where the capacitance value of the capacitor and the current value of the current source vary within a range that can vary due to manufacturing variations. Specifically, the effect of the present embodiment is suitably obtained when the variation in element values is within a range of about 20%.
  • the voltage comparators 23 1 to 23 N compare the analog signal output from the pixel array 10 with the ramp signal output from the ramp signal generation circuit 21, and according to the magnitude relationship between the analog signal and the ramp signal, Outputs a voltage level signal.
  • the counters 24 1 to N count the time until the voltage level of the signal output from the voltage comparators 23 1 to N changes, and output the counted result.
  • CMOS image sensor 1 An operation at the time of reading in the CMOS image sensor 1 configured as described above will be described.
  • reading is generally performed simultaneously for one row of pixels 11.
  • the switch 25 is turned on to reset the voltage at the other end 26b of the capacitor 26 to VDD.
  • the switches 12 i1 to 12 iN in the i-th row are turned on and the switches 12 other than the i-th row are turned off, and the outputs of the pixels 11 i1 to 11 iN are sent to one of the voltage comparators 23 1 to 23 N. Connect to each input.
  • the switch 25 is turned off to start the ramp signal generation operation in the unit circuits 22 1 to 22 N , and the ramp signal is input as a reference signal to the other inputs of the voltage comparators 23 1 to 23 N.
  • the counters 24 1 to 24 N start counting simultaneously with the start of the ramp signal generation operation in the unit circuits 22 1 to 22 N.
  • the unit circuits 22 1 to 22 N generate a ramp signal that decreases monotonously. Therefore, at first, the ramp signal output from the unit circuits 22 1 to 22 N has a higher voltage than the analog signal output from the pixels 11 i1 to 11 iN , but when the voltage of the ramp signal decreases, The voltage becomes lower than the analog signal output from the pixels 11 i1 to 11 iN .
  • the counters 24 1 to 24 N stop counting when the outputs of the voltage comparators 23 1 to 23 N change, and output the counting results as digital signals. If the voltage of the analog signal output from the pixels 11 i1 to 11 iN is low, the time until the output of the voltage comparators 23 1 to 23 N changes becomes longer. Therefore, the digital signal output from the counters 24 1 to 24 N The value of becomes larger. In this way, analog signals output from the pixels 11 i1 to 11 iN are AD-converted and output by the counters 24 1 to 24 N.
  • the analog signal from the pixel 11 is converted into a digital signal by the operation as described above. Therefore, if the gradient of the ramp signal supplied from the ramp signal generation circuit 21 to the voltage comparator 23 varies, the counter 24 is directly used. This leads to variations in the output value. Therefore, in order to suppress the variation for each column of the column parallel ADC 20 and increase the accuracy, it is necessary to suppress the variation in the gradient of the ramp signal generated by the ramp signal generation circuit 21.
  • the ramp signal generation circuit 21 is configured by arranging N unit circuits 22 1 to 22 N side by side.
  • the i-th unit circuit 22 i includes a capacitor 26 i and a current source 27 i .
  • Capacitor 26 i is connected between power supply line VDD and node 28 i .
  • the current source 27 i is connected between the node 28 i and the ground line GND.
  • the current source 27 i is realized by operating an element such as a MOS transistor at a constant current.
  • the node 28 i and the node 28 i + 1 are connected by a metal wiring W.
  • the electric resistance of the metal wiring W is represented as wiring resistance 29 i in FIG.
  • the potential of the node 28 i is V Ri
  • the current flowing from the current source 27 i is I Bi
  • the current flowing out from the capacitor 26 i is I Ci
  • the current flowing from the node 28 i to the node 28 i + 1 is I Ri .
  • the capacitance value of the capacitor 26 i is C i
  • the reciprocal (conductance) of the wiring resistance between the node 28 i and the node 28 i + 1 is g i .
  • C and G are matrices represented by the following equations (3) and (4), respectively.
  • the variation in the gradient of the potential of the ramp signal is the variation in the capacitance value C i of the capacitor 26 i , the variation in the current value I Bi of the current source 27 i , and the node 28 i . It can be seen that it varies depending on the wiring resistance g i between the nodes 28 i + 1 .
  • FIGS. In the following, N 1024.
  • the wiring resistance value in the description of FIGS. 3 to 5 is a resistance value between the adjacent node 28 i and the node 28 i + 1 . 3 and FIG. 4, the standard deviations of the capacitance values of the capacitors 26 1 to 26 1024 and the current values of the current sources 27 1 to 27 1024 are calculated as 5% of the respective average values.
  • FIG. 3 is a diagram showing a relative error in the gradient of the ramp signal generated by the ramp signal generation circuit 21.
  • the horizontal axis indicates the column number of the unit circuit 22.
  • the vertical axis indicates the relative error of the slope of the ramp signal generated by each unit circuit 22.
  • the wiring resistance is 1 M ⁇
  • the relative error of the gradient of the ramp signal is about 2.5% at maximum.
  • the wiring resistance is reduced to 1 k ⁇
  • the relative error of the ramp signal gradient is reduced to about 0.1%. If the wiring resistance is further reduced to 1 ⁇ , the relative error of the ramp signal gradient is almost zero, and the variation in the ramp signal gradient is almost eliminated. Note that the value of 1 ⁇ of the wiring resistance is a value that can be sufficiently realized even when a circuit is actually manufactured.
  • FIG. 4 is a diagram illustrating a relative error between the wiring resistance and the ramp signal gradient.
  • the relative error of the ramp signal gradient is approximately 0.07. This value of 0.07 is approximately twice the root of 0.05, and the relative values of the standard deviations of the two quantities, the capacitance value of the capacitors 26 1 to 26 1024 and the current value of the current sources 27 1 to 27 1024 , respectively. It is a value calculated from the value 0.05 by the law of error propagation.
  • the relative error of the ramp signal gradient becomes smaller. For example, when the wiring resistance is set to 1 ⁇ , the relative error of the ramp signal gradient is 2.7 ⁇ 10 ⁇ 6 , which is reduced to 1/260000 compared to the case where the wiring resistance is set to 1 G ⁇ .
  • FIG. 5 is a diagram showing the relationship between the relative value of the standard deviation of the capacitance values of the capacitors 26 1 to 26 1024 and the current values of the current sources 27 1 to 27 1024 and the relative error of the ramp signal gradient.
  • the calculation is performed by changing the wiring resistance value from 1 ⁇ to 1 G ⁇ .
  • the relative error of the ramp signal gradient increases, the relative error of the ramp signal gradient also tends to increase.
  • FIG. 5 also shows that the relative error of the ramp signal gradient can be reduced by reducing the wiring resistance.
  • the wiring resistance is 1 ⁇ .
  • the relative error of the ramp signal gradient is suppressed to an extremely small value of about 1 ⁇ 10 ⁇ 6 . Therefore, by reducing the capacitor 26 and reducing the current value of the current source 27 in order to reduce power consumption, each node 28 can be made of a low-resistance metal even if the variation of the capacitor 26 and the current source 27 increases.
  • the relative error of the ramp signal gradient can be kept small. Therefore, while ensuring the necessary accuracy, the current value of the current source 27 can be reduced to reduce power consumption, and at the same time, the size of the capacitor 26 and the size of the elements constituting the current source 27 can be reduced and reduced. The area can be increased.
  • the ramp signal generation circuit 21 includes a plurality of units each including the capacitor 26 having a fixed potential at one end and the current source 27 connected to the other end of the capacitor 26.
  • a circuit 22 is provided, and the other ends of the capacitors 26 included in the plurality of unit circuits are connected to each other. Therefore, the other ends of the capacitors 26 included in the plurality of unit circuits 22 are connected so that the voltages of the capacitors 26 become equal regardless of variations in the capacitance value of the capacitors 26 and the magnitude of the current flowing through the current source 27. Current passes through the wiring. Therefore, the variation in the gradient of the ramp signal generated by the plurality of unit circuits 22 is reduced.
  • the ramp signal generation circuit according to the present invention is not limited to the above embodiment.
  • the capacitor 26 is connected between the node 28 and the ground line GND
  • the current source 27 is connected between the power supply line VDD and the node 28, and the ramp signal generated by the unit circuit 22 is monotonously increased. It is good also as a signal to do.
  • the ramp signal generation circuit according to the present invention is not limited to a CMOS image sensor, and the ramp signal generation circuit according to the present invention may be used in various circuits that use the ramp signal as a reference signal. it can. Further, as a material of the wiring member that connects the node 28 i and the node 28 i + 1 , not only a metal but also various known materials such as polysilicon can be used.
  • a ramp signal generation circuit capable of generating a ramp signal with a small gradient variation and a CMOS image sensor using the same are provided.
  • CMOS image sensor 10 ... pixel array, 11 ... pixels, 12 ... switch, 20 ... column parallel ADC, 20 1 ⁇ 20 N ... column ADC, 21 ... ramp signal generating circuit, 22 ... unit circuit, 23 ... voltage comparator 24 ... counter 25 ... switch 26 ... capacitor 27 ... current source 28 ... node 29 ... wiring resistance VDD ... power supply line (reference potential line) W ... metal wiring (wiring member)

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Abstract

　ランプ信号発生回路２１は、一端２６ａの電位が固定されたキャパシタ２６と、キャパシタ２６の他端２６ｂに接続される電流源２７と、を有する複数の単位回路２２１～２２Ｎを備え、複数の単位回路２２１～２２Ｎが有するキャパシタ２６の他端２６ｂの各々が互いに配線部材Ｗによって接続されている。

Description

ランプ信号発生回路及びＣＭＯＳイメージセンサ
　本発明は、ランプ信号発生回路及びＣＭＯＳイメージセンサに関するものである。
　アナログ信号を処理するための技術として、ランプ信号発生回路によってランプ信号を発生し、ランプ信号を参照信号としてアナログ信号と比較することによりアナログ信号の処理を行う技術が知られている。例えば、下記特許文献１には、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）イメージセンサの分野において、各画素から出力されるアナログ信号をＡＤ変換するための技術が記載されている。コンパレータにランプ状の参照電圧を供給すると同時にクロック信号でのカウントを開始する。そして、受光素子を有する画素から入力されるアナログ信号と参照電圧とが等しくなると、カウント動作を停止し、その時点のカウント値を画素データとしてラッチする。これによって、アナログ信号に応じたデジタル値を出力可能にされる。また、非特許文献１および非特許文献２にも同様の技術が記載されている。
特開２００７－８８９７１号公報
Yong　Lim　et　al.,　"A　1.1e-　Temporal　Noise　1/3.2-inch　8Mpixel　CMOS　Image　Sensor　Using　Pseudo-Multiple　Sampling",　ISSCC　2010　Dig.　Tech.　Papers,　pp.396-398 Sakkarapani　Balagopal　et　al.,　"An　On-chip　Ramp　Generator　for　Single-Slope　Look　Ahead　Ramp(SSLAR)　ADC",　IEEE　MWSCAS　2009,　pp.373-376
　上記の特許文献１に記載の技術においては、二次元の格子状に配列される画素の各列に対してそれぞれ１個のコンパレータが配置される。また、全てのコンパレータに対して、１個の参照電圧生成部から参照電圧が供給される。このような構成をとった場合、参照電圧が各列のコンパレータに到達するまでのタイミングに差が生じる。また、特に参照電圧生成部からの距離が遠いコンパレータにおいては波形のひずみが大きくなる。イメージセンサの精度を向上させるためには、これらのタイミングの差や波形のひずみを小さくすることが必要であるが、そのためには、参照電圧生成部の消費電力を大きくしなければならない。
　そこで、各列のコンパレータ１個に対して、そのコンパレータに参照電圧を供給するランプ信号発生回路を１個ずつ配置するという方法が考えられる。このような構成により、上記のタイミングの差や波形のひずみの問題を解消することができる。
　しかしながら、コンパレータ１個に対してランプ信号発生回路を１個配置する構成をとった場合には、ランプ信号発生回路ごとのばらつきの問題が生じる。ランプ信号発生回路は、例えば、定電流源とキャパシタとを接続し、定電流源を用いてキャパシタを充放電する回路として構成することができる。この場合、定電流源を構成するトランジスタのばらつきやキャパシタのばらつきにより、ランプ信号発生回路の発生するランプ信号の勾配にばらつきが生じる。特に、消費電力を小さく抑えるために定電流源の流す電流を小さくすると、トランジスタやキャパシタのサイズを小さくしなければならないため、トランジスタやキャパシタのばらつきが一層大きくなり、その結果、ランプ信号の勾配のばらつきも大きくなる。
　そこで、本発明は、上記の問題を解決するためのものであって、発生するランプ信号の勾配のばらつきが小さいランプ信号発生回路及びこれを用いたＣＭＯＳイメージセンサを提供することを目的とする。
　上記課題を解決するために、本発明の一側面に係るランプ信号発生回路は、一端の電位が固定されたキャパシタと、キャパシタの他端に接続される電流源と、を有する複数の単位回路を備え、複数の単位回路が有するキャパシタの他端の各々が互いに配線部材によって接続されている。
　このようなランプ信号発生回路によれば、複数の単位回路が有するキャパシタの他端の各々が互いに配線部材によって接続されているため、キャパシタの容量値や電流源が流す電流の大きさのばらつきにかかわらず、各キャパシタの電圧が等しくなるように、複数の単位回路が有するキャパシタの他端同士を接続する配線を電流が通る。したがって、複数の単位回路が発生するランプ信号の勾配のばらつきが小さくなる。
　また、本発明の一側面に係るランプ信号発生回路においては、キャパシタの他端を基準電位線に接続するためのスイッチをさらに備えていてもよい。これによれば、キャパシタの他端を基準電位線に接続することにより、ランプ信号を発生する際の電圧の初期値を定めることが可能となる。
　また、本発明の一側面に係るランプ信号回路においては、複数の単位回路が有するキャパシタの容量値は全て等しくなるように設計されており、複数の単位回路が有する電流源が流す電流の大きさは全て等しくなるように設計されていてもよい。これによれば、全ての単位回路の有するキャパシタの容量値と電流源の電流値がほぼ等しくなるため、各単位回路が発生するランプ信号の勾配がほぼ等しくなる。
　また、本発明の一側面に係るＣＭＯＳイメージセンサは、複数行複数列の２次元に配列された画素を有する画素アレイと、上記のランプ信号発生回路を有する列並列ＡＤＣと、を備え、ランプ信号発生回路が備える複数の単位回路のそれぞれが、画素アレイの各列に対応して設けられている。
　このようなＣＭＯＳイメージセンサによれば、画素アレイの各列に対応する複数の単位回路のそれぞれが発生するランプ信号の傾きのばらつきが小さくなるため、ランプ信号に基づいてＡＤ変換を行う列並列ＡＤＣの特性の列ごとのばらつきが小さくなり、ＣＭＯＳイメージセンサの特性の列ごとのばらつきが小さくなる。
　本発明の一側面に係るＣＭＯＳイメージセンサにおいて、列並列ＡＤＣは、画素アレイの各列の画素に接続される列ＡＤＣを備え、列ＡＤＣは、ランプ信号発生回路が備える単位回路と、画素アレイの各列の画素の出力と単位回路の出力とを比較する電圧比較器と、電圧比較器の出力が変化するまでの時間を計数するカウンタと、を備えていてもよい。このようなＣＭＯＳイメージセンサによれば、複数の単位回路のそれぞれが発生して出力するランプ信号の傾きのばらつきが小さい。したがって、単位回路の出力と画素アレイの各列の画素の出力を比較する電圧比較器の出力、及びこの電圧比較器の出力に基づくカウンタの出力の列ごとのばらつきも小さくなる。このため、列並列ＡＤＣの特性の列ごとのばらつきが小さくなり、ＣＭＯＳイメージセンサの特性の列ごとのばらつきが小さくなる。
　本発明のランプ信号発生回路によれば、勾配のばらつきの小さいランプ信号を発生することができる。
本発明の一実施形態に係るランプ信号発生回路を備えるＣＭＯＳイメージセンサの構成を示すブロック図である。 本発明の一実施形態に係るランプ信号発生回路の回路図である。 本発明の一実施形態に係るランプ信号発生回路の発生するランプ信号の勾配の相対誤差を示す図である。 本発明の一実施形態に係るランプ信号発生回路の発生するランプ信号の勾配の相対誤差と配線抵抗の関係を示す図である。 本発明の一実施形態に係るランプ信号発生回路の発生するランプ信号の勾配の相対誤差と回路素子のばらつきの関係を示す図である。
　以下、添付図面を参照しながら、本発明によるランプ信号発生回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
　図１は、本発明の一実施形態に係るランプ信号発生回路を備えるＣＭＯＳイメージセンサの構成を示すブロック図である。このＣＭＯＳイメージセンサ１は、画素ごとに受光される光信号を電気信号に変換して出力するための装置である。ＣＭＯＳイメージセンサ１は、画素アレイ１０と列並列ＡＤＣ（Analog　to　Digital　Converter）２０とを備えて構成されている。
　画素アレイ１０は、光を受光し、受光強度に応じたアナログ信号を後段の列並列ＡＤＣ２０に出力する。画素アレイ１０は、Ｍ行Ｎ列の２次元に配列された画素１１１１～１１１Ｎ、１１２１～１１２Ｎ、・・・、１１Ｍ１～１１ＭＮを備えている。それぞれの画素１１は、例えばフォトダイオードとＭＯＳトランジスタを用いた公知の構成を有している。第ｉ行第ｊ列に配置されている画素１１ｉｊ（ｉは１以上Ｍ以下の整数、ｊは１以上Ｎ以下の整数）には、それぞれスイッチ１２ｉｊが接続されている。画素１１ｉｊからの電気信号は、このスイッチ１２ｉｊをオン状態にすることによって読み出され、後段の列並列ＡＤＣ２０のうち第ｊ列の列ＡＤＣ２０ｊへと出力される。
　列並列ＡＤＣ２０は、画素アレイ１０のＮ列の画素１１からアナログ電気信号を読み出し、それらをＡＤ変換してデジタル値として出力するための部分である。列並列ＡＤＣ２０は、いわゆる積分型ＡＤコンバータと呼ばれるＡＤ変換器であり、ランプ信号発生回路２１と、電圧比較器２３１～２３Ｎと、カウンタ２４１～２４Ｎと、を備えて構成されている。また、列並列ＡＤＣ２０は、Ｎ列の列ＡＤＣ２０１～２０Ｎに分かれて構成されている。列ＡＤＣ２０ｊ（ｊは１以上Ｎ以下の整数）は、第ｊ列の画素１１１ｊ～１１Ｍｊに接続され、それぞれ単位回路２２ｊ、電圧比較器２３ｊ、カウンタ２４ｊを含んで構成されている。
　ランプ信号発生回路２１は、Ｎ個の単位回路２２１～２２Ｎを備えて構成されている。単位回路２２１～２２Ｎは、それぞれ同じ列の電圧比較器２３１～２３Ｎの入力端子に接続されている。単位回路２２１～２２Ｎは、それぞれキャパシタ２６と電流源２７を備えて構成されている。それぞれの単位回路２２１～２２Ｎのキャパシタ２６は、容量値が等しくなるように設計されている。キャパシタ２６の一端２６ａは、電源ラインＶＤＤに接続されており、電位が固定されている。また、キャパシタ２６の他端２６ｂは、電流源２７に接続されている。キャパシタ２６の他端２６ｂにはスイッチ２５の一端が接続され、スイッチ２５の他端は電源ラインＶＤＤ（基準電位線）に接続されている。スイッチ２５は、キャパシタ２６の他端２６ｂを電源ラインＶＤＤに接続するためのスイッチである。スイッチ２５は、ランプ信号発生回路２１がランプ信号発生動作を始める前にキャパシタ２６の一端２６ａと他端２６ｂとを短絡し、他端２６ｂの電位を電源ラインＶＤＤの電位にリセットする。また、単位回路２２１～２２Ｎが有するキャパシタの他端２６ｂの各々は互いに金属配線（配線部材）Ｗによって接続されている。また、それぞれの単位回路２２１～２２Ｎの電流源２７１～２７Ｎは、流す電流の大きさが全て等しくなるように設計されている。
　なお、本明細書において、「等しくなる」とは、キャパシタの容量値や電流源の電流値が製造ばらつきなどにより変動しうる範囲内でばらつく場合を含んでいる。具体的には、素子値のばらつきが２０％程度の範囲内であれば、好適に本実施形態の効果が得られる。
　電圧比較器２３１～２３Ｎは、画素アレイ１０が出力するアナログ信号と、ランプ信号発生回路２１が出力するランプ信号とを比較し、アナログ信号とランプ信号の大小関係に応じて、２種類の電圧レベルの信号を出力する。カウンタ２４１～Ｎは、電圧比較器２３１～Ｎの出力する信号の電圧レベルが変化するまでの時間を計数し、計数した結果を出力する。
　以上のように構成されるＣＭＯＳイメージセンサ１における読み出し時の動作を説明する。ＣＭＯＳイメージセンサ１においては、一般的には１行分の画素１１について同時に読み出しが行われる。以下の説明では、ｉ行目の画素１１ｉ１～１１ｉＮの読み出しを行う場合について説明する。まず、スイッチ２５をＯＮにして、キャパシタ２６の他端２６ｂの電圧をＶＤＤにリセットする。次に、ｉ行目のスイッチ１２ｉ１～１２ｉＮをオンにするとともにｉ行目以外のスイッチ１２をオフにして、画素１１ｉ１～１１ｉＮの出力を電圧比較器２３１～２３Ｎの一方の入力にそれぞれ接続する。そして、スイッチ２５をオフにして単位回路２２１～２２Ｎでのランプ信号発生動作を開始し、電圧比較器２３１～２３Ｎのもう一方の入力にランプ信号を参照信号として入力する。また、単位回路２２１～２２Ｎでのランプ信号発生動作の開始と同時にカウンタ２４１～２４Ｎでの計数を開始する。単位回路２２１～２２Ｎは単調減少するランプ信号を発生する。そのため、最初は単位回路２２１～２２Ｎの出力するランプ信号の方が画素１１ｉ１～１１ｉＮの出力するアナログ信号よりも電圧が高いが、ランプ信号の電圧が低下していくと、ランプ信号の方が画素１１ｉ１～１１ｉＮの出力するアナログ信号よりも電圧が低くなる。このとき電圧比較器２３１～２３Ｎの出力が変化する。カウンタ２４１～２４Ｎは、電圧比較器２３１～２３Ｎの出力が変化したところで計数をやめ、計数結果をデジタル信号として出力する。画素１１ｉ１～１１ｉＮの出力するアナログ信号の電圧が低ければ、電圧比較器２３１～２３Ｎの出力が変化するまでの時間がより長くなるため、カウンタ２４１～２４Ｎが出力するデジタル信号の値はより大きくなる。このようにして、画素１１ｉ１～１１ｉＮの出力するアナログ信号がＡＤ変換され、カウンタ２４１～２４Ｎによって出力される。
　上記のような動作により、画素１１からのアナログ信号がデジタル信号に変換されるため、ランプ信号発生回路２１から電圧比較器２３に供給されるランプ信号の勾配にばらつきがあると、そのままカウンタ２４が出力する値のばらつきにつながる。したがって、列並列ＡＤＣ２０の列ごとのばらつきを抑えて精度を高めるためには、ランプ信号発生回路２１の発生するランプ信号の勾配のばらつきを小さく抑えることが必要になる。
　次に、図２を用いて、ランプ信号発生回路２１について、より詳細に説明する。ランプ信号発生回路２１は、Ｎ個の単位回路２２１～２２Ｎを並べて構成される。ｉ番目の単位回路２２ｉは、キャパシタ２６ｉと電流源２７ｉとを含んで構成される。キャパシタ２６ｉは、電源ラインＶＤＤとノード２８ｉとの間に接続される。電流源２７ｉは、ノード２８ｉとグラウンドラインＧＮＤとの間に接続される。この電流源２７ｉは、例えばＭＯＳトランジスタなどの素子を定電流動作させることによって実現される。また、ノード２８ｉとノード２８ｉ＋１とは、金属配線Ｗで接続されている。この金属配線Ｗの持つ電気抵抗を図２では配線抵抗２９ｉとして表している。
　以上で説明したランプ信号発生回路２１が発生するランプ信号のばらつきについて、以下で説明する。ノード２８ｉの電位をＶＲｉ、電流源２７ｉの流す電流をＩＢｉ、キャパシタ２６ｉから流れ出す電流をＩＣｉ、ノード２８ｉからノード２８ｉ＋１へ流れる電流をＩＲｉとする。また、キャパシタ２６ｉの容量値をＣｉ、ノード２８ｉとノード２８ｉ＋１の間の配線抵抗の逆数（コンダクタンス）をｇｉとする。このとき、ノード２８１～２８Ｎに発生するランプ信号の電位を要素とするベクトルＶＲ、電流源２７１～２７Ｎの流す電流を要素とするベクトルＩＢをそれぞれ次の式（１）のように定義できる。
Figure JPOXMLDOC01-appb-M000001
　このとき、ノード２８ｉにおけるキルヒホッフの電流則から、ノード２８１～２８Ｎに発生するランプ信号の電位の勾配を要素とするベクトルｄＶＲ／ｄｔは、以下のように計算される。
Figure JPOXMLDOC01-appb-M000002
　ただし、ＣとＧは、それぞれ次の式（３）および式（４）で表される行列である。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　以上の式（２）～（４）から、ランプ信号の電位の勾配のばらつきは、キャパシタ２６ｉの容量値Ｃｉのばらつき、電流源２７ｉの電流値ＩＢｉのばらつき、そしてノード２８ｉとノード２８ｉ＋１の間の配線抵抗ｇｉによって変化することがわかる。
　以上のように構成されるランプ信号発生回路２１が発生するランプ信号の勾配のばらつきの数値シミュレーション結果を図３～図５に示す。以下では、Ｎ＝１０２４としている。また、図３～図５の説明における配線抵抗値は、隣り合うノード２８ｉとノード２８ｉ＋１との間の抵抗値である。また、図３および図４においては、キャパシタ２６１～２６１０２４の容量値および電流源２７１～２７１０２４の電流値の標準偏差を、それぞれの平均値の５％として計算している。
　図３は、ランプ信号発生回路２１が発生するランプ信号の勾配の相対誤差を示す図である。横軸は単位回路２２の列番号を示している。縦軸は、各単位回路２２の発生するランプ信号の勾配の相対的な誤差を示している。配線抵抗が１ＭΩのときは、ランプ信号の勾配の相対誤差が最大で２．５％程度生じている。一方、配線抵抗を小さくして１ｋΩとすると、ランプ信号の勾配の相対誤差は０．１％程度まで小さくなる。さらに配線抵抗を小さくして１Ωとすると、ランプ信号の勾配の相対誤差はほぼ０となり、ランプ信号の勾配のばらつきがほぼなくなっている。なお、この配線抵抗の１Ωという値は、回路を実際に作製する場合にも十分に実現可能な値である。
　図４は、配線抵抗とランプ信号の勾配の相対誤差を示す図である。配線抵抗が大きい領域、特に１×１０９Ω以上のところでは、ランプ信号の勾配の相対誤差はほぼ０．０７となっている。この０．０７という値は、ほぼ０．０５のルート２倍であり、キャパシタ２６１～２６１０２４の容量値および電流源２７１～２７１０２４の電流値という２つの量のそれぞれの標準偏差の相対値０．０５から誤差伝播の法則により計算される値である。一方、配線抵抗を小さくしていくと、ランプ信号の勾配の相対誤差は小さくなっていく。例えば配線抵抗を１Ωとした場合、ランプ信号の勾配の相対誤差は２．７×１０－６となり、配線抵抗を１ＧΩとした場合と比べて、２６０００分の１まで小さくなる。
　図５は、キャパシタ２６１～２６１０２４の容量値および電流源２７１～２７１０２４の電流値の標準偏差の相対値と、ランプ信号の勾配の相対誤差の関係を示す図である。ここでは、配線抵抗値を１μΩから１ＧΩまで変化させて計算を行っている。図５に示されるように、キャパシタ２６１～２６１０２４の容量値および電流源２７１～２７１０２４の電流値の標準偏差が大きくなると、ランプ信号の勾配の相対誤差も大きくなる傾向がある。しかしながら、配線抵抗を小さくすることにより、ランプ信号の勾配の相対誤差を小さくすることができることも、この図５には示されている。例えば、キャパシタ２６１～２６１０２４の容量値および電流源２７１～２７１０２４の電流値の標準偏差の相対値をそれぞれ０．２、すなわち２０％というかなり大きな値としても、配線抵抗を１Ωとしたときには、ランプ信号の勾配の相対誤差は１×１０－６程度という極めて小さな値に抑えられている。このため、低消費電力化のためにキャパシタ２６を小さくし、電流源２７の電流値を小さくすることにより、キャパシタ２６および電流源２７のばらつきが大きくなっても、各ノード２８を低抵抗の金属配線Ｗで接続することにより、ランプ信号の勾配の相対誤差を小さく抑えることができる。したがって、必要な精度を確保しつつ、電流源２７の電流値を小さくして低消費電力化を図ることができ、同時にキャパシタ２６のサイズや電流源２７を構成する素子のサイズを小さくして小面積化を図ることができる。
　以上で説明したように、本実施形態においては、ランプ信号発生回路２１は、一端の電位が固定されたキャパシタ２６と、キャパシタ２６の他端に接続される電流源２７と、を有する複数の単位回路２２を備え、複数の単位回路が有するキャパシタ２６の他端の各々が互いに接続されている。そのため、キャパシタ２６の容量値や電流源２７が流す電流の大きさのばらつきにかかわらず、各キャパシタ２６の電圧が等しくなるように、複数の単位回路２２が有するキャパシタ２６の他端同士を接続する配線を電流が通る。したがって、複数の単位回路２２が発生するランプ信号の勾配のばらつきが小さくなる。
　なお、本発明に係るランプ信号発生回路は、上記の実施形態に限られない。例えば、単位回路２２において、キャパシタ２６をノード２８とグラウンドラインＧＮＤの間に接続し、電流源２７を電源ラインＶＤＤとノード２８の間に接続して、単位回路２２が発生するランプ信号を単調増加する信号としてもよい。
　また、本発明に係るランプ信号発生回路は、ＣＭＯＳイメージセンサ用に限定されるものではなく、ランプ信号を参照信号として利用する各種の回路において、本発明に係るランプ信号発生回路を使用することができる。また、ノード２８ｉとノード２８ｉ＋１とを接続する配線部材の材料としては金属だけでなく、例えばポリシリコンなどの公知の種々の材料を使用することもできる。
　本発明によれば、勾配のばらつきの小さいランプ信号を発生することのできるランプ信号発生回路及びこれを用いたＣＭＯＳイメージセンサが提供される。
　１…ＣＭＯＳイメージセンサ、１０…画素アレイ、１１…画素、１２…スイッチ、２０…列並列ＡＤＣ、２０１～２０Ｎ…列ＡＤＣ、２１…ランプ信号発生回路、２２…単位回路、２３…電圧比較器、２４…カウンタ、２５…スイッチ、２６…キャパシタ、２７…電流源、２８…ノード、２９…配線抵抗、ＶＤＤ…電源ライン（基準電位線）、Ｗ…金属配線（配線部材）。

Claims (5)

  1. 　一端の電位が固定されたキャパシタと、前記キャパシタの他端に接続される電流源と、を有する複数の単位回路を備え、
    　前記複数の単位回路が有する前記キャパシタの前記他端の各々が互いに配線部材によって接続されている、ランプ信号発生回路。
  2. 　前記キャパシタの前記他端を基準電位線に接続するためのスイッチをさらに備える、請求項１に記載のランプ信号発生回路。
  3. 　前記複数の単位回路が有する前記キャパシタの容量値は全て等しくなるように設計されており、
    　前記複数の単位回路が有する前記電流源が流す電流の大きさは全て等しくなるように設計されている、請求項１または２に記載のランプ信号発生回路。
  4. 　複数行複数列の２次元に配列された画素を有する画素アレイと、
    　請求項１～３のいずれか一項に記載のランプ信号発生回路を有する列並列ＡＤＣと、
    　を備え、
    　前記ランプ信号発生回路が備える複数の単位回路のそれぞれが、前記画素アレイの各列に対応して設けられている、ＣＭＯＳイメージセンサ。
  5. 　前記列並列ＡＤＣは、前記画素アレイの各列の画素に接続される列ＡＤＣを備え、
    　前記列ＡＤＣは、
    　前記ランプ信号発生回路が備える前記単位回路と、
    　前記画素アレイの各列の画素の出力と前記単位回路の出力とを比較する電圧比較器と、
    　前記電圧比較器の出力が変化するまでの時間を計数するカウンタと、
    　を備える請求項４に記載のＣＭＯＳイメージセンサ。
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