CN114584727A - 电容dac多列共用sar/ss列并行adc及应用 - Google Patents

电容dac多列共用sar/ss列并行adc及应用 Download PDF

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Abstract

本发明公开的电容DAC多列共用SAR/SS列并行ADC及应用，将A/D转换过程分为粗量化阶段和细量化阶段，粗量化采用SAR模式而细量化采用SS模式，其中SAR过程为多列共用，而SS过程为所有列共用，这样SAR中的电容阵列就可以摆脱单列宽的限制，实现更分辨率的同时提高转换速率。实现数字相关双采样是将低位量化用的SS复用于复位信号的量化，积分信号用SAR/SS整体进行量化，并将复位信号量化过程中的计数器与积分信号量化中低位精细量化中的计数器复用，直接得到数字相关双采样。本发明提出在小列宽下实现SAR/SS ADC，低位SS结构用于复位信号量化直接完成数字相关双采样，无需额外电路和处理时间。

Description

电容DAC多列共用SAR/SS列并行ADC及应用
技术领域
本发明属于CMOS图像传感器读出转换电路技术领域，具体涉及一种电容DAC多列共用SAR/SS列并行ADC。本发明还涉及一种利用电容DAC多列共用SAR/SS列并行ADC进行图像传感器列并行数据转换的方法。本发明另还涉及一种利用电容DAC多列共用SAR/SS列并行ADC进行图像传感器数字相关双采样的方法。
背景技术
随着CMOS工艺水平和设计技术的不断发展，CMOS图像传感器的性能得到极大提高，其在功耗、成本及易集成等方面的优势使它几乎完全占据消费电子产品领域，并在高端应用领域中也在展现了极强的竞争力。CMOS图像传感器通常采用列并行处理方式，因为其实现了面积和转换速度的折衷，而且具有结构简单、易于扩展的优点，其中模数转换器(Analog-to-Digital Converter，ADC)是其中的核心模块。
随着CMOS图像传感器应用领域的不断扩展，对列并行CMOS图像传感器的性能要求也越来越苛刻，尤其是像素尺寸的日益缩小和帧频要求的不断提高，经典单斜坡(Single-Slope)ADC已不能满足要求，两步式ADC这种通过相同或者不同的两种量化方式来一起完成量化，使得特征折中和性能提高成为可能。基于两步式逐次逼近(SuccessiveApproximation Register，SAR)SS ADC，可以有效提高A/D转换速度，但是其中的电容数模转换器(C-DAC)限制了在小列宽中的应用，并限制了分辨率和转换速度的提高。
相关双采样(Correlated Double Sampling，CDS)是每一个像素单元读出广电信号的必须途径，实现了复位电压和积分电压的做差，能消除复位噪声的干扰，对低频噪声也有抑制作用，可以显著改善信噪比，提高信号检测精度。常见实现方式有模拟相关双采样和数字相关双采样，数字相关双采样可改善噪声的同时可抑制列处理电路中的噪声，但常用实现方式电路复杂，时间较长。
发明内容
本发明的目的在于提供一种电容DAC多列共用SAR/SS列并行ADC，解决了小列宽对列并行转换电路限制的问题。
本发明的另一目的在于提供一种利用电容DAC多列共用SAR/SS列并行ADC进行图像传感器列并行数据转换的方法。
本发明的再一目的在于提供一种利用电容DAC多列共用SAR/SS列并行ADC进行图像传感器数字相关双采样的方法。
本发明所采用的第一种技术方案是：电容DAC多列共用SAR/SS列并行ADC，包括多列采样开关，每列采样开关的输出端各连接有一采样电容和一比较器，多列比较器的另一输入端共同连接有多列共用电容阵列，多列共用电容阵列上连接有多列共用SAR逻辑电路，多列共用SAR逻辑电路同时与多列比较器的输出端相连并连接有多列SAR量化寄存器，每列比较器的输出端还各连接有一SS量化寄存器，多列SS量化寄存器的输出端与多列SAR量化寄存器的输出端共同连接有数据选择器，多列共用电容阵列上还依次连接有列共用电压基准电路、列共用偏置电路、与多列采样电容的另一端均连接的列共用斜坡电压产生电路及列共用数字控制电路，列共用数字控制电路还分别与多列共用SAR逻辑电路、多列SS量化寄存器、多列SAR量化寄存器以及数据选择器连接。
本发明第一种技术方案的特点还在于，
采样开关的输出端均与同列采样电容的上极板相连接，列共用斜坡电压产生电路分别与多列采样电容的下极板相连接。
采样开关的输入端连接输入Vin。
本发明所采用的第二种技术方案是：利用电容DAC多列共用SAR/SS列并行ADC进行图像传感器列并行数据转换的方法，包括以下步骤：
步骤1、采样电容的下极板保持斜坡电压输出初始值不变，每一列的采样开关将输入Vin采样至采样电容的上极板并与比较器的一个输入端VS相连，比较器的另一个输入端VD保持初值不变；
步骤2、完成采样后开始量化，斜坡电压输出保持不变则比较器输入端VS保持不变，多列共用电容阵列和多列共用SAR逻辑电路的H列依次进行SAR量化，多列共用SAR逻辑电路控制多列共用电容阵列使VD逐次逼近VS，得到量化结果DC保存到对应列的SAR量化寄存器中，经过H个SAR量化过程得到H列粗量化结果，各列中VS均大于VD；
步骤3、各列的高位粗量化结束后，各列中的VD保持其高位量化结果对应的电压不变，斜坡电压开始随时间线性下降同时开始计数，VS跟随斜坡电压同步下降，各列比较器持续比较VD和VS，当某一列的VS由大于VD变为小于VD时，比较器输出发生翻转使SS量化寄存器保存当前的计数值DF，即为该列的低位量化结果，斜坡电压下降结束后所有列的低位量化结束；
步骤4、在列共用数字控制电路的控制下将高P位的高位量化和低位Q位的低位量化结果合并为N位的量化结果选择输出，完成了所有列的模数转换。
本发明所采用的第三种技术方案是：利用电容DAC多列共用SAR/SS列并行ADC进行图像传感器数字相关双采样的方法，包括以下步骤：
步骤1、复位电压Vrst采样，像素输出复位电压Vrst被采集至采样电容的上极板并与比较器一输入端VS相连，与采样电容下极板相连的斜坡电压保持初始电压，比较器另一输入端VD输出保持为多列共用SAR逻辑电路控制多列共用电容阵列产生的量化范围与高位最低有效位的差值电压VFS-VUS，此时VS大于VD；
步骤2、完成复位电压Vrst采样后，VD保持VFS-VUS不变，VS随着斜坡电压的下降而同步下降，SS量化寄存器开始从最高数值DFS同步下降，直到VS变的小于VFS-VUS时，比较器输出跳变，计数Drs，SS量化寄存器保存数据DFS-Drs，为当前列复位电压的量化结果；
步骤3、所有列完成复位电压量化后，开始进行积分电压Vsig采样，像素输出积分电压Vsig被采集至采样电容的上极板并与比较器一输入端VS相连，斜坡电压为初始电压与采样电容下极板相连，多列共用SAR逻辑电路控制多列共用电容阵列保持之前电压与比较器的另一个输入端VD相连，此时VS小于VD；
步骤4、完成积分电压Vsig采样后，各列依次开始高位粗量化，斜坡电压保持初始电压不变则VS保持积分电压不变，在多列共用SAR逻辑电路的控制下VD逐次逼近VS，最后在SAR量化寄存器中得到高位量化结果Dsc；
步骤5、高位量化结束后，所有列同时开始积分电压Vsig的低位细量化，每列的VD保持高位量化结果对应电压不变，VS随着斜坡电压的下降而同步下降，同时当前列的SS量化寄存器开始从复位电压量化数值DFS-Drs同步斜坡下降数据，直到VS变的小于VD时，比较器输出跳变，计数Dsf次，此时SS量化寄存器中的数值为DFS-Drs-Dsf，积分电压量化结束；
步骤6、完成复位电压和积分电压的量化后得到差值，SS量化寄存器中的量化结果DFS-Drs-Dsf，然后减去积分电压高位量化结果Dsc得到相关双采样结果Dout＝(DFS-Drs)-(Dss+Dsc)，其中DFS-Drs为复位电压量化结果，Dsc+Dss为积分电压量化结果。
本发明的有益效果是：本发明的电容DAC多列共用SAR/SS列并行ADC，基于提出结构实现模数转换和数字CDS，提高列处理电路转换速率，同时利用多列共用SAR量化结构降低了面积限制，使得该结构符合小列宽应用需求，基于提出构中的SS量化复用的方式以很小的额外电路规模和功耗代价简单的实现了数字相关双采样。
附图说明
图1是本发明的电容DAC多列共用SAR/SS列并行ADC的电路框图；
图2是本发明的利用电容DAC多列共用SAR/SS列并行ADC进行图像传感器的数字相关双采样实现时序图。
图中，1.列共用电压基准电路，2.列共用偏置电路，3.列共用斜坡电压产生电路，4.列共用数字控制电路，5.采样开关，6.采样电容，7.比较器，8.多列共用电容阵列，9.多列共用SAR逻辑电路，10.SS量化寄存器，11.SAR量化寄存器，12.数据选择器。
具体实施方式
下面结合附图以及具体实施方式对本发明进行详细说明。
本发明提供了一种电容DAC多列共用SAR/SS列并行ADC，如图1所示，每列电路中包括采样开关5，输入Vin经过采样开关5与采样电容6的上极板和比较器7的一个输入端相连，比较器7的输出端与SS量化寄存器10相连，而SS量化寄存器10和SAR量化寄存器11输出至所有列的数据选择器12。多列共用电容阵列8与多列共用SAR逻辑电路9的输出和多列中的每一个比较器7的另一个输入端相连，而多列共用SAR逻辑电路9又与多列中每一个比较器7的和每一个SAR量化寄存器11相连。列共用电压基准电路1与多列共用电容阵列8相连，列共用偏置电路2给列共用电压基准电路1和列共用斜坡电压产生电路3提供偏置，列共用斜坡电压产生电路3与所有列的采样电容6的下极板相连，列共用数字控制电路4同时控制列共用斜坡电压产生电路3、多列共用SAR逻辑电路9、SS量化寄存器10、SAR量化寄存器11和数据选择器12。
本发明基于的原理是：通常SAR ADC的结构也比较简单，转换速度比较快，N位需要最少N个周期。但是其中需要一个电容DAC，电容的面积随分辨率的提高而指数增加，在小像素时列宽限制电容阵列实现。SS ADC结构简单，适用于列并行结构，但是速度较慢，N位最少需要2N个周期。针对应用需要，研究SAR/SS ADC两步式结构，并将高位SAR设计为多列共用以适应小像素需要。对于一个N位ADC，高P位采用SAR结构为H列共用，低Q位采样SS结构，则量化最小需要H×P+2Q个周期，其中N＝P+Q，整体量化范围为VFS，SS量化的范围与SAR量化的最低有效位大小相等，为VUS＝VFS/(2P)。不同与传统数字相关双采样需要两个完成A/D转换过程，两次量化结果做差得到结果，基于本发明结构进行数字相关双采样，输入复位电压利用低位SS结构进行量化，而积分电压利用SAR/SS两步完成量化，复位转换数字结果与积分电压转换低位数字结果运算，简单快速完成数字双采样，列双采样总时间约为2Q+H×P+2Q。
通过上述方式，本发明基于所提出的SAR/SS ADC结构以一种简单的方式实现数字CDS：列转换过程分为粗量化阶段和细量化阶段，采用高位SAR粗量化加低位SS细量化的混合两步式结构，其中电容DAC中的电容阵列和SAR逻辑电路为多列共用，而SS为所有列共用，通过电容阵列共用改善小列宽下对电容面积的限制，可实现更分辨率的同时提高转换速率，对于N位的ADC，选择P位SAR和Q位SS实现，A/D转换时间最快为(P+2Q)个时钟周期，其中P+Q＝N，量化范围为VF时，高位SAR的最低有效位大小VUS＝VF/2P，低位SS的量化范围为VUS，VUS也是斜坡电压的范围。然后基于SAR/SS两步式结构实现数字CDS，因为非理性因素的存在不同列的像素读出复位电压不同，进行合适的分段设计可以使不同列的复位电压差异在VUS内，积分电压量化时ADC的高位SAR和低位SS均参与量化，将ADC低位的SS量化过程复用于复位信号的量化，并将复位信号量化过的计数器与积分信号量化低位量化中的计数器复用，直接实现做差，完成数字相关双采样，几乎不需要额外电路、不影响量化速度。
基于提出的ADC结构，以电容DAC三列共用为例进行模数转换，分辨率为N＝P+Q，高位为P，低位为Q，具体包括以下几个实施步骤：
步骤1：对输入Vin进行采样，采样开关导通，采样电容下极板保持斜坡电压输出初始值不变，所有列的输入分别经由列中的采样开关采集至采样电容的上极板与比较器的一个输入端相连VS＝Vin，比较器的另一个输入端VD保持初值不变，采样开关断开完成采样。
步骤2：完成采样后开始量化，首先进行高位粗量化，斜坡电压输出保持不变，比较器输入端VS保持采样到的Vin不变，共用电容阵列和SAR逻辑的3列依次进行SAR量化，3列共用SAR逻辑控制3列共用电容阵列使VD逐次逼近VS，VD在SAR逻辑的控制下变为量化范围的1/2与VS比较，如果VD大则比较器输出为高电平，SAR量化寄存器最高位0，反之如果VD小则比较器输出为低电平，SAR量化寄存器最高位为1，接下来VD在SAR逻辑的控制下变为量化范围的1/4或3/4与VS比较，得到SAR量化寄存器的次高位，依此类推直到得到高P位的量化结果DC并保存在SAR量化寄存器中，经过3个SAR量化过程得到3个粗量化结果后，高位量化结束，各列中VS均大于VD。
步骤3：各列的高位粗量化结束后，所有列同时进行低位细量化，各列中的VD保持其高位量化结果对应的电压不变，斜坡电压开始随时间线性下降同时开始计数，VS跟随斜坡电压同步下降，各列比较器持续比较VD和VS，当某一列的VS由大于VD变为小于VD时，该列比较器输出发生翻转使SS量化寄存器保存当前的计数值DF，即为该列的低位量化结果，斜坡电压下降结束后，所有列的低位量化结束。
步骤4：在数字控制处理的控制下将高P位的高位量化结果DC和低位Q位的低位量化结果DF合并为N位的量化结果选择输出，完成了所有列的模数转换。
基于提出ADC结构的数字相关双采样工作时序如图2所示，以下为具体实施步骤：
步骤1：复位电压Vrst采样。采样开关KS有效，像素输出复位电压Vrst被采集至采样电容CS的上极板并与比较器一输入端VS相连，采样过程中斜坡电压输出VR保持为初始电压并与采样电容CS下极板相连，SAR逻辑控制电容阵列产生电压VFS-VUS与比较器的另一个输入端VD相连，此时VS大于VD，比较器输出UO为低电平。
步骤2：复位电压Vrst量化。完成复位电压采集后，开关KS断开，VD保持VFS-VUS不变，VS随着斜坡电压VR的下降而同步下降，同时当前列的REGSS开始从最高数值DFS同步斜坡下降数据，直到VS变的小于VFS-VUS时，比较器输出由UO低电平跳变为高电平，计数Drs次，REGSS保持当前数据DFS-Drs，当前列的Vrst量化结果为DFS-Drs，当前列复位电压量化结束，所以列的复位电压量化同时进行，时间为Tcrst-SS＝2P×Tc，Tc为比较周期，与斜坡电压下降时间相同。
步骤3：积分电压Vsig采样。采样开关再次KS有效，像素输出积分电压Vsig被采集至采样电容CS的上极板并与比较器一输入端VS相连，采样过程中斜坡输出VR恢复为初始电压并与采样电容CS下极板相连，SAR逻辑控制电容阵列保持电压VFS-VUS与比较器的另一个输入端VD相连，此时VS小于VD，比较器输出UO保持为高电平。
步骤4：积分电压Vsig高位粗量化。完成积分电压Vsig采集后，开关KS断开，采样电容下极板斜坡电压VR保持初始电压不变，VS保持采样电压不变，开始高位SAR量化过程，VD在SAR逻辑的控制下变为VFS/2与VS比较，如果VD大于VS则比较器输出UO为高电平，REGSAR的最高位为0，反之如果VD小于VS则比较器输出UO为低电平，REGSAR的最高位为1，接下来相同的过程得到REGSAR的次高位结果，依此类推直到得到高P位的量化结果Dsc保持在REGSAR中，每H列共用一个SAR量化结构，每H列依次进行高位量化，每列量化结束后结果保持在列寄存器REGSAR中，每列的SAR量化时间为Tcsig-SAR＝Q×Tc，高位量化结束后VS大于VD，UO为低电平，积分电压粗量化结束。
步骤5：积分电压Vsig低位细量化。高位量化结束后，所有列同时开始低位量化，此时每列的VD保持高位量化结束时的电压不变，开关KS保持断开，VS随着斜坡电压VR的下降而同步下降，同时当前列的REGSS开始从复位电压量化数值DFS-Drs开始同步斜坡下降数据，直到VS变的小于VD时，比较器输出由UO低电平跳变为高电平，计数Dsf次，此时REGSS中的数字量为DFS-Drs-Dsf，时间为Tsig-SS＝2P×Tc积分电压细量化结束。
步骤6：量化结果运算。量化结束后，REGSS中的量化结果DFS-Drs-Dsf转移至列双采样寄存器REGCDS中，然后高位减去积分电压高位量化结果Dsc，REGCDS中变为数字相关双采样结果Dout＝(DFS-Drs)-(Dss+Dsc)，对应于模拟输入复位电压Vrst与积分电压Vsig的差值，复位电压量化结果为DFS-Drs，积分电压量化结果为Dsc+Dss，图像传感器处理电路完成双采样的总时间TCDS＝(H×Q+2P+1)×Tc。
通过上述方式，本发明提出的一种电容DAC多列共用SAR/SS列并行ADC，基于提出结构实现模数转换和数字CDS，提高列处理电路转换速率，同时利用多列共用SAR量化结构降低了面积限制，使得该结构符合小列宽应用需求，基于提出构中的SS量化复用的方式以很小的额外电路规模和功耗代价简单的实现了数字相关双采样。

Claims (5)

1.电容DAC多列共用SAR/SS列并行ADC，其特征在于，包括多列采样开关(5)，每列采样开关(5)的输出端各连接有一采样电容(6)和一比较器(7)，多列比较器(7)的另一输入端共同连接有多列共用电容阵列(8)，多列共用电容阵列(8)上连接有多列共用SAR逻辑电路(9)，多列共用SAR逻辑电路(9)同时与多列比较器(7)的输出端相连并连接有多列SAR量化寄存器(11)，每列比较器(7)的输出端还各连接有一SS量化寄存器(10)，多列SS量化寄存器(10)的输出端与多列SAR量化寄存器(11)的输出端共同连接有数据选择器(12)，多列共用电容阵列(8)上还依次连接有列共用电压基准电路(1)、列共用偏置电路(2)、与多列采样电容(6)的另一端均连接的列共用斜坡电压产生电路(3)及列共用数字控制电路(4)，列共用数字控制电路(4)还分别与多列共用SAR逻辑电路(9)、多列SS量化寄存器(10)、多列SAR量化寄存器(11)以及数据选择器(12)连接。
2.如权利要求1所述的电容DAC多列共用SAR/SS列并行ADC，其特征在于，所述采样开关(5)的输出端均与同列采样电容(6)的上极板相连接，列共用斜坡电压产生电路(3)分别与多列采样电容(6)的下极板相连接。
3.如权利要求2所述的电容DAC多列共用SAR/SS列并行ADC，其特征在于，所述采样开关(5)的输入端连接输入Vin。
4.利用如权利要求3所述的电容DAC多列共用SAR/SS列并行ADC进行图像传感器列并行数据转换的方法，其特征在于，包括以下步骤：
步骤1、采样电容(6)的下极板保持斜坡电压输出初始值不变，每一列的采样开关(5)将输入Vin采样至采样电容(6)的上极板并与比较器(7)的一个输入端VS相连，比较器(7)的另一个输入端VD保持初值不变；
步骤2、完成采样后开始量化，斜坡电压输出保持不变则比较器(7)输入端VS保持不变，多列共用电容阵列(8)和多列共用SAR逻辑电路(9)的H列依次进行SAR量化，多列共用SAR逻辑电路(9)控制多列共用电容阵列(8)使VD逐次逼近VS，得到量化结果DC保存到对应列的SAR量化寄存器(11)中，经过H个SAR量化过程得到H列粗量化结果，各列中VS均大于VD；
步骤3、各列的高位粗量化结束后，各列中的VD保持其高位量化结果对应的电压不变，斜坡电压开始随时间线性下降同时开始计数，VS跟随斜坡电压同步下降，各列比较器(7)持续比较VD和VS，当某一列的VS由大于VD变为小于VD时，比较器(7)输出发生翻转使SS量化寄存器(10)保存当前的计数值DF，即为该列的低位量化结果，斜坡电压下降结束后所有列的低位量化结束；
步骤4、在列共用数字控制电路(4)的控制下将高P位的高位量化和低位Q位的低位量化结果合并为N位的量化结果选择输出，完成了所有列的模数转换。
5.利用如权利要求3所述的电容DAC多列共用SAR/SS列并行ADC进行图像传感器数字相关双采样的方法，其特征在于，包括以下步骤：
步骤1、复位电压Vrst采样，像素输出复位电压Vrst被采集至采样电容(6)的上极板并与比较器(7)一输入端VS相连，与采样电容(6)下极板相连的斜坡电压保持初始电压，比较器(7)另一输入端VD输出保持为多列共用SAR逻辑电路(9)控制多列共用电容阵列(8)产生的量化范围与高位最低有效位的差值电压VFS-VUS，此时VS大于VD；
步骤2、完成复位电压Vrst采样后，VD保持VFS-VUS不变，VS随着斜坡电压的下降而同步下降，SS量化寄存器(10)开始从最高数值DFS同步下降，直到VS变的小于VFS-VUS时，比较器(7)输出跳变，计数Drs，SS量化寄存器(10)保存数据DFS-Drs，为当前列复位电压的量化结果；
步骤3、所有列完成复位电压量化后，开始进行积分电压Vsig采样，像素输出积分电压Vsig被采集至采样电容(6)的上极板并与比较器(7)一输入端VS相连，斜坡电压为初始电压与采样电容(6)下极板相连，多列共用SAR逻辑电路(9)控制多列共用电容阵列(8)保持之前电压与比较器(7)的另一个输入端VD相连，此时VS小于VD；
步骤4、完成积分电压Vsig采样后，各列依次开始高位粗量化，斜坡电压保持初始电压不变则VS保持积分电压不变，在多列共用SAR逻辑电路(9)的控制下VD逐次逼近VS，最后在SAR量化寄存器(11)中得到高位量化结果Dsc；
步骤5、高位量化结束后，所有列同时开始积分电压Vsig的低位细量化，每列的VD保持高位量化结果对应电压不变，VS随着斜坡电压的下降而同步下降，同时当前列的SS量化寄存器(10)开始从复位电压量化数值DFS-Drs同步斜坡下降数据，直到VS变的小于VD时，比较器(7)输出跳变，计数Dsf次，此时SS量化寄存器(10)中的数值为DFS-Drs-Dsf，积分电压量化结束；
步骤6、完成复位电压和积分电压的量化后得到差值，SS量化寄存器(10)中的量化结果DFS-Drs-Dsf，然后减去积分电压高位量化结果Dsc得到相关双采样结果Dout＝(DFS-Drs)-(Dss+Dsc)，其中DFS-Drs为复位电压量化结果，Dsc+Dss为积分电压量化结果。
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