CN1568613A - 加倍在具有列平行的模数转换器的coms传感器中的速度 - Google Patents

Abstract

一种成像系统，其特征在于通过使用将采样和保持操作跟模数转换进行流水线作业的顶部和底部数字化电路来高速数字化像素信号。在操作中，当一个数字化电路执行采样和保持操作时，其它数字化电路执行模数转换。通过在顶部和底部数字化电路中使用附加组的采样和保持电路和模数转换器来进行流水线操作和交错操作，可以进一步提高成像系统的速度。

Description

加倍在具有列平行的模数转换器的COMS传感器中的速度

本申请要求在2001年8月17日提交的美国临时申请号No.60/313,117的优先权，此处结合其全部内容以供参考。

技术领域

本发明涉及成像系统。具体而言，本发明涉及用于成像系统的高速模数转换的结构。

背景技术

图1图示说明了CMOS有源像素传感器(APS)成像系统100。系统100包括像素阵列110，如图3所示那样，包括行解码器112和布置成具有N行和M列的阵列111的多个像素P。如果系统100是彩色系统，像素P可以被制成对基色红、绿或蓝敏感，并且通常布置成Bayer图形，其中交替的行分别由交替的绿色和红色像素和交替的蓝色和绿色像素构成。

图2图示说明了用于像素P的一个实例性结构。像素P包括光敏元件，例如光电二极管210，其将光能量转换成电信号。光电二极管210耦合至节点A，其也耦合至晶体管220的源极/漏极端子。晶体管220具有耦合至Vdd电源的另一个源极/漏极端子和被耦合以便接收读信号的栅极。节点A耦合至源极跟随晶体管230的栅极，源极跟随晶体管230具有耦合至Vdd电源的一个源极/漏极端子和耦合至行晶体管240的一个源极/漏极端子的另一个源极/漏极端子。行晶体管240具有耦合至ROW控制信号的栅极，和在节点B耦合至输出线250的其另外的源极/漏极端子。

像素P在节点A处产生跟由光敏元件210检测的光的亮度相关的电压。在节点A处的电压通过控制源极跟随晶体管230的栅极来控制在节点B处的输出。行晶体管240通过在线260上的ROW信号控制源极跟随晶体管230的输出是否在节点B处耦合至输出线250。输出线250同样耦合至在阵列110中具有相同列位置但是在该阵列的不同行中的其它像素P。应该注意，所示像素P仅仅是一个像素的实例性结构。众所周知，存在适合于像素的多个不同结构，包括使用那些例如复位晶体管和输出包括光信号分量和复位信号分量的不同信号的结构。

再参考图1，像素P输出的电信号是模拟信号。这些信号基本上被模拟处理和数字化电路(底部)120b或者模拟处理和数字化电路(顶部)120t进行随后的处理和数字化。电路120b，120t将模拟信号转换成等效的数字信号并且通过数据总线181传送该数字信号给数字处理和存储系统130，以便在数字域(例如，彩色插入)中进一步处理和存储。控制电路140通过控制总线182调整像素阵列110、模拟处理和数字化系统120b、120t和数字处理和存储系统140的活动。

图3是像素阵列110和模拟处理和数字化系统120b，120t的更详细简图。像素阵列110包括像素P的阵列111和行解码器112。行解码器112从例如信号线113上的控制电路140中接收行地址。行解码器112对行地址解码并且通过驱动信号线260之一至高逻辑状态的同时在低逻辑状态处维持其它信号线260来激活阵列111的一行。

每一个模拟处理和数字化电路120b，120t包含多个采样和保持电路121和模数转换器123。采样和保持电路121的每一个都耦合至像素阵列的相应列输出线250。更具体而言，底部电路120b中的采样和保持电路121通过线250耦合至奇数编号的列，同时顶部电路120t中的采样和保持电路121通过线250耦合至偶数编号的列。每一个采样和保持电路121也耦合至信号线122b(用于底部电路120b)或122t(用于顶部电路120t)以便分别接收控制信号SHEb和SHEt。控制信号SHEb和SHEt的状态确定采样和保持电路121何时采样和保持它们的输入信号。

每一个采样和保持电路121跟对应的模数转换器123相关联。每一个模数转换器123接收通过各自的采样和保持电路121输出的信号作为其输入。每一个模数转换器123在信号线124b(用于底部电路120b)或信号线124t(用于顶部电路120t)上分别接收控制信号ADEb，ADEt用于确定何时执行模数转换。

现在参考图4，解释像素阵列110和顶部和底部模拟处理和数字化电路120b，120t的操作。当行解码器111对通过设置信号线260之一至高逻辑状态和设置其它信号线260至低逻辑状态而对在信号线112上预先提供的行地址来进行解码时开始处理。这在图4中通过ROW信号在“行i”升高来反映。如前面参考图2所解释的那样，使能ROW信号也使得像素P的输出耦合至输出线250。因此，在行i处对应于奇数编号的列的像素P具有耦合至对应采样和保持电路121(在底部电路120b)的输出，同时在行i处对应于偶数编号的列的像素P使它们的输出耦合至相应的采样和保持电路121(在顶部电路120t)。

顶部120t和底部120b电路调整和同时处理单一一行。低信号SHEb和SHEt随ROW信号的升高也同时升高。这使底部和顶部电路120b中的采样和保持电路121采样和保持其相对应的像素信号。

然后信号SHEb和SHEt降低。在这一点，采样和保持电路具有缓冲的像素输出并且将使得该缓冲信号提供给模数转换器124。

此后不久，低ADEb和ADEt信号升高。这使能底部和顶部电路120b，120t中的模数转换器124。在采样和保持电路121中的用于奇数和偶数像素的缓冲信号被转换成数字信号。然后ADEb和ADEt信号回到低。

由于数字处理和存储系统130可获得数字信号(在图4中由信号线DATA上的“行i”表示)，在阵列中的下一行(即，行i+1)重复该处理，如在行i+1处的ROW信号升高所指示的那样。重复该处理直到阵列中的每一行都已经被处理。在这一点处，阵列110中的每一个像素P已经被处理并且该处理可以重复用于另一个图像帧。

上述的设备和方法因此提供了用于将由阵列110中的每一个像素P输出的模拟信号转换成数字信号的高速机制，其中该数字信号可以被数字处理和存储系统130进行数字处理和保存。然而，例如高速摄影，慢动作摄影，以至从全息照相存储器系统中检索信息的一些应用要求更快速的像素数字化。因此，需要和期望用于在成像系统中执行数字化的高速结构。

发明内容

本发明涉及用于在成像系统中执行数字化的高速结构。在本发明的系统中，像素阵列与顶部和底部模拟处理和数字化电路相关联。顶部和底部电路的每一个都耦合至偶数和奇数像素。因此，在本发明中，替代沿相同行的奇数和偶数像素分开采样和保持以及数字化处理，顶部和底部部分每一个都在像素阵列的不同行上以流水线方式工作。

根据下面参考附图给出的本发明实例性实施例的详细描述，本发明的前述和其它优势和特征将显而易见。

附图说明

图1是现有技术的图像处理系统的方框图；

图2是在图像处理系统中使用的现有技术的像素的方框图；

图3是像素阵列和模拟处理和数字化系统的底部和顶部部分的详细方框图；

图4是示出图3中所示设备的工作的时序图；

图5是根据本发明的图像处理系统的方框图；

图6是根据本发明原理的像素阵列和模拟处理和数字化系统的方框图；

图7是示出图5中所示设备工作的时序图；

图8是使用根据本发明原理的模拟处理和数字化系统的全息照相存储器器件的详细方框图；和

图9是根据本发明原理的可替换实施例的详细方框图。

具体实施方式

现在参考附图，其中相同的参考标号表示相同的元件，图5示出结合本发明原理的成像系统500的一部分。成像系统包括修改的像素阵列110’，其耦合至修改的顶部和底部模拟处理和数字化电路120a’，120b’。尽管本发明的描述使用了诸如“顶部”和“底部”术语以便指明分开的电路，但是技术人员将明白，这些分开的电路不需要物理上位于像素阵列的顶部和底部，而是可以位于成像芯片上的任何适宜地方。成像系统还包括数字处理和存储系统130。正如图1中的成像系统100，像素阵列中的像素将光转换成模拟电信号，该模拟电信号被模拟处理和数字化电路120a’，120b’数字化并且被数字处理和存储系统130进一步处理和存储在数字域中。

在所示的实施例中，模拟处理和数字化电路120a’，120b’通过数据总线181耦合至数字处理和存储系统。类似的，控制器140通过控制总线182耦合至模拟处理和数字化电路120a’，120b’、像素阵列110’和数字处理和存储系统130。然而，应该认识到，控制和数据信号在成像系统500的部件之间可以进行不同的传送。例如，替代分开的数据和控制总线，信号总线可以用于传送数据和控制信号。可替换的，控制和/或数据信号如果需要的话可以由点对点链接从电路发送到电路或者从电路发送到系统。

如图6所示，每一个模拟处理和数字化电路120a’，120b’包括多个采样和保持电路121和多个模数转换器123。采样和保持电路121的每一个都耦合至跟像素的相应列相关联的输出线250。在本发明中，模拟处理和数字化电路120a’，120b’的采样和保持电路121都耦合至阵列111的奇数和偶数编号的列。每一列还具有在列的顶部(120a’)和底部(120b’)处通过相应线250与列耦合的采样和保持电路121。每一个采样和保持电路121还耦合至信号线122b(用于电路120b’)或122a(用于电路120a’)以便分别接收控制信号SHEa和SHEb。控制信号SHEa，SHEb的状态确定采样和保持电路121何时采样和保持其输入信号。

每一个采样和保持电路121跟相对应的模数转换器123相关联。每一个模数转换器123接收由采样和保持电路121输出的信号作为其输入。每一个模数转换器123在信号线124a(用于电路120a)或124b(用于电路120b)上分别接收控制信号ADEa，ADEb用于确定何时执行模数转换。

再参考图6和图7的时序图，解释修改的像素阵列110’和修改的模拟处理和数字化电路120a’，120b’的操作。当行解码器112对在信号线112上预先提供的行地址解码并且设置信号线260之一为高逻辑状态时开始处理。其它信号线260被设置为低逻辑状态。这在图6中通过ROW信号在“行i”升高来反映。因为ROW信号升高，从在已解码的行(即，行i)中的像素中的输出耦合至输出线250。另外，为低的SHEa信号同样被驱动为高。SHEb信号仍然为低。这使能电路120a中的采样和保持电路121以便采样和保持已解码的行的所有像素信号。

当控制电路140发送一个新的行地址给行解码器112时，ROW信号然后转变至低逻辑状态。当行解码器112完成对行地址解码，其驱动对应于已解码的行(即，行i+1)的信号线260为高并且设置其它信号线260至低逻辑状态。这在图7中通过行信号在“行i+1”处升高来反映。由于ROW信号在行i+1处升高，APEa和SHEb被驱动为高。APEb和SHEa信号仍然为低。驱动APEa为高使得电路120a’的模数转换器123将(电路120a’的)采样和保持电路121中保持的模拟信号转换为数字信号。驱动SHEb为高使得电路120b中的采样和保持电路121对行i+1的所有像素信号进行采样和保持。

当控制电路140发送另一个行地址给行解码器112时，ROW信号然后转变至低逻辑状态。当行解码器112完成对行地址解码，其驱动对应于已解码的行(即，行i+2)的信号线260为高并且设置其它信号线260至低逻辑状态。这在图7中通过行信号在“行i+2”处升高来反映。由于ROW信号在行i+2处升高，输出通过电路120a’的数模转换器123转换的数据。这通过图7的DATA线上的行i块(block)来反映。除了数据输出以外，控制信号SHEa和ADEb都被驱动为高。这使得电路120a’的采样和保持电路121从行i+2采样和保持像素信号。这还使得电路120b’的数模转换器123执行其数字转换。

当控制电路140发送另一个行地址给行地址解码器112时，ROW信号然后转变至低逻辑状态。当行解码器112完成对行地址解码，其按如上所述驱动关于行i+3的信号线260。控制信号APEa和SHEb都被驱动为高，由此允许行i+3的采样和保持以及对应于行i+1的数据输出。

注意，上面的描述假定处理是从行i开始的。在通常的操作中，处理应该从第一行开始。如果行i不是第一行，则当ROW信号在行i处升高时，信号ADEb将同样被驱动为高，和当ROW信号在行i+1处再次被驱动为高时，将获得对应于行i-1的数据。在图7中，如虚线所示，信号跟上述事件相关联。

因此，本发明修改顶部和底部模拟处理和数字化电路120a’，120b’以便能够从奇数和偶数列中接收信号。在另一个电路120b’对先前采样和保持的行执行数字化时，通过使用两个电路120a’之一来采样和保持一行像素P，使得处理能力加倍。在这种方式中，在任何给定时间，一个采样和保持电路被激活，一个模数转换也被激活。这种流水线输送方式要求行解码器以是从前的两倍速度运行，但是允许数据以加倍的速度转换。

正如前面提到的，这样的高速转换可以在多种应用中使用，包括例如读全息照相存储器系统。图8示出了本发明的成像系统500是如何用在全息照相存储器系统800中的。全息照相存储器系统800包括激光器801，用于产生参考光束R。使用可控光学器件路径802来聚焦该参考光束以便形成聚焦的光束R’，其照明全息照相记录介质803。响应聚焦的光束R’，全息照相记录介质将该聚焦的光束R’衍射成衍射光束R”，其经过第二可控光学器件路径804以产生光束R，其被本发明的成像系统500读出。控制器805调整激光器801的操作，可控的光学器件802，全息照相记录介质803的定位，第二可控光学器件804的操作和成像系统500。

可以延伸本发明的原理以便通过在附加的模数转换器123和采样和保持电路121的使用中修改模拟处理和数字化电路120a’，120b’，产生更快的成像系统。例如，图9示出了修改的模拟处理和数字化电路120a”。被设计成结合类似的修改型式的电路120b’(未示出)操作的修改的电路120a”现在使用双倍数量的采样和保持电路121和双倍数量的模数转换器123。原始电路121，123分别被控制信号SHEa1和ADEa1控制，同时附加电路121，123分别被控制信号SHEa2和ADEa2控制。行解码器以两倍速度操作，两组电路121，123以交错方式操作。在这种方式中，成像系统的速度可以加倍，或者通过使用附加组的采样和保持电路和模数转换器123来进一步提高(根据交错程度)。

尽管已经结合实例性实施例详细描述了本发明，但是应该理解，本发明不限于上述的实施例。而且，可以修改本发明以便结合这里没有描述的任何数量的变化，替换，替代或等效的布置，这些都跟本发明的精神和范围匹配。

因此，本发明不受前述说明或附图的限制，而是仅仅由附属的权利要求书的范围限制。

Claims (23)

1.一种成像系统，包括：

像素阵列，其包括以行和列布置的多个像素，各个列中的像素有选择地连接列输出线；

第一数字化电路，其包括分别耦合至所述列输出线的第一多个第一处理电路；和

第二数字化电路，其包括分别耦合至所述列输出线的第二多个第二处理电路；

其中每一个列输出线提供像素信号给在所述第一和第二数字化电路的每一个中的至少一个处理电路。

2.根据权利要求1的成像系统，其中所述第一多个处理电路中的每一个还包括：

采样和保持电路，其还包括，

    第一输入，其耦合至所述列输出线的相应一个；

    第一输出；

    第一使能线，其耦合至所述多个采样和保持电路的每一个；

模数转换器，其还包括，

    第二输入，其相应地耦合至所述第一输出之一；

    第二输出；和

    第二使能线，其耦合至所述多个模数转换器的每一个。

3.根据权利要求2的成像系统，其中所述第二多个第二处理电路中的每一个还包括：

采样和保持电路，其还包括，

    第三输入，其耦合至所述列输出线的相应一个；

    第三输出；

    第三使能线，其耦合至所述多个采样和保持电路的每一个；

模数转换器，其还包括，

    第四输入，其相应地耦合至所述第一输出之一；

    第四输出；和

    第四使能线，其耦合至所述多个模数转换器的每一个。

4.根据权利要求3的成像系统，其中所述第一多个等于所述第二多个。

5.根据权利要求3的成像系统，其中所述第一和第三使能线传送相同的第一控制信号。

6.根据权利要求5的成像系统，其中所述第二和第四使能线传送相同的第二控制信号。

7.根据权利要求3的成像系统，其中所述第一数字化电路还包括：

第三多个第三处理电路，其分别耦合至所述列输出线，所述第三多个第三处理电路中的每一个还包括，

采样和保持电路，其还包括，

    第五输入，其耦合至所述列输出线的相应一个；

    第五输出；

    第五使能线，其耦合至所述多个采样和保持电路的每一个；

和

模数转换器，其还包括，

    第六输入，其相应地耦合至所述第一输出之一；

    第六输出；和

    第六使能线，其耦合至所述多个模数转换器的每一个。

8.根据权利要求7的成像系统，其中所述第二数字化电路还包括：

第四多个第四处理电路，其分别耦合至所述列输出线，所述第四多个第四处理电路中的每一个还包括，

采样和保持电路，其还包括，

    第七输入，其耦合至所述列输出线的相应一个；

    第七输出；和

    第七使能线，其耦合至所述多个采样和保持电路的每一个；

和

模数转换器，其还包括，

    第八输入，其相应地耦合至所述第一输出之一；

    第八输出；和

    第八使能线，其耦合至所述多个模数转换器的每一个。

9.根据权利要求8的成像系统，其中所述第三多个等于所述第一多个。

10.根据权利要求8的成像系统，其中所述第三多个等于所述第四多个。

11.一种全息照相存储器系统，包括：

激光器，用于产生参考光束；

全息照相介质；

第一光学系统，布置在所述激光器和所述全息照相介质之间；

成像系统；

第二光学系统，沿着由所述全息照相介质从所述参考光束中产生的衍射光束，被布置在所述全息照相介质和该成像系统之间；

其中所述成像系统还包括，

    像素阵列，其包括以行和列布置的多个像素，各个列中的像素有选择地连接列输出线；

    第一数字化电路，其包括分别耦合至所述列输出线的第一多个第一处理电路；和

    第二数字化电路，其包括分别耦合至所述列输出线的第二多个第二处理电路；

    其中每一个列输出线提供像素信号给在所述第一和第二数字化电路的每一个中的至少一个处理电路。

12.根据权利要求11的全息照相存储器系统，其中所述第一多个处理电路中的每一个还包括：

采样和保持电路，其还包括，

    第一输入，其耦合至所述列输出线的相应一个；

    第一输出；

    第一使能线，其耦合至所述多个采样和保持电路的每一个；

模数转换器，其还包括，

    第二输入，其相应地耦合至所述第一输出之一；

    第二输出；和

    第二使能线，其耦合至所述多个模数转换器的每一个。

13.根据权利要求12的全息照相存储器系统，其中所述第二多个第二处理电路中的每一个还包括：

采样和保持电路，其还包括，

    第三输入，其耦合至所述列输出线的相应一个；

    第三输出；

    第三使能线，其耦合至所述多个采样和保持电路的每一个；

模数转换器，其还包括，

    第四输入，其相应地耦合至所述第一输出之一；

    第四输出；和

    第四使能线，其耦合至所述多个模数转换器的每一个。

14.根据权利要求13的全息照相存储器系统，其中所述第一多个等于所述第二多个。

15.根据权利要求13的全息照相存储器系统，其中所述第一和第三使能线传送相同的第一控制信号。

16.根据权利要求15的全息照相存储器系统，其中所述第二和第四使能线传送相同的第二控制信号。

17.根据权利要求13的全息照相存储器系统，其中所述第一数字化电路还包括：

第三多个第三处理电路，其分别耦合至所述列输出线，所述第三多个第三处理电路中的每一个还包括，

采样和保持电路，其还包括，

    第五输入，其耦合至所述列输出线的相应一个；

    第五输出；

    第五使能线，其耦合至所述多个采样和保持电路的每一个；

和

模数转换器，其还包括，

    第六输入，其相应地耦合至所述第一输出之一；

    第六输出；和

    第六使能线，其耦合至所述多个模数转换器的每一个。

18.根据权利要求17的全息照相存储器系统，其中所述第二数字化电路还包括：

第四多个第四处理电路，其分别耦合至所述列输出线，所述第四多个第四处理电路中的每一个还包括，

采样和保持电路，其还包括，

    第七输入，其耦合至所述列输出线的相应一个；

    第七输出；和

    第七使能线，其耦合至所述多个采样和保持电路的每一个；

和

模数转换器，其还包括，

    第八输入，其相应地耦合至所述第一输出之一；

    第八输出；和

    第八使能线，其耦合至所述多个模数转换器的每一个。

19.根据权利要求18的全息照相存储器系统，其中所述第三多个等于所述第一多个。

20.根据权利要求18的全息照相存储器系统，其中所述第三多个等于所述第四多个。

21.一种用于操作成像系统的方法，该成像系统具有位于像素阵列的相对侧附近的第一和第二数字化电路，所述像素阵列通过多个公共输出线耦合至所述第一和第二数字化电路，所述方法包括：

使当前选择的行输出第二多个像素信号给所述多个公共输出线；

在第一数字化电路，采样和保持所述第二多个像素信号；

在第二数字化电路，将已经预先被采样和保持的第一多个像素信号转换成数字形式；

其中

在所述第一数字化电路处的所述采样和保持以及在所述第二数字化电路处的所述转换成数字形式在基本相同的时间被初始化。

22.根据权利要求21的方法，还包括：

使下一个被选择的行输出第三多个像素信号给所述多个公共输出线；

在所述第一数字化电路，将所述第二多个像素信号转换成数字形式；

在所述第二数字化电路，采样和保持所述第三多个像素信号；

其中

在所述第一数字化电路处的所述转换成数字以及在所述第二数字化电路处的所述采样和保持在基本相同的时间被初始化。

23.一种用于操作成像系统的方法，该成像系统具有位于像素阵列的一侧附近的第一和第二数字化电路，和位于所述像素阵列的所述第一侧的相对侧附近的第三和第四数字化电路，所述像素阵列通过多个公共输出线耦合至第一、第二、第三和第四数字化电路，所述方法包括：

使当前选择的行输出第二多个像素信号给所述多个公共输出线；

在第一数字化电路，采样和保持所述第三多个像素信号；

在第二数字化电路，将已经预先被采样和保持的第一多个像素信号转换成数字形式；

使下一个被选择的行输出第三多个像素信号给所述多个公共输出线；

在第三数字化电路，采样和保持所述第三多个像素信号；

在第四数字化电路，将已经预先被采样和保持的第二多个像素信号转换成数字形式；

其中

在所述第一数字化电路处的所述采样和保持以及在所述第二数字化电路处的所述转换成数字形式在基本相同的时间被初始化；和

在所述第三数字化电路处的所述采样和保持以及在所述第四数字化电路处的所述转换成数字形式在基本相同的时间被初始化。

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