WO2014103730A1 - 固体撮像素子およびその駆動方法、並びに電子機器 - Google Patents

固体撮像素子およびその駆動方法、並びに電子機器 Download PDF

Info

Publication number
WO2014103730A1
WO2014103730A1 PCT/JP2013/083295 JP2013083295W WO2014103730A1 WO 2014103730 A1 WO2014103730 A1 WO 2014103730A1 JP 2013083295 W JP2013083295 W JP 2013083295W WO 2014103730 A1 WO2014103730 A1 WO 2014103730A1
Authority
WO
WIPO (PCT)
Prior art keywords
pixel
pixels
column
vertical
signal
Prior art date
Application number
PCT/JP2013/083295
Other languages
English (en)
French (fr)
Inventor
良太 森若
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to JP2014554309A priority Critical patent/JP6390429B2/ja
Priority to CN201380066606.9A priority patent/CN104885445B/zh
Priority to EP13868657.1A priority patent/EP2940992A4/en
Priority to US14/653,797 priority patent/US9674469B2/en
Priority to KR1020157012519A priority patent/KR20150099716A/ko
Publication of WO2014103730A1 publication Critical patent/WO2014103730A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/709—Circuitry for control of the power supply
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
    • H04N23/70—Circuitry for compensating brightness variation in the scene
    • H04N23/71—Circuitry for evaluating the brightness variation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/10—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming different wavelengths into image signals
    • H04N25/11—Arrangement of colour filter arrays [CFA]; Filter mosaics
    • H04N25/13—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements
    • H04N25/134—Arrangement of colour filter arrays [CFA]; Filter mosaics characterised by the spectral characteristics of the filter elements based on three different wavelength filter elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/42—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by switching between different modes of operation using different resolutions or aspect ratios, e.g. switching between interlaced and non-interlaced mode
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H04N25/445—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by skipping some contiguous pixels within the read portion of the array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/44—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array
    • H04N25/447—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by partially reading an SSIS array by preserving the colour pattern with or without loss of information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/58—Control of the dynamic range involving two or more exposures
    • H04N25/587—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields
    • H04N25/589—Control of the dynamic range involving two or more exposures acquired sequentially, e.g. using the combination of odd and even image fields with different integration times, e.g. short and long exposures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N2209/00—Details of colour television systems
    • H04N2209/04—Picture signal generators
    • H04N2209/041—Picture signal generators using solid-state devices
    • H04N2209/042—Picture signal generators using solid-state devices having a single pick-up sensor

Definitions

  • the present technology relates to a solid-state imaging device, a driving method thereof, and an electronic device, and more particularly, to a solid-state imaging device, a driving method thereof, and an electronic device that can reduce power consumption when a low-resolution image is output. .
  • the present technology has been made in view of such a situation, and is intended to reduce power consumption when a low-resolution image is output.
  • the solid-state imaging device includes: a plurality of pixels arranged in a matrix; a plurality of pixel signals having different weights in the vertical direction; and a plurality of pixel signals having different weights in the horizontal direction.
  • a pixel addition unit that outputs a horizontal / vertical pixel addition signal
  • an AD conversion unit that performs AD conversion on the horizontal / vertical pixel addition signal output from the pixel addition unit.
  • the solid-state image sensor driving method is such that the solid-state image sensor is different in the horizontal direction from the pixel signals of a plurality of pixels having different weights in the vertical direction among the plurality of pixels arranged in a matrix.
  • a horizontal / vertical pixel addition signal obtained by adding pixel signals of a plurality of weighted pixels is output, and the output horizontal / vertical pixel addition signal is AD-converted.
  • the electronic device includes: a plurality of pixels arranged in a matrix; a plurality of pixel signals having different weights in the vertical direction; and a plurality of pixel signals having different weights in the horizontal direction.
  • a solid-state imaging device including a pixel addition unit that outputs the added horizontal / vertical pixel addition signal and an AD conversion unit that performs AD conversion on the horizontal / vertical pixel addition signal output from the pixel addition unit.
  • a plurality of pixel signals having different weights in the vertical direction and a plurality of pixel signals having different weights in the horizontal direction A horizontal / vertical pixel addition signal is output, and the output horizontal / vertical pixel addition signal is AD-converted.
  • the solid-state imaging device and the electronic device may be independent devices or may be internal blocks constituting one device.
  • FIG. 1 is a block diagram illustrating a schematic configuration of a solid-state imaging device to which the present technology is applied.
  • a solid-state imaging device 1 shown in FIG. 1 includes a pixel array unit 11, a vertical drive unit 12, a capacitance addition unit 13, an AD conversion unit 14, a horizontal drive unit 15, a system control unit 16, a pixel drive line 17, and a vertical signal line 18. , A signal processing unit 19, and a DAC 20.
  • the pixel array unit 11 has a configuration in which pixels having a photoelectric conversion unit that generates and accumulates photoelectric charges according to the amount of received light are two-dimensionally arranged in a row direction and a column direction, that is, in a matrix.
  • the row direction refers to the arrangement direction of the pixels in the pixel row, that is, the horizontal direction
  • the column direction refers to the arrangement direction of the pixels in the pixel column, that is, the vertical direction.
  • the pixel drive lines 17 are wired along the horizontal direction for each pixel row and the vertical signal lines 18 are wired along the vertical direction for each pixel column in the matrix pixel arrangement of the pixel array unit 11.
  • the pixel drive line 17 transmits a drive signal for performing driving when reading out a pixel signal from the pixel.
  • the pixel drive line 17 is shown as one wiring, but the number is not limited to one.
  • One end of the pixel drive line 17 is connected to an output end corresponding to each row of the vertical drive unit 12.
  • the vertical drive unit 12 is configured by a shift register, an address decoder, and the like, and drives each pixel of the pixel array unit 11 at the same time or in units of rows. Although a specific configuration of the vertical drive unit 12 is not illustrated, generally, the vertical drive unit 12 has two scanning systems of a reading scanning system and a sweeping scanning system.
  • the readout scanning system selectively scans the pixels of the pixel array unit 11 in order in units of rows in order to read out pixel signals from the pixels.
  • the pixel signal read from the pixel is an analog signal.
  • the sweep-out scanning system performs sweep-out scanning with respect to the readout row on which readout scanning is performed by the readout scanning system, preceding the readout scanning by a time corresponding to the shutter speed.
  • This sweeping scanning by the sweeping scanning system resets the photoelectric conversion unit by sweeping unnecessary charges from the photoelectric conversion unit of the pixel in the readout row.
  • a so-called electronic shutter operation is performed by sweeping (resetting) unnecessary charges by the sweep scanning system.
  • the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion unit is discarded and exposure is newly started (photocharge accumulation is started).
  • the pixel signal read out by the readout operation by the readout scanning system corresponds to the amount of light received after the immediately preceding readout operation or electronic shutter operation.
  • the period from the readout timing by the immediately preceding readout operation or the sweep timing by the electronic shutter operation to the readout timing by the current readout operation is the exposure period of the photoelectric charge in the pixel.
  • the pixel signal output from each pixel in the pixel row selectively scanned by the vertical drive unit 12 is input to the capacitance adding unit 13 through each vertical signal line 18 for each pixel column.
  • the capacitance adding unit 13 includes a capacitive element (such as a capacitive element CP in FIG. 8) that accumulates a pixel signal input via the vertical signal line 18 corresponding to the pixel column.
  • the capacity adding unit 13 adds the pixel signals of the plurality of pixels in the horizontal direction when outputting the pixel signals of the plurality of pixels as one pixel signal.
  • the capacity addition unit 13 and the vertical drive unit 12 constitute a pixel addition unit that outputs a horizontal / vertical pixel addition signal obtained by adding pixel signals of a plurality of pixels in the horizontal direction and the vertical direction.
  • the AD conversion unit 14 has a plurality of ADCs (Analog-Digital Converters) 21, and each ADC 21 is arranged corresponding to the pixel column of the pixel array unit 11.
  • Each ADC 21 performs a CDS (Correlated Double Sampling) process on a pixel signal supplied from a pixel in the same column via the vertical signal line 18, and further performs an AD conversion process.
  • CDS Correlated Double Sampling
  • the ADC 21 is supplied with a ramp signal whose level (voltage) changes stepwise with time from a DAC (Digital-to-Analog Converter) 20 as a reference signal generator.
  • DAC Digital-to-Analog Converter
  • the ADC 21 has a comparator (comparator) that compares a pixel signal output from a pixel in the same column of the pixel array unit 11 with a ramp signal from the DAC 20, and an up / down counter that counts the comparison time of the comparator.
  • the comparator (comparator) outputs a difference signal obtained by comparing the pixel signal and the ramp signal to the up / down counter. For example, when the ramp signal is larger than the pixel signal, the Hi (High) difference signal is supplied to the up / down counter, and when the ramp signal is smaller than the pixel signal, the Lo (Low) difference signal is increased. Supplied to the down counter.
  • the up / down counter counts down only while the Hi difference signal is supplied during the P phase (Preset Phase) AD conversion period, and the Hi difference signal is supplied during the D phase (Data Phase) AD conversion period. Count up only while you are. Then, the up / down counter outputs the addition result of the down count value in the P-phase AD conversion period and the up count value in the D-phase AD conversion period as pixel data after CDS processing and AD conversion processing. It is also possible to count up during the P-phase AD conversion period and count down during the D-phase AD conversion period.
  • This CDS process removes pixel-specific fixed pattern noise such as reset noise and threshold variation of amplification transistors in the pixel. Also, analog pixel signals are converted into digital signals by AD conversion processing. The pixel signal after AD conversion is temporarily held by the ADC 21 until it is output by the horizontal drive unit 15.
  • the horizontal drive unit 15 is configured by a shift register, an address decoder, and the like, and for example, selects the ADCs 21 corresponding to the pixel columns of the AD conversion unit 14 in order. By this selective scanning by the horizontal drive unit 15, pixel signals temporarily held by the ADC 21 are sequentially output.
  • the system control unit 16 includes a timing generator that generates various timing signals, and the vertical driving unit 12, the AD conversion unit 14, the horizontal driving unit 15, and the like based on various timings generated by the timing generator. The drive control is performed.
  • the signal processing unit 19 has at least an arithmetic processing function, and performs various signal processing such as arithmetic processing on the pixel signal output from the AD conversion unit 14.
  • a DAC (Digital-to-Analog Converter) 20 generates a ramp signal whose level (voltage) changes stepwise as time passes, and outputs the ramp signal to each ADC 21 of the AD conversion unit 14.
  • FIG. 2 shows a pixel arrangement example of the pixel array unit 11.
  • a plurality of pixels 31 are arranged in a matrix.
  • FIG. 2 only an array of 64 pixels of 8 ⁇ 8 (vertical direction ⁇ horizontal direction) among the pixels 31 included in the pixel array unit 11 is shown, but the same applies to the other pixels 31. .
  • each pixel 31 in the pixel array unit 11 is a set of 4 ⁇ 2 pixels of R (red), Gb, (green) Gr (green), and B (blue), and the 4 pixels are arranged in the horizontal direction.
  • a Bayer array is repeatedly arranged in the vertical direction.
  • the R, Gb, Gr, and B pixels 31 are also referred to as R pixel, Gb pixel, Gr pixel, and B pixel, respectively.
  • the pixel circuit of the pixel region 32 which is a region of four pixels arranged in the vertical direction is configured as shown in FIG. 3, for example.
  • ⁇ Pixel circuit configuration> The four pixels arranged in the vertical direction in the pixel region 32 shown in FIG. 2 are a pixel array of Gb pixels, R pixels, Gb pixels, and R pixels, and each of the Gb pixels and R pixels is two pixels. In the description, for the sake of convenience, the description will be made by distinguishing the pixel 31 on the pixel region 32 in order from the Gb1 pixel, the R1 pixel, the Gb2 pixel, and the R2 pixel.
  • the pixel region 32 includes photoelectric conversion units 41 to 44, transfer transistors 45 to 48, an FD (floating diffusion) 49, a reset transistor 50, an amplification transistor 51, and a selection transistor 52.
  • Each of the photoelectric conversion units 41 to 44 is composed of, for example, a PN junction photodiode, and receives light to generate and accumulate photocharges.
  • the transfer transistor 45 becomes conductive to transfer the photoelectric charge accumulated in the photoelectric conversion unit 41 to the FD 49.
  • the transfer transistor 46 becomes conductive in response to the transfer, and transfers the photocharge accumulated in the photoelectric conversion unit 42 to the FD 49.
  • the transfer transistor 47 becomes conductive in response to this, and transfers the photocharge accumulated in the photoelectric conversion unit 43 to the FD 49.
  • the transfer transistor 48 is turned on in response to the phototransistor 44 and transfers the photoelectric charge accumulated in the photoelectric conversion unit 44 to the FD 49.
  • the photoelectric conversion unit 41 and the transfer transistor 45 are arranged in the pixel of the Gb1 pixel, and the photoelectric conversion unit 42 and the transfer transistor 46 are arranged in the pixel of the R1 pixel.
  • the photoelectric conversion unit 43 and the transfer transistor 47 are arranged in the Gb2 pixel, and the photoelectric conversion unit 44 and the transfer transistor 48 are arranged in the Gb2 pixel.
  • the reset transistor 50 is turned on in response to the drive signal RST becoming active, thereby resetting the potential of the FD 49 to a predetermined level (reset voltage).
  • the amplification transistor 51 has a source electrode connected to the vertical signal line 18 via the selection transistor 52, whereby a load MOS (not shown) and a source of a constant current source circuit unit connected to one end of the vertical signal line 18. Construct a follower circuit.
  • the selection transistor 52 is connected between the source electrode of the amplification transistor 51 and the vertical signal line 18.
  • the drive signal SEL is applied as a selection signal to the gate electrode of the selection transistor 52.
  • the selection transistor 52 becomes conductive, and outputs the pixel signal output from the amplification transistor 51 to the vertical signal line 18 with the pixel region 32 selected.
  • the photoelectric conversion units 41 to 44 and the transfer transistors 45 to 48 are provided independently for each pixel 31, but the FD 49, the reset transistor 50, the amplification transistor 51, and the selection transistor 52 are The four pixels in the pixel region 32 are shared.
  • the pixel array unit 11 has a configuration in which, for example, the circuit of the pixel region 32 in units of four pixels shown in FIG. 3 is repeatedly arranged in the vertical direction and the horizontal direction. Note that other configurations may be adopted as the circuit configuration of the pixel array unit 11.
  • the solid-state imaging device 1 having the above configuration includes, as operation modes, an all-pixel readout mode for outputting pixel signals from all the pixels of the pixel array unit 11, and pixels having a smaller number of pixels than the number of pixels of the pixel array unit 11. It has a low resolution mode for outputting signals.
  • the solid-state imaging device 1 adds the pixel signals of the plurality of pixels 31 in each of the horizontal direction and the vertical direction of the plurality of pixels 31 arranged in a matrix, thereby reducing the number of pixels. The reduced pixel signal is output.
  • the pixel block 71 shown in FIG. 4 shows a pixel area of 4 ⁇ 4 pixels that is a unit of pixel addition in the 2 ⁇ 2 pixel addition mode.
  • the pixel signal of the Gb pixel in the 2 ⁇ 2 pixel addition mode is obtained by adding the pixel signals of four Gb pixels included in the upper left 3 ⁇ 3 pixel block 81 in the pixel block 71.
  • the solid-state imaging device 1 controls the center of gravity position 91 when the pixel signals of the four Gb pixels are added to be the upper left end portion of the center pixel of the pixel block 81 as shown in FIG. .
  • the barycentric position 91 corresponds to a position obtained by dividing a distance ratio of 1: 3 between two Gb pixels in the same row in the horizontal direction, and two Gb pixels in the same column in the vertical direction. This corresponds to a position divided by a distance ratio of 1: 3.
  • the pixel signal of the B pixel in the 2 ⁇ 2 pixel addition mode is obtained by adding the pixel signals of the four B pixels included in the 3 ⁇ 3 pixel block 82 on the upper right side of the pixel block 71.
  • the solid-state imaging device 1 controls the center of gravity position 92 when the pixel signals of the four B pixels are added to be the upper right end portion of the center pixel of the pixel block 82 as shown in FIG. .
  • the barycentric position 92 corresponds to a position obtained by dividing the distance between two B pixels in the same row into a 1: 3 distance ratio in the horizontal direction, and two B pixels in the same column in the vertical direction. This corresponds to a position divided by a distance ratio of 1: 3.
  • the pixel signal of the R pixel in the 2 ⁇ 2 pixel addition mode is obtained by adding the pixel signals of four R pixels included in the lower left 3 ⁇ 3 pixel block 83 in the pixel block 71.
  • the solid-state imaging device 1 performs control so that the barycentric position 93 when the pixel signals of the four R pixels are added is the lower right end portion of the center pixel of the pixel block 83 as shown in FIG. .
  • the center-of-gravity position 93 corresponds to a position obtained by dividing a distance between two R pixels in the same row into a 1: 3 distance ratio in the horizontal direction, and two R pixels in the same column in the vertical direction. This corresponds to a position divided by a distance ratio of 1: 3.
  • the pixel signal of the Gr pixel in the 2 ⁇ 2 pixel addition mode is obtained by adding the pixel signals of the four Gr pixels included in the lower right 3 ⁇ 3 pixel block 84 in the pixel block 71.
  • the solid-state imaging device 1 controls the center of gravity position 94 when the pixel signals of the four Gr pixels are added to be the lower right end of the center pixel of the pixel block 84 as shown in FIG. .
  • the barycentric position 94 corresponds to a position obtained by dividing a distance ratio of 1: 3 between two Gr pixels in the same row in the horizontal direction, and two Gr pixels in the same column in the vertical direction. This corresponds to a position divided by a distance ratio of 1: 3.
  • the solid-state imaging device 1 sets the output position of the pixel signal in the pixel addition mode to a position shifted from the center value of the plurality of pixels to be added.
  • the output position of the R pixel, the Gb pixel, the Gr pixel, and the B pixel in the 2 ⁇ 2 pixel addition mode is equalized for the entire output image, thereby reducing false colors and the like.
  • the solid-state imaging device 1 controls the center of gravity position by changing the exposure time (sensitivity) of a plurality of pixels to be added.
  • the solid-state imaging device 1 controls the position of the center of gravity by changing the capacitance ratio of the capacitive elements of the capacitive addition unit 13 that accumulates pixel signals of a plurality of pixels to be added.
  • each pixel row of the pixel array unit 11 is referred to as a first row (L1), a second row (L2), a third row (L3),.
  • the solid-state imaging device 1 sets each pixel 31 in the first row as a high-sensitivity pixel that performs long-time exposure.
  • the solid-state imaging device 1 sets the pixels 31 in the second row and the third row to low-sensitivity pixels that perform short-time exposure, and exposes the pixels 31 in the fourth row and the fifth row for a long time.
  • a high-sensitivity pixel row and a low-sensitivity pixel row are assigned in units of two rows.
  • the gravity center position 101 between the Gb pixels in the first row set to high sensitivity and the Gb pixels in the third row set to low sensitivity is the Gb of the first row. This is the lower end of the pixel. That is, the center-of-gravity position 101 corresponds to a position obtained by dividing the center of the Gb pixel in the first row and the Gb pixel in the third row into a distance ratio of 1: 3.
  • the center of gravity position in the vertical direction can be controlled by changing the exposure time of a plurality of pixels to be added.
  • FIG. 8 is a diagram for explaining the configuration of the capacity adding unit 13 when the 2 ⁇ 2 pixel addition mode is executed by the first pixel addition method.
  • FIG. 8 shows a part of the pixel array unit 11 (8 ⁇ 8 pixel array) and the configuration of the capacitance adding unit 13 and the AD converting unit 14 corresponding thereto.
  • the capacitance adding unit 13 includes a capacitive element (capacitor) CP corresponding to the pixel column of the pixel array unit 11.
  • Each capacitive element CP of the capacitive adder 13 accumulates a pixel signal supplied via the vertical signal line 18.
  • the capacitor element CP1 in the first column (C1) and the capacitor element CP3 in the third column (C3) are connected in parallel, and the capacitor element CP1 in the first column and the capacitor element CP3 in the third column are connected.
  • Is set to CP1: CP3 3: 1.
  • the pixel signals accumulated in the first column capacitive element CP1 and the third column capacitive element CP3 are added together and output to the ADC 21-1 in the first column of the AD conversion unit 14.
  • the capacitor element CP2 in the second column (C2) and the capacitor element CP4 in the fourth column (C4) are connected in parallel, and the capacitor element CP2 in the second column and the capacitor in the fourth column are connected.
  • the pixel signals accumulated in the second column capacitive element CP2 and the fourth column capacitive element CP4 are added together and output to the ADC 21-4 in the fourth column of the AD conversion unit 14.
  • the pixel signals accumulated in the fifth column capacitive element CP5 and the seventh column capacitive element CP7 are added together and output to the ADC 21-5 in the fifth column of the AD conversion unit 14.
  • the pixel signals accumulated in each of the capacitive element CP6 in the sixth column and the capacitive element CP8 in the eighth column are added together and output to the ADC 21-8 in the eighth column of the AD conversion unit 14.
  • ADC 21-2, ADC 21-3, ADC 21-6, and ADC 21-7 are not used in the 2 ⁇ 2 pixel addition mode by the first pixel addition method. Therefore, since power supply can be turned off for unused ADCs 21, power consumption can be reduced.
  • step S1 an exposure control process is executed for each pixel 31 of the pixel array unit 11. Thereby, exposure time of either high sensitivity or low sensitivity is set for each pixel row of the pixel array unit 11, and exposure is performed.
  • the pixel map 111 shown in FIG. 9 shows the ratio of the exposure time of each 4 ⁇ 4 pixel 31 which is a processing unit for generating one pixel signal for each of R, Gb, Gr, and B in the 2 ⁇ 2 pixel addition mode. Show.
  • the value enclosed in angle brackets shown for each pixel 31 in the pixel map 111 indicates the exposure time of each pixel 31 when the exposure time of the low-sensitivity pixel is used as a reference (1).
  • the exposure time of the low sensitivity pixel is “1”
  • the exposure time of the high sensitivity pixel is “3”
  • the ratio (sensitivity ratio) between the exposure time of the low sensitivity pixel and the high sensitivity pixel is 1: 3. .
  • step S2 vertical direction addition processing is executed. More specifically, the pixel signals of the low-sensitivity pixel 31 and the high-sensitivity pixel 31 in the vertical direction to be added are simultaneously read, and the pixel signals of a plurality of pixels in the vertical direction to be added are added. Accumulated in 13 capacitive elements CP.
  • the capacitive element CP of the capacitive addition unit 13 accumulates a vertical pixel addition signal obtained by adding pixel signals of a plurality of vertical pixels to be added.
  • FIG. 9 is a conceptual diagram showing the position of the center of gravity in the 4 ⁇ 4 pixel region of the vertical pixel addition signal generated by the vertical direction addition processing.
  • a value ⁇ 3 + 1> enclosed in angle brackets indicates that the vertical pixel addition signal is a pixel signal with an exposure time “1” of a low sensitivity pixel and a pixel signal with an exposure time “3” of a high sensitivity pixel. It is shown that the signal is obtained by adding.
  • step S3 horizontal addition processing is executed. Specifically, pixel signals accumulated in a plurality of capacitance elements CP to be added by the capacitance adding unit 13 are simultaneously output, so that pixel signals of a plurality of pixels in the horizontal direction to be added are added.
  • the pixel signal added here is a vertical pixel addition signal that has been added in the vertical direction. Therefore, the process of step S3 generates a horizontal / vertical pixel addition signal obtained by weighted addition of pixel signals of a plurality of pixels to be added in both the vertical direction and the horizontal direction.
  • FIG. 9 is a conceptual diagram showing the position of the center of gravity in the 4 ⁇ 4 pixel region of the horizontal / vertical pixel addition signal generated by the horizontal direction addition processing.
  • the output positions of the R, Gb, Gr, and B pixel signals indicated by the pixel map 113 coincide with the barycentric positions 91 to 94 of the R, Gb, Gr, and B pixels for the pixel block 71 shown in FIG. Therefore, according to the first pixel addition method, the output positions of the R pixel, the Gb pixel, the Gr pixel, and the B pixel in the 2 ⁇ 2 pixel addition mode can be evenly arranged, and the low resolution with reduced image quality degradation An image can be output.
  • FIG. 10 shows a timing chart of drive control of each pixel 31 of the pixel array unit 11.
  • the exposure time is set to time LT for each pixel 31 in the row set to high sensitivity.
  • the exposure time is set to a time ST that is 1/3 of the time LT.
  • the pixel signals of the pixels 31 of the first row (L1) exposed for the long exposure time LT and the pixels 31 of the third row (L3) exposed for the short exposure time ST are read simultaneously.
  • the pixel signals of the pixels 31 in the second row (L2) exposed for the short exposure time ST and the pixels 31 in the fourth row (L4) exposed for the long exposure time LT are simultaneously read out. It is.
  • the pixel signals of the pixels 31 of the fifth row (L5) exposed for the long exposure time LT and the pixels 31 of the seventh row (L7) exposed for the short exposure time ST are read simultaneously. It is.
  • the pixel signals of the pixels 31 of the sixth row (L6) exposed for the short exposure time ST and the pixels 31 of the eighth row (L8) exposed for the long exposure time LT are simultaneously read out. It is.
  • the drive control is similarly performed for the pixel signals of the pixels 31 in the ninth row (L9) and thereafter.
  • the weight of a plurality of pixels to be added is controlled by changing the exposure time (sensitivity) in the vertical direction, and the capacitance ratio of the capacitive element CP in the horizontal direction.
  • the weights of a plurality of pixels to be added are controlled. Accordingly, it is possible to output a horizontal / vertical pixel addition signal obtained by adding pixel signals of a plurality of pixels having different weights in the vertical direction and pixel signals of a plurality of pixels having different weights in the horizontal direction.
  • FIG. 11 shows a configuration example of the solid-state imaging device 1 when the 2 ⁇ 2 pixel addition mode is executed by the second pixel addition method.
  • FIG. 11 as in FIG. 8, only a part of the pixel array unit 11, the capacitance addition unit 13, and the AD conversion unit 14 is illustrated.
  • the solid-state imaging device 1 controls the center-of-gravity position by changing the exposure time (sensitivity) of a plurality of pixels to be added for both the vertical and horizontal center-of-gravity positions.
  • the solid-state imaging device 1 when focusing on the vertical direction, sets each pixel 31 in the first row to a high-sensitivity pixel that performs long-time exposure.
  • the solid-state imaging device 1 sets the pixels 31 in the second row and the third row to low-sensitivity pixels that perform short-time exposure, and exposes the pixels 31 in the fourth row and the fifth row for a long time.
  • a high-sensitivity pixel row and a low-sensitivity pixel row are assigned in units of two rows.
  • the solid-state imaging device 1 sets each pixel 31 in the first column to a high-sensitivity pixel that performs long-time exposure.
  • the solid-state imaging device 1 sets the pixels 31 in the second column and the third column to low-sensitivity pixels that perform short-time exposure, and performs the long-time exposure on the pixels 31 in the fourth column and the fifth column.
  • a high-sensitivity pixel column and a low-sensitivity pixel column are assigned in units of two columns.
  • the horizontal weight ratio is controlled by the capacity ratio, but in the second pixel addition method, the horizontal weight ratio is also the exposure time ratio. Therefore, the capacitance ratios of the capacitive elements CP to be added are set equal.
  • the capacitor element CP1 in the first column and the capacitor element CP3 in the third column of the capacitor adding unit 13 are connected in parallel, and the capacitor element CP1 in the first column and the capacitor element CP3 in the third column are connected.
  • the pixel signals accumulated in the first column capacitive element CP1 and the third column capacitive element CP3 are added together and output to the ADC 21-1 in the first column of the AD conversion unit 14.
  • the pixel signals accumulated in the second column capacitive element CP2 and the fourth column capacitive element CP4 are added together and output to the ADC 21-4 in the fourth column of the AD conversion unit 14.
  • the pixel signals accumulated in each of the capacitive element CP6 in the sixth column and the capacitive element CP8 in the eighth column are added together and output to the ADC 21-8 in the eighth column of the AD conversion unit 14.
  • the ADC 21-2, ADC 21-3, ADC 21-6, and ADC 21-7 are not used. Therefore, since power supply can be turned off for unused ADCs 21, power consumption can be reduced.
  • step S11 an exposure control process is executed for each pixel 31 of the pixel array unit 11. As a result, a predetermined exposure time is set for each pixel 31 of the pixel array unit 11, and exposure is performed.
  • the pixel map 121 shown in FIG. 12 shows the ratio of the exposure time of each 4 ⁇ 4 pixel 31 which is a processing unit for generating one pixel signal for each of R, Gb, Gr, and B in the 2 ⁇ 2 pixel addition mode. Show.
  • the value enclosed in angle brackets shown for each pixel 31 in the pixel map 121 indicates the exposure time of each pixel 31 when the exposure time of the pixel 31 with the shortest exposure time is used as a reference (1).
  • the exposure time of the pixel 31 set to low sensitivity in both horizontal and vertical is ⁇ 1>, and the exposure time of the pixel 31 set only in horizontal or vertical is high ⁇ 3>,
  • the exposure time of the pixel 31 in which both horizontal and vertical are set to high sensitivity is ⁇ 9>.
  • step S12 vertical direction addition processing is executed. More specifically, the pixel signals of the low-sensitivity pixel 31 and the high-sensitivity pixel 31 in the vertical direction to be added are simultaneously read, and the pixel signals of a plurality of pixels in the vertical direction to be added are added. Accumulated in 13 capacitive elements CP.
  • the capacitive element CP of the capacitive addition unit 13 accumulates a vertical pixel addition signal obtained by adding pixel signals of a plurality of vertical pixels to be added.
  • the pixel map 122 shown in FIG. 12 is a conceptual diagram showing the position of the center of gravity in the 4 ⁇ 4 pixel region of the vertical pixel addition signal generated by the vertical direction addition processing.
  • the value ⁇ 3 + 1> enclosed in angle brackets indicates that the vertical pixel addition signal is a signal obtained by adding the pixel signal of the exposure time “1” and the pixel signal of the exposure time “3”.
  • the value ⁇ 9 + 3> enclosed in angle brackets indicates that the vertical pixel addition signal is a signal obtained by adding the pixel signal of the exposure time “9” and the pixel signal of the exposure time “3”. .
  • step S13 horizontal addition processing is executed. Specifically, pixel signals accumulated in a plurality of capacitance elements CP to be added by the capacitance adding unit 13 are simultaneously output, so that pixel signals of a plurality of pixels in the horizontal direction to be added are added.
  • the pixel signal added here is a vertical pixel addition signal that has been added in the vertical direction. Therefore, the process of step S13 generates a horizontal / vertical pixel addition signal obtained by weighted addition of pixel signals of a plurality of pixels to be added in both the vertical direction and the horizontal direction.
  • the pixel map 123 shown in FIG. 12 is a conceptual diagram showing the position of the center of gravity in the 4 ⁇ 4 pixel region of the horizontal / vertical pixel addition signal generated by the horizontal direction addition processing.
  • the output positions of the R, Gb, Gr, and B pixel signals indicated by the pixel map 123 coincide with the barycentric positions 91 to 94 of the R, Gb, Gr, and B pixels for the pixel block 71 shown in FIG. Therefore, according to the second pixel addition method, the output positions of the R pixel, the Gb pixel, the Gr pixel, and the B pixel in the 2 ⁇ 2 pixel addition mode can be evenly arranged, and the image quality degradation is reduced. A resolution image can be output.
  • the weight of a plurality of pixels to be added is controlled by changing the exposure time (sensitivity) in both the vertical direction and the horizontal direction. Accordingly, it is possible to output a horizontal / vertical pixel addition signal obtained by adding pixel signals of a plurality of pixels having different weights in the vertical direction and pixel signals of a plurality of pixels having different weights in the horizontal direction.
  • the pixel signals of a plurality of pixels in the horizontal direction are weighted and added before AD conversion. Therefore, among the ADCs 21 having the same number as the number of pixel columns, 1 / 2 ADC 21 can be paused, and power consumption can be reduced.
  • the AD conversion unit 14 of the solid-state imaging device 1 is configured in advance with only the ADC 21 that is 1 ⁇ 2 of the number of pixel columns, it can be operated at a double frame rate.
  • FIG. 13 shows a configuration example of the solid-state imaging device 1 when the 4 ⁇ 4 pixel addition mode is executed by the first pixel addition method.
  • FIG. 13 shows only the 8 ⁇ 8 pixel region of the pixel array unit 11 and the portions corresponding to the capacitance adding unit 13 and the AD converting unit 14 corresponding thereto.
  • the solid-state imaging device 1 When the 4 ⁇ 4 pixel addition mode is executed by the first pixel addition method, the solid-state imaging device 1 exposes the pixels 31 in the first row, the third row, the sixth row, and the eighth row for a long time. Set to high sensitivity pixels. Further, the solid-state imaging device 1 sets the pixels 31 in the second row, the fourth row, the fifth row, and the seventh row as low-sensitivity pixels that perform short-time exposure.
  • the first column capacitive element CP1, the third column capacitive element CP3, the fifth column capacitive element CP5, and the seventh column capacitive element CP7 are arranged in parallel. Connected.
  • the pixel signals accumulated in each of the capacitive element CP1, the capacitive element CP3, the capacitive element CP5, and the capacitive element CP7 are added together and output to the ADC 21-1 in the first column of the AD conversion unit 14.
  • the capacitor element CP2 in the second column, the capacitor element CP4 in the fourth column, the capacitor element CP6 in the sixth column, and the capacitor element CP8 in the eighth column are connected in parallel.
  • the pixel signals accumulated in each of the capacitive element CP2, the capacitive element CP4, the capacitive element CP6, and the capacitive element CP8 are added together and output to the ADC 21-8 in the eighth column of the AD conversion unit 14.
  • the ADC 21-2 to ADC 21-7 are not used in the 4 ⁇ 4 pixel addition mode by the first pixel addition method. Therefore, since power supply can be turned off for unused ADCs 21, power consumption can be reduced.
  • step S21 an exposure control process is executed for each pixel 31 of the pixel array unit 11. Thereby, exposure time of either high sensitivity or low sensitivity is set for each pixel row of the pixel array unit 11, and exposure is performed.
  • the pixel map 131 shown in FIG. 14 shows the ratio of the exposure time of each 8 ⁇ 8 pixel 31 that is a processing unit for generating one pixel signal for each of R, Gb, Gr, and B in the 4 ⁇ 4 pixel addition mode. Show.
  • the value enclosed in angle brackets shown for each pixel 31 in the pixel map 131 indicates the exposure time of each pixel 31 when the exposure time of the low-sensitivity pixel is used as a reference (1).
  • the exposure time of the low sensitivity pixel is “1”
  • the exposure time of the high sensitivity pixel is “7”
  • the ratio (sensitivity ratio) between the exposure time of the low sensitivity pixel and the high sensitivity pixel is 1: 7. .
  • step S22 vertical direction addition processing is executed. More specifically, the pixel signals of the low-sensitivity pixel 31 and the high-sensitivity pixel 31 in the vertical direction to be added are simultaneously read, and the pixel signals of a plurality of pixels in the vertical direction to be added are added. Accumulated in 13 capacitive elements CP.
  • the capacitive element CP of the capacitive addition unit 13 accumulates a vertical pixel addition signal obtained by adding pixel signals of a plurality of vertical pixels to be added.
  • the pixel map 132 shown in FIG. 14 is a conceptual diagram showing the position of the center of gravity in the 8 ⁇ 8 pixel region of the vertical pixel addition signal generated by the vertical direction addition processing.
  • the value ⁇ 7, 7, 1, 1> enclosed in angle brackets indicates that the vertical pixel addition signal has four pixels with exposure times “7”, “7”, “1”, and “1”. This is a signal obtained by adding the pixel signals.
  • step S23 horizontal addition processing is executed. Specifically, pixel signals accumulated in a plurality of capacitance elements CP to be added by the capacitance adding unit 13 are simultaneously output, so that pixel signals of a plurality of pixels in the horizontal direction to be added are added.
  • the pixel signal added here is a vertical pixel addition signal that has been added in the vertical direction. Accordingly, the process of step S23 generates a horizontal / vertical pixel addition signal obtained by weighted addition of pixel signals of a plurality of pixels to be added in both the vertical direction and the horizontal direction.
  • the pixel map 133 shown in FIG. 14 is a conceptual diagram showing the position of the center of gravity in the 8 ⁇ 8 pixel region of the horizontal / vertical pixel addition signal generated by the horizontal direction addition processing.
  • the output positions of the R, Gb, Gr, and B pixel signals indicated by the pixel map 133 are equally arranged. Therefore, according to the first pixel addition method, a low-resolution image with reduced image quality degradation can be output.
  • FIG. 15 shows a configuration example of the solid-state imaging device 1 when the 4 ⁇ 4 pixel addition mode is executed by the second pixel addition method. Also in FIG. 15, as in FIG. 13, only the portion related to the 8 ⁇ 8 pixel region of the pixel array unit 11, the capacitance addition unit 13, and the AD conversion unit 14 is shown.
  • the center-of-gravity position is controlled by changing the exposure time (sensitivity) of a plurality of pixels to be added for both the vertical and horizontal center-of-gravity positions.
  • the solid-state imaging device 1 sets the pixels 31 in the first row, the third row, the sixth row, and the eighth row as high-sensitivity pixels that perform long-time exposure. Further, the solid-state imaging device 1 sets the pixels 31 in the second row, the fourth row, the fifth row, and the seventh row as low-sensitivity pixels that perform short-time exposure.
  • the solid-state imaging device 1 sets the pixels 31 in the first column, the third column, the sixth column, and the eighth column as high-sensitivity pixels that perform long-time exposure. Further, the solid-state imaging device 1 sets the pixels 31 in the second column, the fourth column, the fifth column, and the seventh column to low sensitivity pixels that perform short-time exposure.
  • the capacitance adding unit 13 the first column capacitive element CP1, the third column capacitive element CP3, the fifth column capacitive element CP5, and the seventh column capacitive element CP7 are connected in parallel.
  • the pixel signals accumulated in each of the capacitive element CP1, the capacitive element CP3, the capacitive element CP5, and the capacitive element CP7 are added together and output to the ADC 21-1 in the first column of the AD conversion unit 14.
  • the capacitor element CP2 in the second column, the capacitor element CP4 in the fourth column, the capacitor element CP6 in the sixth column, and the capacitor element CP8 in the eighth column are connected in parallel.
  • the pixel signals accumulated in each of the capacitive element CP2, the capacitive element CP4, the capacitive element CP6, and the capacitive element CP8 are added together and output to the ADC 21-8 in the eighth column of the AD conversion unit 14.
  • step S31 an exposure control process is executed for each pixel 31 of the pixel array unit 11. As a result, a predetermined exposure time is set for each pixel 31 of the pixel array unit 11, and exposure is performed.
  • the pixel map 141 shown in FIG. 16 shows the ratio of the exposure time of each 8 ⁇ 8 pixel 31 that is a processing unit for generating one pixel signal for each of R, Gb, Gr, and B in the 4 ⁇ 4 pixel addition mode. Show.
  • the value enclosed in angle brackets for each pixel 31 in the pixel map 141 indicates the exposure time of each pixel 31 when the exposure time of the pixel 31 with the shortest exposure time is used as a reference (1).
  • the exposure time of the pixel 31 set to low sensitivity in both horizontal and vertical is “1”, and the exposure time of the pixel 31 set only in horizontal or vertical is high sensitivity is “7”.
  • the exposure time of the pixel 31 in which both horizontal and vertical are set to high sensitivity is “49”.
  • step S32 vertical direction addition processing is executed. More specifically, the pixel signals of the low-sensitivity pixel 31 and the high-sensitivity pixel 31 in the vertical direction to be added are simultaneously read, and the pixel signals of a plurality of pixels in the vertical direction to be added are added. Accumulated in 13 capacitive elements CP.
  • the capacitive element CP of the capacitive addition unit 13 accumulates a vertical pixel addition signal obtained by adding pixel signals of a plurality of vertical pixels to be added.
  • the pixel map 142 shown in FIG. 16 is a conceptual diagram showing the position of the center of gravity in the 8 ⁇ 8 pixel region of the vertical pixel addition signal generated by the vertical direction addition processing.
  • the value ⁇ 49, 49, 7, 7> enclosed in angle brackets indicates that the vertical pixel addition signal has four pixels of exposure times “49”, “49”, “7”, “7”. This is a signal obtained by adding the pixel signals.
  • the value ⁇ 7, 7, 1, 1> enclosed in angle brackets indicates that the vertical pixel addition signal is a pixel signal of four pixels with exposure times “7”, “7”, “1”, “1”. It is shown that the signal is obtained by adding.
  • step S33 horizontal direction addition processing is executed. Specifically, pixel signals accumulated in a plurality of capacitance elements CP to be added by the capacitance adding unit 13 are simultaneously output, so that pixel signals of a plurality of pixels in the horizontal direction to be added are added.
  • the pixel signal added here is a vertical pixel addition signal that has been added in the vertical direction. Therefore, the process of step S33 generates a horizontal / vertical pixel addition signal obtained by weighted addition of pixel signals of a plurality of pixels to be added in both the vertical direction and the horizontal direction.
  • a pixel map 143 shown in FIG. 14 is a conceptual diagram showing the barycentric position in the 8 ⁇ 8 pixel region of the horizontal / vertical pixel addition signal generated by the horizontal direction addition processing.
  • the output positions of the R, Gb, Gr, and B pixel signals indicated by the pixel map 143 are equally arranged. Therefore, according to the second pixel addition method, it is possible to output a low-resolution image with reduced image quality degradation.
  • any of the first pixel addition method and the second pixel addition method 3/4 of the ADCs 21 out of the same number of ADCs 21 as the number of pixel columns can be paused. , Power consumption can be reduced.
  • the AD conversion unit 14 of the solid-state imaging device 1 is preliminarily configured only by the ADC 21 that is 3/4 of the number of pixel columns, the AD conversion unit 14 can be operated at a frame rate four times.
  • the first pixel addition method different exposure times are set in the vertical direction, and different capacitance ratios are set in the capacitance element CP of the capacitance addition unit 13 in the horizontal direction, thereby controlling the barycentric position of the output pixel signal. Is the method.
  • the second pixel addition method is a method of controlling the barycentric position of the output pixel signal by setting different exposure times for both the vertical direction and the horizontal direction.
  • the exposure time is the same for each row, so the number of pixel drive lines 17 for controlling the exposure and readout of the pixels 31 is reduced. It is possible to secure a wide opening area in the pixel.
  • the second pixel addition method when adopted as a method for realizing the low resolution mode, the degree of freedom of exposure time control of each pixel 31 is increased, so that various weight ratios can be flexibly selected and executed. Can do.
  • the solid-state imaging device 1 When the solid-state imaging device 1 is manufactured on a semiconductor substrate such as a silicon substrate, either the first pixel addition method or the second pixel addition method described above is used as a configuration for realizing the low resolution mode. A circuit configuration corresponding to only the selected method can be adopted.
  • the solid-state imaging device 1 it is also possible to manufacture the solid-state imaging device 1 so that both the first pixel addition method and the second pixel addition method can be selectively executed.
  • FIG. 17 shows a schematic configuration diagram of the solid-state imaging device 1 capable of selectively executing both the first pixel addition method and the second pixel addition method together with the all-pixel readout mode.
  • each pixel row of the pixel array unit 11 for example, four pixel drive lines 17 are wired to set different exposure times in units of four pixels in the horizontal direction.
  • the vertical signal lines 18 are wired corresponding to the pixel columns of the pixel array unit 11.
  • the capacitance adding unit 13 includes three capacitive elements CP1-1, a capacitive element CP1-2, and a capacitive element CP1-3 as the capacitive element CP1 connected to the ADC 21-1 in the first column of the AD conversion unit 14.
  • the pixel signal accumulated in the capacitive element CP1 is output to the ADC 21-1.
  • the capacitance adding unit 13 includes a capacitive element CP2 connected to the ADC 21-2 in the second column of the AD conversion unit 14, and a capacitive element CP3 connected to the ADC 21-3 in the third column of the AD conversion unit 14. .
  • the capacitances of the capacitive element CP2 and the capacitive element CP3 are set to be the same as the capacitances of the capacitive element CP1-1 and the capacitive element CP1-2.
  • the pixel signal accumulated in the capacitive element CP2 is output to the ADC 21-2, and the pixel signal accumulated in the capacitive element CP3 is output to the ADC 21-3.
  • the capacity adding unit 13 includes select switches SW1 to SW4.
  • the select switch SW1 switches the connection (on / off) between the vertical signal line 18 in the third column and the select switch SW2.
  • the select switch SW2 switches between connection to the first row capacitive element CP1-2 or capacitive element CP1-3, or non-connection that is not connected to either of them.
  • the select switch SW3 switches the connection between the vertical signal line 18 in the second column and the select switch SW4.
  • the select switch SW4 switches between connection with the capacitive element CP4-2 or the capacitive element CP4-3 in the fourth column, or non-connection in a state where neither is connected.
  • the capacity addition unit 13 has the same configuration as the first to fourth columns described above for the fifth to eighth columns.
  • the capacitance adding unit 13 includes a capacitive element CP6 connected to the ADC 21-6 in the sixth column of the AD conversion unit 14, and a capacitive element CP7 connected to the ADC 21-7 in the seventh column of the AD conversion unit 14. .
  • the capacitances of the capacitive elements CP6 and CP7 are set to be the same as the capacitances of the capacitive elements CP5-1 and CP5-2.
  • the pixel signal accumulated in the capacitive element CP6 is output to the ADC 21-6, and the pixel signal accumulated in the capacitive element CP7 is output to the ADC 21-7.
  • the capacity adding unit 13 includes select switches SW5 to SW8.
  • the select switch SW5 switches connection / disconnection (on / off) between the vertical signal line 18 in the seventh column and the select switch SW6.
  • the select switch SW6 switches between connection to the capacitor element CP5-2 or capacitor element CP5-3 in the fifth column, or non-connection that is not connected to either of them.
  • the select switch SW7 switches the connection between the vertical signal line 18 in the sixth column and the select switch SW8.
  • the select switch SW8 switches between connection to the capacitor element CP8-2 or capacitor element CP8-3 in the eighth column, or non-connection that is not connected to either of them.
  • the pixel signal of each pixel 31 in the first column is accumulated only in the capacitive element CP1-1 via the vertical signal line 18 in the first column, and then output to the ADC 21-1.
  • the pixel signal of each pixel 31 in the second column is accumulated in the capacitive element CP2 via the vertical signal line 18 in the second column, and then output to the ADC 21-2.
  • the pixel signal of each pixel 31 in the third column is accumulated in the capacitive element CP3 via the third column vertical signal line 18, and then output to the ADC 21-3.
  • the pixel signal of each pixel 31 in the fourth column is accumulated only in the capacitive element CP1-4 via the fourth column vertical signal line 18, and then output to the ADC 21-4.
  • the pixel signal generated in each pixel 31 of the pixel array unit 11 is output to the ADC 21 without being weighted (with equal weight).
  • the all-pixel readout mode can be executed.
  • FIG. 18 shows a connection example of the capacity adding unit 13 when the first pixel addition method is selected and the 2 ⁇ 2 pixel addition mode is executed.
  • the capacity adding unit 13 sets the select switches SW1 and SW3 to the connection state (ON). Further, the capacitance adding unit 13 sets the select switch SW2 to be connected to the capacitive element CP1-3, and sets the select switch SW4 to be connected to the capacitive element CP4-3.
  • the capacity adding unit 13 sets the select switches SW5 and SW7 to the connected state (ON). Further, the capacitance adding unit 13 sets the select switch SW6 to be connected to the capacitive element CP5-3, and sets the select switch SW8 to be connected to the capacitive element CP8-3.
  • the pixel signal of each pixel 31 in the first column is accumulated in the capacitive element CP1-1 via the vertical signal line 18 in the first column.
  • the pixel signal of each pixel 31 in the third column is accumulated in the capacitive element CP1-3 from the vertical signal line 18 in the third column via the select switches SW1 and SW2.
  • the pixel signals accumulated in the capacitive element CP1-1 and the capacitive element CP1-3 are added together and output to the ADC 21-1.
  • the pixel signal of each pixel 31 in the second column is accumulated in the capacitive element CP4-3 from the vertical signal line 18 in the second column via the select switches SW3 and SW4.
  • the pixel signal of each pixel 31 in the fourth column is accumulated in the capacitive element CP4-1 from the vertical signal line 18 in the fourth column.
  • the pixel signals accumulated in the capacitive element CP4-1 and the capacitive element CP4-3 are added together and output to the ADC 21-4.
  • the pixel signal of each pixel 31 in the fifth column is accumulated in the capacitive element CP5-1 through the vertical signal line 18 in the fifth column.
  • the pixel signal of each pixel 31 in the seventh column is stored in the capacitive element CP5-3 from the vertical signal line 18 in the seventh column via the select switches SW5 and SW6.
  • the pixel signals accumulated in the capacitive element CP5-1 and the capacitive element CP5-3 are added together and output to the ADC 21-5.
  • the pixel signal of each pixel 31 in the sixth column is accumulated in the capacitive element CP8-3 from the vertical signal line 18 in the sixth column via the select switches SW7 and SW8.
  • the pixel signal of each pixel 31 in the eighth column is accumulated in the capacitive element CP8-1 from the vertical signal line 18 in the eighth column.
  • the pixel signals accumulated in the capacitive element CP8-1 and the capacitive element CP8-3 are added together and output to the ADC 21-8.
  • the 2 ⁇ 2 pixel addition mode it is possible to execute the 2 ⁇ 2 pixel addition mode by the first pixel addition method.
  • the ADC 21-2, ADC 21-3, ADC 21-6, and ADC 21-7 are not used, so that the power supply to them can be turned off and the power consumption can be reduced. Can do.
  • FIG. 19 shows a connection example of the capacity addition unit 13 when the second pixel addition method is selected and the 2 ⁇ 2 pixel addition mode is executed.
  • the capacitor addition unit 13 sets the select switches SW1 and SW3 to the connection state (ON). Further, the capacitance adding unit 13 sets the select switch SW2 to be connected to the capacitive element CP1-2, and sets the select switch SW4 to be connected to the capacitive element CP4-2.
  • the capacity adding unit 13 sets the select switches SW5 and SW7 to the connected state (ON). Further, the capacitance adding unit 13 sets the select switch SW6 to be connected to the capacitive element CP5-2, and sets the select switch SW8 to be connected to the capacitive element CP8-2.
  • the pixel signal of each pixel 31 in the first column is accumulated in the capacitive element CP1-1 via the vertical signal line 18 in the first column.
  • the pixel signal of each pixel 31 in the third column is accumulated in the capacitive element CP1-2 from the vertical signal line 18 in the third column via the select switches SW1 and SW2.
  • the pixel signals accumulated in the capacitive element CP1-1 and the capacitive element CP1-2 are added together and output to the ADC 21-1.
  • the pixel signal of each pixel 31 in the second column is stored in the capacitive element CP4-2 from the vertical signal line 18 in the second column via the select switches SW3 and SW4.
  • the pixel signal of each pixel 31 in the fourth column is accumulated in the capacitive element CP4-1 from the vertical signal line 18 in the fourth column.
  • the pixel signals accumulated in the capacitive element CP4-1 and the capacitive element CP4-2 are added together and output to the ADC 21-4.
  • the pixel signal of each pixel 31 in the fifth column is accumulated in the capacitive element CP5-1 through the vertical signal line 18 in the fifth column.
  • the pixel signal of each pixel 31 in the seventh column is accumulated in the capacitive element CP5-2 from the vertical signal line 18 in the seventh column via the select switches SW5 and SW6.
  • the pixel signals accumulated in the capacitive element CP5-1 and the capacitive element CP5-2 are added together and output to the ADC 21-5.
  • the pixel signal of each pixel 31 in the sixth column is accumulated in the capacitive element CP8-2 from the vertical signal line 18 in the sixth column via the select switches SW7 and SW8.
  • the pixel signal of each pixel 31 in the eighth column is accumulated in the capacitive element CP8-1 from the vertical signal line 18 in the eighth column.
  • the pixel signals accumulated in the capacitive element CP8-1 and the capacitive element CP8-2 are added together and output to the ADC 21-8.
  • the 2 ⁇ 2 pixel addition mode it is possible to execute the 2 ⁇ 2 pixel addition mode by the second pixel addition method.
  • the ADC 21-2, ADC 21-3, ADC 21-6, and ADC 21-7 are not used, so that the power supply to them can be turned off and the power consumption can be reduced. Can do.
  • the circuit configuration of the solid-state imaging device 1 is a circuit configuration that can selectively execute both the first pixel addition method and the second pixel addition method when the low resolution mode is executed. You can also.
  • the solid-state imaging device 1 may have a circuit configuration that selectively executes the above-described 2 ⁇ 2 pixel addition mode and 4 ⁇ 4 pixel addition mode.
  • N ⁇ N is an integer of 2 or more
  • M is an integer of 2 or more different from N
  • the solid-state imaging device 1 described above can be applied to various electronic devices such as an imaging device such as a digital still camera or a digital video camera, a mobile phone having an imaging function, or other devices having an imaging function. it can.
  • FIG. 20 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • An imaging apparatus 201 illustrated in FIG. 20 includes an optical system 202, a shutter device 203, a solid-state imaging device 204, a drive circuit 205, a signal processing circuit 206, a monitor 207, and a memory 208, and displays still images and moving images. Imaging is possible.
  • the optical system 202 includes one or more lenses, guides light (incident light) from a subject to the solid-state image sensor 204, and forms an image on the light receiving surface of the solid-state image sensor 204.
  • the shutter device 203 is disposed between the optical system 202 and the solid-state imaging device 204, and controls the light irradiation period and the light-shielding period to the solid-state imaging device 204 according to the control of the drive circuit 205.
  • the solid-state image sensor 204 is configured by the solid-state image sensor 1 described above.
  • the solid-state imaging device 204 accumulates signal charges for a certain period in accordance with light imaged on the light receiving surface via the optical system 202 and the shutter device 203.
  • the signal charge accumulated in the solid-state image sensor 204 is transferred according to a drive signal (timing signal) supplied from the drive circuit 205.
  • the solid-state imaging device 204 may be configured as a single chip as a single unit, or may be configured as a part of a camera module packaged together with the optical system 202 or the signal processing circuit 206.
  • the drive circuit 205 outputs a drive signal for controlling the transfer operation of the solid-state image sensor 204 and the shutter operation of the shutter device 203 to drive the solid-state image sensor 204 and the shutter device 203.
  • the signal processing circuit 206 performs various kinds of signal processing on the pixel signal output from the solid-state imaging device 204.
  • An image (image data) obtained by the signal processing by the signal processing circuit 206 is supplied to the monitor 207 and displayed, or supplied to the memory 208 and stored (recorded).
  • Embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
  • this technique can also take the following structures.
  • Pixel addition that outputs a horizontal / vertical pixel addition signal obtained by adding pixel signals of pixels having different weights in the vertical direction and pixel signals of pixels having different weights in the horizontal direction among the plurality of pixels arranged in a matrix
  • a solid-state imaging device comprising: an AD conversion unit that performs AD conversion on the horizontal / vertical pixel addition signal output from the pixel addition unit.
  • the pixel addition unit generates pixel signals of a plurality of pixels having different weights in the vertical direction by controlling exposure times of the plurality of pixels in the vertical direction to different times.
  • the pixel addition unit includes an accumulation unit that accumulates the pixel signal corresponding to a pixel column, and a plurality of accumulation units corresponding to the plurality of pixels to be added in the horizontal direction are connected in parallel.
  • a solid-state imaging device according to (1) or (2).
  • the capacity ratio of the plurality of storage units connected in parallel is equal to the weight of the plurality of pixels to be added in the horizontal direction,
  • the pixel addition unit adds the pixel signals of the plurality of pixels in the horizontal direction having the same exposure time, which are accumulated in the plurality of accumulation units having different capacity ratios, so that a plurality of pixels having different weights in the horizontal direction are added.
  • the solid-state imaging device according to any one of (1) to (3).
  • the pixel addition unit adds the pixel signals of the plurality of pixels in the horizontal direction that have different exposure times and accumulated in the plurality of storage units, thereby adding the pixel signals of the plurality of pixels having different weights in the horizontal direction.
  • the solid-state imaging device according to any one of (1) to (3).
  • the capacity ratio of the plurality of storage units connected in parallel can be switched
  • the pixel adding unit includes: The pixel signals of the plurality of pixels in the horizontal direction, which are accumulated in the plurality of accumulation units having the same capacitance ratio and have different exposure times, Or The pixel signals of the plurality of pixels in the horizontal direction having the same exposure time, which are held in the plurality of storage units having the capacity ratio equal to the weight of the plurality of pixels to be added in the horizontal direction, are added,
  • the solid-state imaging device according to any one of (1) to (3), wherein one of the plurality of pixels is selectively executed to add pixel signals of a plurality of pixels having different weights in the horizontal direction.
  • Solid-state image sensor Out of a plurality of pixels arranged in a matrix, a pixel signal of a plurality of pixels having different weights in the vertical direction and a pixel signal of a plurality of pixels having different weights in the horizontal direction are output, and a horizontal / vertical pixel addition signal is output.
  • An electronic device comprising: a solid-state imaging device comprising: an AD conversion unit that performs AD conversion on the horizontal / vertical pixel addition signal output from the pixel addition unit.
  • 1 solid-state imaging device 11 pixel array unit, 12 vertical drive unit, 13 capacity addition unit, 14 AD conversion unit, 15 horizontal drive unit, 16 system control unit, 21 ADC, 31 pixels, 201 imaging device, 204 solid-state imaging device

Abstract

　本技術は、低解像度画像を出力する場合の消費電力を低減させることができるようにする固体撮像素子およびその駆動方法、並びに電子機器に関する。 固体撮像素子において、画素加算部は、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する。AD変換部は、画素加算部から出力された水平垂直画素加算信号をAD変換する。本技術は、例えば、固体撮像素子等に適用できる。

Description

固体撮像素子およびその駆動方法、並びに電子機器
　本技術は、固体撮像素子およびその駆動方法、並びに電子機器に関し、特に、低解像度画像を出力する場合の消費電力を低減させることができるようにする固体撮像素子およびその駆動方法、並びに電子機器に関する。
　昨今の撮像装置は、高解像度の画像撮影のために、数１００万～数１０００万画素の極めて多数の画素を持つ撮像素子を備えたものが多くなってきている。しかし、高解像度での撮像を必要としない場合もある。また、高解像度画像をメモリに記録すると、必要となるメモリ容量が増大するので、記録可能な画像枚数を優先したい場合もある。
　このような状況を考慮し、高画素数の撮像素子を備えた撮像装置では、撮像素子からの出力画素信号をそのままメモリに記録せず、出力画素数を間引く処理や、複数画素の加算演算などを含む合成処理によって、総画素数を削減してメモリに記録する処理が多く行われている。このような画素数削減処理を開示した技術として、例えば特許文献１がある。
特開２０１２－１７５６００号公報
　このような画素数を削減した低解像度画像を出力する場合には、消費電力も、より低減できることが望ましい。
　本技術は、このような状況に鑑みてなされたものであり、低解像度画像を出力する場合の消費電力を低減させることができるようにするものである。
　本技術の第１の側面の固体撮像素子は、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部とを備える。
　本技術の第２の側面の固体撮像素子の駆動方法は、固体撮像素子が、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力し、出力された前記水平垂直画素加算信号をAD変換する。
　本技術の第３の側面の電子機器は、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部とを備える固体撮像素子を備える。
　本技術の第１乃至第３の側面においては、行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号が出力され、出力された前記水平垂直画素加算信号がAD変換される。
　固体撮像素子および電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術の第１乃至第３の側面によれば、低解像度画像を出力する場合の消費電力を低減させることができる。
本技術が適用された固体撮像素子の概略構成を示すブロック図である。 画素アレイ部の画素配列例を示す図である。 画素回路の例を示す図である。 ２×２の画素加算モードの処理を説明する図である。 ２×２の画素加算モードの処理を説明する図である。 垂直方向の画素の感度制御について説明する図である。 垂直方向の画素の感度制御について説明する図である。 水平方向の画素の感度制御について説明する図である。 第１の画素加算方法で２×２の画素加算モードの処理手順を説明する図である。 各画素の駆動制御のタイミングチャートを示す図である。 ２×２の画素加算モードの第２の画素加算方法を説明する図である。 第２の画素加算方法で２×２の画素加算モードの処理手順を説明する図である。 ４×４の画素加算モードの第１の画素加算方法を説明する図である。 第１の画素加算方法で４×４の画素加算モードの処理手順を説明する図である。 ４×４の画素加算モードの第２の画素加算方法を説明する図である。 第２の画素加算方法で４×４の画素加算モードの処理手順を説明する図である。 第１の画素加算方法と第２の画素加算方法を併用する固体撮像素子の概略構成図である。 第１の画素加算方法で実行する場合の接続例を説明する図である。 第２の画素加算方法で実行する場合の接続例を説明する図である。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
＜固体撮像素子の構成例＞
　図１は、本技術が適用された固体撮像素子の概略構成を示すブロック図である。
　図１に示される固体撮像素子１は、画素アレイ部１１、垂直駆動部１２、容量加算部１３、AD変換部１４、水平駆動部１５、システム制御部１６、画素駆動線１７、垂直信号線１８、信号処理部１９、及びDAC２０から構成されている。
　画素アレイ部１１は、受光した光量に応じた光電荷を生成しかつ蓄積する光電変換部を有する画素が行方向及び列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向、即ち、水平方向を言い、列方向とは画素列の画素の配列方向、即ち、垂直方向を言う。画素の具体的な回路構成については後述する。
　画素アレイ部１１の行列状の画素配列に対して、画素行ごとに画素駆動線１７が水平方向に沿って配線され、画素列ごとに垂直信号線１８が垂直方向に沿って配線されている。画素駆動線１７は、画素から画素信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
　垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。垂直駆動部１２の具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素から画素信号を読み出すために、画素アレイ部１１の画素を行単位で順に選択走査する。画素から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素の光電変換部から不要な電荷が掃き出されることによって光電変換部がリセットされる。そして、この掃出し走査系による不要電荷を掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される画素信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素における光電荷の露光期間となる。
　垂直駆動部１２によって選択走査された画素行の各画素から出力される画素信号は、画素列ごとに垂直信号線１８の各々を通して容量加算部１３に入力される。
　容量加算部１３は、垂直信号線１８を介して入力される画素信号を蓄積する容量素子（図８の容量素子CPなど）を、画素列に対応して備える。容量加算部１３は、複数画素の画素信号を一つの画素信号として出力する場合に、水平方向の複数画素の画素信号を加算する。容量加算部１３は、垂直駆動部１２とともに、水平方向および垂直方向に複数の画素の画素信号を加算した水平垂直画素加算信号を出力する画素加算部を構成している。
　AD変換部１４は、複数のADC(Analog-Digital Converter)２１を有し、各々のADC２１は、画素アレイ部１１の画素列に対応して配置されている。各ADC２１は、同列の画素から垂直信号線１８を介して供給される画素信号を、CDS(Correlated Double Sampling；相関２重サンプリング)処理し、さらにAD変換処理する。
　ADC２１には、参照信号生成部としてのDAC（Digital to Analog Converter）２０から、時間経過に応じてレベル（電圧）が階段状に変化するランプ信号が供給される。
　ADC２１は、画素アレイ部１１の同列の画素が出力する画素信号と、DAC２０からのランプ信号とを比較するコンパレータ（比較器）と、コンパレータの比較時間をカウントするアップダウンカウンタを有する。
　コンパレータ（比較器）は、画素信号とランプ信号とを比較して得られる差信号をアップダウンカウンタに出力する。例えば、ランプ信号が画素信号より大である場合にはHi(High)の差信号がアップダウンカウンタに供給され、ランプ信号が画素信号より小である場合にはLo(Low)の差信号がアップダウンカウンタに供給される。
　アップダウンカウンタは、P相（Preset Phase）AD変換期間で、Hiの差信号が供給されている間だけダウンカウントするとともに、D相（Data Phase）AD変換期間で、Hiの差信号が供給されている間だけアップカウントする。そして、アップダウンカウンタは、P相AD変換期間のダウンカウント値と、D相AD変換期間のアップカウント値との加算結果を、CDS処理およびAD変換処理後の画素データとして出力する。なお、P相AD変換期間でアップカウントし、D相AD変換期間でダウンカウントしてもよい。
　このCDS処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。また、AD変換処理により、アナログの画素信号がデジタル信号に変換される。AD変換後の画素信号は、水平駆動部１５によって出力されるまで、ADC２１で一時的に保持される。
　水平駆動部１５は、シフトレジスタやアドレスデコーダなどによって構成され、例えば、AD変換部１４の画素列に対応するADC２１を順番に選択する。この水平駆動部１５による選択走査により、ADC２１で一時的に保持されている画素信号が順番に出力される。
　システム制御部１６は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、AD変換部１４、及び、水平駆動部１５などの駆動制御を行う。
　信号処理部１９は、少なくとも演算処理機能を有し、AD変換部１４から出力される画素信号に対して演算処理等の種々の信号処理を行う。
　DAC（Digital to Analog Converter）２０は、時間経過に応じてレベル（電圧）が階段状に変化するランプ信号を、参照信号として生成し、AD変換部１４の各ADC２１に出力する。
＜画素配列例＞
　図２は、画素アレイ部１１の画素配列例を示している。
　画素アレイ部１１には、行列状に複数の画素３１が配列されている。なお、図２では、画素アレイ部１１に含まれる画素３１のうち、８×８（垂直方向×水平方向）の６４画素の配列だけが示されているが、その他の画素３１についても同様である。
　画素アレイ部１１における各画素３１の配列は、Ｒ（赤）、Ｇｂ、（緑）Ｇｒ（緑）、Ｂ（青）の２×２からなる４画素を一組として、その４画素を水平方向および垂直方向に繰り返し配列させたベイヤー配列となっている。なお、以下において、Ｒ、Ｇｂ、Ｇｒ、Ｂの画素３１を、それぞれ、Ｒ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素ともいう。
　図２に示される各画素３１のうち、垂直方向に並ぶ４画素の領域である画素領域３２の画素回路が、例えば、図３に示すように構成されている。
＜画素の回路構成＞
　図２に示した画素領域３２において垂直方向に並ぶ４画素は、Ｇｂ画素、Ｒ画素、Ｇｂ画素、Ｒ画素の画素配列であり、Ｇｂ画素とＲ画素がそれぞれ２画素となるので、図３の説明では、便宜的に、画素領域３２の上の画素３１から順に、Ｇｂ１画素、Ｒ１画素、Ｇｂ２画素、Ｒ２画素として区別して説明する。
　画素領域３２は、光電変換部４１乃至４４、転送トランジスタ４５乃至４８、ＦＤ（フローティングディフュージョン）４９、リセットトランジスタ５０、増幅トランジスタ５１、及び選択トランジスタ５２により構成される。
　光電変換部４１乃至４４のそれぞれは、例えば、PN接合のフォトダイオードで構成され、光を受光して光電荷を生成し、蓄積する。
　転送トランジスタ４５は、駆動信号Ｔ１がアクティブ状態になるとこれに応答して導通状態になることで、光電変換部４１に蓄積されている光電荷をＦＤ４９に転送する。転送トランジスタ４６は、駆動信号Ｔ２がアクティブ状態になるとこれに応答して導通状態になることで、光電変換部４２に蓄積されている光電荷をＦＤ４９に転送する。転送トランジスタ４７は、駆動信号Ｔ３がアクティブ状態になるとこれに応答して導通状態になることで、光電変換部４３に蓄積されている光電荷をＦＤ４９に転送する。転送トランジスタ４８は、駆動信号Ｔ４がアクティブ状態になるとこれに応答して導通状態になることで、光電変換部４４に蓄積されている光電荷をＦＤ４９に転送する。
　光電変換部４１と転送トランジスタ４５は、Ｇｂ１画素の画素内に配置され、光電変換部４２と転送トランジスタ４６は、Ｒ１画素の画素内に配置される。また、光電変換部４３と転送トランジスタ４７は、Ｇｂ２画素の画素内に配置され、光電変換部４４と転送トランジスタ４８は、Ｇｂ２画素の画素内に配置される。
　ＦＤ４９は、光電変換部４１乃至４４から供給された光電荷を蓄積する。
　リセットトランジスタ５０は、駆動信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ４９の電位を所定のレベル（リセット電圧）にリセットする。
　増幅トランジスタ５１は、ソース電極が選択トランジスタ５２を介して垂直信号線１８に接続されることにより、垂直信号線１８の一端に接続される定電流源回路部の負荷MOS（図示せず）とソースフォロワ回路を構成する。
　選択トランジスタ５２は、増幅トランジスタ５１のソース電極と垂直信号線１８との間に接続されている。駆動信号ＳＥＬは、選択トランジスタ５２のゲート電極に選択信号として印加される。そして、選択トランジスタ５２は、駆動信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となり、画素領域３２を選択状態として増幅トランジスタ５１から出力される画素信号を垂直信号線１８に出力する。
　以上のように、画素領域３２では、光電変換部４１乃至４４及び転送トランジスタ４５乃至４８は各画素３１に独立して設けられるが、ＦＤ４９、リセットトランジスタ５０、増幅トランジスタ５１、及び選択トランジスタ５２は、画素領域３２の４画素で共有されている。
　画素アレイ部１１は、例えば、図３に示した４画素単位の画素領域３２の回路が、垂直方向と水平方向に繰り返し配置される構成となっている。なお、画素アレイ部１１の回路構成として、これ以外の構成を採用してもよい。
　以上のような構成を有する固体撮像素子１は、動作モードとして、画素アレイ部１１の全画素から画素信号を出力する全画素読み出しモードと、画素アレイ部１１の画素数よりも少ない画素数の画素信号を出力する低解像度モードを有する。低解像度モードが実行される場合、固体撮像素子１は、行列状に配置された複数の画素３１の水平方向と垂直方向のそれぞれにおいて、複数の画素３１の画素信号を加算することにより画素数を削減した画素信号を出力する。
　以下、固体撮像素子１の低解像度モードが実行される場合の動作について説明する。
＜２×２の画素加算モードの例＞
　初めに、画素行および画素列において同色の２画素の画素信号を加算した画素加算信号を出力する２×２の画素加算モードの処理について説明する。
　図４に示される画素ブロック７１は、２×２の画素加算モードにおける画素加算の処理単位となる４×４画素の画素領域を示している。
　２×２の画素加算モードにおけるＧｂ画素の画素信号は、画素ブロック７１のうち、左上側の３×３の画素ブロック８１に含まれる４つのＧｂ画素の画素信号を加算して求められる。このとき、固体撮像素子１は、４つのＧｂ画素の画素信号を加算したときの重心位置９１が、図４に示されるように、画素ブロック８１の中心画素の左上端部となるように制御する。重心位置９１は、水平方向については、同行の２つのＧｂ画素の画素間を、１：３の距離比に分割した位置に相当し、また、垂直方向については、同列の２つのＧｂ画素の画素間を、１：３の距離比に分割した位置に相当する。
　また、２×２の画素加算モードにおけるＢ画素の画素信号は、画素ブロック７１のうち、右上側の３×３の画素ブロック８２に含まれる４つのＢ画素の画素信号を加算して求められる。このとき、固体撮像素子１は、４つのＢ画素の画素信号を加算したときの重心位置９２が、図４に示されるように、画素ブロック８２の中心画素の右上端部となるように制御する。重心位置９２は、水平方向については、同行の２つのＢ画素の画素間を、１：３の距離比に分割した位置に相当し、また、垂直方向については、同列の２つのＢ画素の画素間を、１：３の距離比に分割した位置に相当する。
　同様に、２×２の画素加算モードにおけるＲ画素の画素信号は、画素ブロック７１のうち、左下側の３×３の画素ブロック８３に含まれる４つのＲ画素の画素信号を加算して求められる。このとき、固体撮像素子１は、４つのＲ画素の画素信号を加算したときの重心位置９３が、図４に示されるように、画素ブロック８３の中心画素の右下端部となるように制御する。重心位置９３は、水平方向については、同行の２つのＲ画素の画素間を、１：３の距離比に分割した位置に相当し、また、垂直方向については、同列の２つのＲ画素の画素間を、１：３の距離比に分割した位置に相当する。
　また、２×２の画素加算モードにおけるＧｒ画素の画素信号は、画素ブロック７１のうち、右下側の３×３の画素ブロック８４に含まれる４つのＧｒ画素の画素信号を加算して求められる。このとき、固体撮像素子１は、４つのＧｒ画素の画素信号を加算したときの重心位置９４が、図４に示されるように、画素ブロック８４の中心画素の右下端部となるように制御する。重心位置９４は、水平方向については、同行の２つのＧｒ画素の画素間を、１：３の距離比に分割した位置に相当し、また、垂直方向については、同列の２つのＧｒ画素の画素間を、１：３の距離比に分割した位置に相当する。
　固体撮像素子１は、以上のように画素加算モードにおける画素信号の出力位置を、加算対象の複数画素の中心値からずらした位置とする。これにより、図５に示すように、出力画像全体としては、２×２の画素加算モードにおけるＲ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素それぞれの出力位置が均等となるので、偽色等を低減し、低解像度の画像を出力する場合の画質劣化を低減させることができる。
＜第１の画素加算方法＞
　次に、２×２の画素加算モードにおいて、画素信号の出力位置を、加算対象の複数画素の中心値からずらした画素加算信号を生成する第１の画素加算方法について説明する。
　第１の画素加算方法では、垂直方向の重心位置については、固体撮像素子１は、加算対象の複数画素の露光時間（感度）を変えることで、重心位置を制御する。
　一方、水平方向の重心位置については、固体撮像素子１は、加算対象の複数画素の画素信号を蓄積する容量加算部１３の容量素子の容量比を変えることで、重心位置を制御する。
　初めに、図６及び図７を参照して、画素アレイ部１１の垂直方向の画素３１の感度制御について説明する。
　図６に示すように、画素アレイ部１１の各画素行を、上から順に、第１行（Ｌ１）、第２行（Ｌ２）、第３行（Ｌ３）、・・と呼ぶことにする。固体撮像素子１は、第１行の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２行および第３行の各画素３１を、短時間露光を行う低感度画素に設定し、第４行および第５行の各画素３１を、長時間露光を行う高感度画素に設定する。以下同様に、２行単位で、高感度の画素行と、低感度の画素行が割り当てられる。
　ここで、短時間露光を行う低感度画素と、長時間露光を行う高感度画素の感度比は、１：３に設定される。すなわち、低感度画素の露光時間：高感度画素の露光時間＝１：３である。
　この場合、図７に示すように、例えば、高感度に設定された第１行のＧｂ画素と、低感度に設定された第３行のＧｂ画素との重心位置１０１は、第１行のＧｂ画素の下端部となる。すなわち、重心位置１０１は、第１行のＧｂ画素と第３行のＧｂ画素の画素中心間を、１：３の距離比に分割した位置に相当する。
　このように、垂直方向の重心位置については、加算対象の複数画素の露光時間を変えることで、重心位置を制御することができる。
　次に、図８を参照して、画素アレイ部１１の水平方向の画素３１の感度制御について説明する。
　図８は、第１の画素加算方法により２×２の画素加算モードを実行する場合の容量加算部１３の構成を説明する図である。
　なお、図８では、画素アレイ部１１の一部（８×８の画素配列）と、それに対応する容量加算部１３とAD変換部１４の構成が示されている。
　容量加算部１３は、図８に示すように、画素アレイ部１１の画素列に対応して、容量素子（キャパシタ）CPを備える。容量加算部１３の各容量素子CPは、垂直信号線１８を介して供給される画素信号を蓄積する。
　容量加算部１３では、第１列（Ｃ１）の容量素子CP１と第３列（Ｃ３）の容量素子CP３が並列に接続されており、第１列の容量素子CP１と第３列の容量素子CP３の容量比がCP１：CP３＝３：１に設定されている。第１列の容量素子CP１と第３列の容量素子CP３のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第１列のADC２１－１に出力される。
　また、容量加算部１３では、第２列（Ｃ２）の容量素子CP２と第４列（Ｃ４）の容量素子CP４が並列に接続されており、第２列の容量素子CP２と第４列の容量素子CP４の容量比がCP２：CP４＝１：３に設定されている。第２列の容量素子CP２と第４列の容量素子CP４のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第４列のADC２１－４に出力される。
　同様に、第５列（Ｃ５）の容量素子CP５と第７列（Ｃ７）の容量素子CP７が並列に接続されており、第５列の容量素子CP５と第７列の容量素子CP７の容量比がCP５：CP７＝３：１に設定されている。第５列の容量素子CP５と第７列の容量素子CP７のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第５列のADC２１－５に出力される。
　また、第６列（Ｃ６）の容量素子CP６と第８列（Ｃ８）の容量素子CP８が並列に接続されており、第６列の容量素子CP６と第８列の容量素子CP８の容量比がCP６：CP８＝１：３に設定されている。第６列の容量素子CP６と第８列の容量素子CP８のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第８列のADC２１－８に出力される。
　なお、第１の画素加算方法による２×２の画素加算モードでは、ADC２１－２、ADC２１－３、ADC２１－６、およびADC２１－７は使用されない。したがって、未使用のADC２１については電源供給をオフすることができるので、消費電力を低減させることができる。
　次に、図９を参照して、第１の画素加算方法で２×２の画素加算モードを実行する場合の処理手順について説明する。
　初めに、ステップＳ１において、画素アレイ部１１の各画素３１に対して露光制御処理が実行される。これにより、画素アレイ部１１の画素行ごとに高感度または低感度のいずれかの露光時間が設定され、露光が行われる。
　図９に示される画素マップ１１１は、２×２の画素加算モードにおいてＲ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号を生成する処理単位である４×４の各画素３１の露光時間の比を示している。
　画素マップ１１１の各画素３１に示される山括弧で囲まれた値は、低感度画素の露光時間を基準（１）としたときの各画素３１の露光時間を示している。低感度画素の露光時間が「１」であり、高感度画素の露光時間が「３」であり、低感度画素と高感度画素の露光時間の比（感度比）は１対３となっている。
　次に、ステップＳ２において、垂直方向加算処理が実行される。具体的には、加算対象の垂直方向の低感度の画素３１と高感度の画素３１の画素信号が同時に読み出されることで、加算対象の垂直方向の複数画素の画素信号が加算され、容量加算部１３の容量素子CPに蓄積される。容量加算部１３の容量素子CPは、加算対象の垂直方向の複数画素の画素信号を加算した垂直画素加算信号を蓄積する。
　図９の画素マップ１１２は、垂直方向加算処理により生成された垂直画素加算信号の４×４の画素領域内での重心位置を示す概念図である。
　画素マップ１１２において、山括弧で囲まれた値＜３＋１＞は、その垂直画素加算信号が、低感度画素の露光時間「１」の画素信号と、高感度画素の露光時間「３」の画素信号を加算した信号であることを示している。
　続いて、ステップＳ３において、水平方向加算処理が実行される。具体的には、容量加算部１３の加算対象の複数の容量素子CPに蓄積された画素信号が同時に出力されることで、加算対象の水平方向の複数画素の画素信号が加算される。ここで加算される画素信号は、垂直方向について加算済みの垂直画素加算信号である。したがって、ステップＳ３の処理により、垂直方向と水平方向の両方の加算対象の複数画素の画素信号を加重加算した水平垂直画素加算信号が生成される。
　図９の画素マップ１１３は、水平方向加算処理により生成された水平垂直画素加算信号の４×４の画素領域内での重心位置を示す概念図である。画素マップ１１３が示すＲ、Ｇｂ、Ｇｒ、Ｂの画素信号の出力位置は、図４に示した画素ブロック７１に対するＲ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素の重心位置９１乃至９４と一致する。したがって、第１の画素加算方法によれば、２×２の画素加算モードにおけるＲ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素の出力位置を均等に配置することができ、画質劣化を低減した低解像度画像を出力することができる。
＜駆動タイミングチャート＞
　図１０は、画素アレイ部１１の各画素３１の駆動制御のタイミングチャートを示している。
　高感度に設定される行の各画素３１では、露光時間が時間ＬＴに設定される。一方、低感度に設定される行の各画素３１では、露光時間が、時間ＬＴの１／３の時間である時間ＳＴに設定される。
　時刻ｔ１において、長い露光時間ＬＴだけ露光した第１行（Ｌ１）の各画素３１と、短い露光時間ＳＴだけ露光した第３行（Ｌ３）の各画素３１の画素信号が、同時に読み出される。
　次に、時刻ｔ２において、短い露光時間ＳＴだけ露光した第２行（Ｌ２）の各画素３１と、長い露光時間ＬＴだけ露光した第４行（Ｌ４）の各画素３１の画素信号が、同時に読み出される。
　次に、時刻ｔ３において、長い露光時間ＬＴだけ露光した第５行（Ｌ５）の各画素３１と、短い露光時間ＳＴだけ露光した第７行（Ｌ７）の各画素３１の画素信号が、同時に読み出される。
　次に、時刻ｔ４において、短い露光時間ＳＴだけ露光した第６行（Ｌ６）の各画素３１と、長い露光時間ＬＴだけ露光した第８行（Ｌ８）の各画素３１の画素信号が、同時に読み出される。
　第９行（Ｌ９）以降の各画素３１の画素信号についても同様に駆動制御される。
　以上のように、第１の画素加算方法では、垂直方向については、露光時間（感度）を変えることで、加算対象の複数画素の重みが制御され、水平方向については、容量素子CPの容量比を変えることで、加算対象の複数画素の重みが制御される。これにより、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力することができる。
＜第２の画素加算方法＞
　次に、図１１を参照して、２×２の画素加算モードにおいて、画素信号の出力位置を、加算対象の複数画素の中心値からずらした画素加算信号を生成する第２の画素加算方法について説明する。
　図１１は、第２の画素加算方法により２×２の画素加算モードを実行する場合の固体撮像素子１の構成例を示している。なお、図１１では、図８と同様に、画素アレイ部１１、容量加算部１３、およびAD変換部１４の一部のみが示されている。
　第２の画素加算方法では、固体撮像素子１は、垂直方向と水平方向のいずれの重心位置についても、加算対象の複数画素の露光時間（感度）を変えることで、重心位置を制御する。
　具体的には、固体撮像素子１は、垂直方向に着目すると、第１行の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２行および第３行の各画素３１を、短時間露光を行う低感度画素に設定し、第４行および第５行の各画素３１を、長時間露光を行う高感度画素に設定する。以下同様に、２行単位で、高感度の画素行と、低感度の画素行が割り当てられる。
　また、水平方向に着目すると、固体撮像素子１は、第１列の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２列および第３列の各画素３１を、短時間露光を行う低感度画素に設定し、第４列および第５列の各画素３１を、長時間露光を行う高感度画素に設定する。以下同様に、２列単位で、高感度の画素列と、低感度の画素列が割り当てられる。
　なお、画素行の各画素３１に対して、異なる露光時間を設定して制御する技術としては、例えば、特開２００４－２８２５５２号公報に開示された技術を採用することができる。
　一方、容量加算部１３については、第１の画素加算方法では、水平方向の加重比が容量比で制御されていたが、第２の画素加算方法では、水平方向の加重比も露光時間比で制御されるため、加算対象の容量素子CPの容量比は等しく設定される。
　具体的には、容量加算部１３の第１列の容量素子CP１と第３列の容量素子CP３とが並列に接続されており、第１列の容量素子CP１と第３列の容量素子CP３の容量比がCP１：CP３＝１：１に設定されている。第１列の容量素子CP１と第３列の容量素子CP３のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第１列のADC２１－１に出力される。
　また、容量加算部１３の第２列の容量素子CP２と第４列の容量素子CP４とが並列に接続されており、第２列の容量素子CP２と第４列の容量素子CP４の容量比がCP２：CP４＝１：１に設定されている。第２列の容量素子CP２と第４列の容量素子CP４のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第４列のADC２１－４に出力される。
　第５列の容量素子CP５と第７列の容量素子CP７とが並列に接続されており、第５列の容量素子CP５と第７列の容量素子CP７の容量比がCP５：CP７＝１：１に設定されている。第５列の容量素子CP５と第７列の容量素子CP７のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第５列のADC２１－５に出力される。
　また、第６列の容量素子CP６と第８列の容量素子CP８とが並列に接続されており、第６列の容量素子CP６と第８列の容量素子CP８の容量比がCP６：CP８＝１：１に設定されている。第６列の容量素子CP６と第８列の容量素子CP８のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第８列のADC２１－８に出力される。
　第２の画素加算方法による２×２の画素加算モードにおいても、ADC２１－２、ADC２１－３、ADC２１－６、およびADC２１－７は使用されない。したがって、未使用のADC２１については電源供給をオフすることができるので、消費電力を低減させることができる。
　次に、図１２を参照して、第２の画素加算方法で２×２の画素加算モードを実行する場合の処理手順について説明する。
　初めに、ステップＳ１１において、画素アレイ部１１の各画素３１に対して露光制御処理が実行される。これにより、画素アレイ部１１の各画素３１に対して、所定の露光時間が設定され、露光が行われる。
　図１２に示される画素マップ１２１は、２×２の画素加算モードにおいてＲ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号を生成する処理単位である４×４の各画素３１の露光時間の比を示している。
　画素マップ１２１の各画素３１に示される山括弧で囲まれた値は、露光時間が最も短い画素３１の露光時間を基準（１）としたときの各画素３１の露光時間を示している。水平および垂直のいずれにおいても低感度に設定された画素３１の露光時間が＜１＞であり、水平または垂直の一方のみが高感度に設定された画素３１の露光時間が＜３＞であり、水平および垂直の両方が高感度に設定された画素３１の露光時間が＜９＞となっている。
　次に、ステップＳ１２において、垂直方向加算処理が実行される。具体的には、加算対象の垂直方向の低感度の画素３１と高感度の画素３１の画素信号が同時に読み出されることで、加算対象の垂直方向の複数画素の画素信号が加算され、容量加算部１３の容量素子CPに蓄積される。容量加算部１３の容量素子CPは、加算対象の垂直方向の複数画素の画素信号を加算した垂直画素加算信号を蓄積する。
　図１２に示される画素マップ１２２は、垂直方向加算処理により生成された垂直画素加算信号の４×４の画素領域内での重心位置を示す概念図である。
　画素マップ１２２において、山括弧で囲まれた値＜３＋１＞は、その垂直画素加算信号が、露光時間「１」の画素信号と、露光時間「３」の画素信号を加算した信号であることを示している。また、山括弧で囲まれた値＜９＋３＞は、その垂直画素加算信号が、露光時間「９」の画素信号と、露光時間「３」の画素信号を加算した信号であることを示している。
　続いて、ステップＳ１３において、水平方向加算処理が実行される。具体的には、容量加算部１３の加算対象の複数の容量素子CPに蓄積された画素信号が同時に出力されることで、加算対象の水平方向の複数画素の画素信号が加算される。ここで加算される画素信号は、垂直方向について加算済みの垂直画素加算信号である。したがって、ステップＳ１３の処理により、垂直方向と水平方向の両方の加算対象の複数画素の画素信号を加重加算した水平垂直画素加算信号が生成される。
　図１２に示される画素マップ１２３は、水平方向加算処理により生成された水平垂直画素加算信号の４×４の画素領域内での重心位置を示す概念図である。画素マップ１２３が示すＲ、Ｇｂ、Ｇｒ、Ｂの画素信号の出力位置は、図４に示した画素ブロック７１に対するＲ画素、Ｇｂ画素、Ｇｒ画素、Ｂ画素の重心位置９１乃至９４と一致する。したがって、第２の画素加算方法によれば、２×２の画素加算モードにおけるＲ画素、Ｇｂ画素、Ｇｒ画素、およびＢ画素の出力位置を均等に配置することができ、画質劣化を低減した低解像度画像を出力することができる。
　以上のように、第２の画素加算方法では、垂直方向と水平方向のいずれにおいても、露光時間（感度）を変えることで、加算対象の複数画素の重みが制御される。これにより、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力することができる。
　第１の画素加算方法と第２の画素加算方法のいずれにおいても、AD変換の前で水平方向の複数画素の画素信号を加重加算するので、画素列の列数と同数のADC２１のうち、１／２のADC２１を休止させることができ、消費電力を低減させることができる。固体撮像素子１のAD変換部１４が画素列の列数の１／２のADC２１のみで予め構成される場合には、２倍のフレームレートで動作させることができる。
＜４×４の画素加算モードの例＞
　上述の例では、低解像度モードの例として、画素行および画素列において同色の２画素の画素信号を加算する２×２の画素加算モードの処理の例について説明した。
　次に、その他の低解像度モードの処理の例として、画素行および画素列において同色の４画素の画素信号を加算する４×４の画素加算モードの処理について説明する。
＜第１の画素加算方法＞
　図１３は、第１の画素加算方法により４×４の画素加算モードを実行する場合の固体撮像素子１の構成例を示している。
　４×４の画素加算モードでは、８×８の画素領域から、Ｒ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号が生成される。そのため、図１３では、画素アレイ部１１の８×８の画素領域と、それに対応する容量加算部１３およびAD変換部１４の部分のみを示している。
　第１の画素加算方法で４×４の画素加算モードを実行する場合、固体撮像素子１は、第１行、第３行、第６行、および第８行の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２行、第４行、第５行、および第７行の各画素３１を、短時間露光を行う低感度画素に設定する。
　ここで、短時間露光を行う低感度画素と、長時間露光を行う高感度画素の感度比は、１：７に設定される。すなわち、低感度画素の露光時間：高感度画素の露光時間＝１：７である。
　一方、水平方向の加重加算を行う容量加算部１３では、第１列の容量素子CP１、第３列の容量素子CP３、第５列の容量素子CP５、および第７列の容量素子CP７が並列に接続される。そして、容量素子CP１、容量素子CP３、容量素子CP５、および容量素子CP７の容量比は、CP１：CP３：CP５：CP７＝７：７：１：１に設定されている。容量素子CP１、容量素子CP３、容量素子CP５、および容量素子CP７のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第１列のADC２１－１に出力される。
　また、第２列の容量素子CP２、第４列の容量素子CP４、第６列の容量素子CP６、および第８列の容量素子CP８が並列に接続される。そして、容量素子CP２、容量素子CP４、容量素子CP６、および容量素子CP８の容量比は、CP２：CP４：CP６：CP８＝１：１：７：７に設定されている。容量素子CP２、容量素子CP４、容量素子CP６、および容量素子CP８のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第８列のADC２１－８に出力される。
　なお、第１の画素加算方法による４×４の画素加算モードでは、ADC２１－２乃至ADC２１－７は使用されない。したがって、未使用のADC２１については電源供給をオフすることができるので、消費電力を低減させることができる。
　次に、図１４を参照して、第１の画素加算方法で４×４の画素加算モードを実行する場合の処理手順について説明する。
　初めに、ステップＳ２１において、画素アレイ部１１の各画素３１に対して露光制御処理が実行される。これにより、画素アレイ部１１の画素行ごとに高感度または低感度のいずれかの露光時間が設定され、露光が行われる。
　図１４に示される画素マップ１３１は、４×４の画素加算モードにおいてＲ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号を生成する処理単位である８×８の各画素３１の露光時間の比を示している。
　画素マップ１３１の各画素３１に示される山括弧で囲まれた値は、低感度画素の露光時間を基準（１）としたときの各画素３１の露光時間を示している。低感度画素の露光時間が「１」であり、高感度画素の露光時間が「７」であり、低感度画素と高感度画素の露光時間の比（感度比）は１対７となっている。
　次に、ステップＳ２２において、垂直方向加算処理が実行される。具体的には、加算対象の垂直方向の低感度の画素３１と高感度の画素３１の画素信号が同時に読み出されることで、加算対象の垂直方向の複数画素の画素信号が加算され、容量加算部１３の容量素子CPに蓄積される。容量加算部１３の容量素子CPは、加算対象の垂直方向の複数画素の画素信号を加算した垂直画素加算信号を蓄積する。
　図１４に示される画素マップ１３２は、垂直方向加算処理により生成された垂直画素加算信号の８×８の画素領域内での重心位置を示す概念図である。
　画素マップ１３２において、山括弧で囲まれた値＜７，７，１，１＞は、その垂直画素加算信号が、露光時間「７」、「７」、「１」、「１」の４画素の画素信号を加算した信号であることを示している。
　続いて、ステップＳ２３において、水平方向加算処理が実行される。具体的には、容量加算部１３の加算対象の複数の容量素子CPに蓄積された画素信号が同時に出力されることで、加算対象の水平方向の複数画素の画素信号が加算される。ここで加算される画素信号は、垂直方向について加算済みの垂直画素加算信号である。したがって、ステップＳ２３の処理により、垂直方向と水平方向の両方の加算対象の複数画素の画素信号を加重加算した水平垂直画素加算信号が生成される。
　図１４に示される画素マップ１３３は、水平方向加算処理により生成された水平垂直画素加算信号の８×８の画素領域内での重心位置を示す概念図である。画素マップ１３３が示すＲ、Ｇｂ、Ｇｒ、Ｂの画素信号の出力位置は均等に配置されている。したがって、第１の画素加算方法によれば、画質劣化を低減した低解像度画像を出力することができる。
＜第２の画素加算方法＞
　次に、第２の画素加算方法により４×４の画素加算モードを実行する場合について説明する。
　図１５は、第２の画素加算方法により４×４の画素加算モードを実行する場合の固体撮像素子１の構成例を示している。図１５においても、図１３と同様に、画素アレイ部１１、容量加算部１３、およびAD変換部１４の、８×８の画素領域に関する部分のみが示されている。
　第２の画素加算方法では、上述したように、垂直方向と水平方向のいずれの重心位置についても、加算対象の複数画素の露光時間（感度）を変えることで、重心位置が制御される。
　すなわち、垂直方向に着目すると、固体撮像素子１は、第１行、第３行、第６行、および第８行の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２行、第４行、第５行、および第７行の各画素３１を、短時間露光を行う低感度画素に設定する。
　ここで、垂直方向における低感度画素と高感度画素の感度比は、１：７に設定される。すなわち、垂直方向における低感度画素の露光時間：高感度画素の露光時間＝１：７である。
　また、水平方向に着目すると、固体撮像素子１は、第１列、第３列、第６列、および第８列の各画素３１を、長時間露光を行う高感度画素に設定する。また、固体撮像素子１は、第２列、第４列、第５列、および第７列の各画素３１を、短時間露光を行う低感度画素に設定する。
　ここで、水平方向における低感度画素と、長時間露光を行う高感度画素の感度比は、１：７に設定される。すなわち、水平方向における低感度画素の露光時間：高感度画素の露光時間＝１：７である。
　一方、容量加算部１３では、第１列の容量素子CP１、第３列の容量素子CP３、第５列の容量素子CP５、および第７列の容量素子CP７が並列に接続される。そして、容量素子CP１、容量素子CP３、容量素子CP５、および容量素子CP７の容量比は、CP１：CP３：CP５：CP７＝１：１：１：１に設定されている。容量素子CP１、容量素子CP３、容量素子CP５、および容量素子CP７のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第１列のADC２１－１に出力される。
　また、第２列の容量素子CP２、第４列の容量素子CP４、第６列の容量素子CP６、および第８列の容量素子CP８が並列に接続される。そして、容量素子CP２、容量素子CP４、容量素子CP６、および容量素子CP８の容量比は、CP２：CP４：CP６：CP８＝１：１：１：１に設定されている。容量素子CP２、容量素子CP４、容量素子CP６、および容量素子CP８のそれぞれに蓄積された画素信号は、合算されて、AD変換部１４の第８列のADC２１－８に出力される。
　第２の画素加算方法による４×４の画素加算モードにおいても、ADC２１－２乃至ADC２１－７は使用されない。したがって、未使用のADC２１については電源供給をオフすることができるので、消費電力を低減させることができる。
　次に、図１６を参照して、第２の画素加算方法で４×４の画素加算モードを実行する場合の処理手順について説明する。
　初めに、ステップＳ３１において、画素アレイ部１１の各画素３１に対して露光制御処理が実行される。これにより、画素アレイ部１１の各画素３１に対して、所定の露光時間が設定され、露光が行われる。
　図１６に示される画素マップ１４１は、４×４の画素加算モードにおいてＲ、Ｇｂ、Ｇｒ、Ｂそれぞれ一つの画素信号を生成する処理単位である８×８の各画素３１の露光時間の比を示している。
　画素マップ１４１の各画素３１に示される山括弧で囲まれた値は、露光時間が最も短い画素３１の露光時間を基準（１）としたときの各画素３１の露光時間を示している。水平および垂直のいずれにおいても低感度に設定された画素３１の露光時間が「１」であり、水平または垂直の一方のみが高感度に設定された画素３１の露光時間が「７」であり、水平および垂直の両方が高感度に設定された画素３１の露光時間が「４９」となっている。
　次に、ステップＳ３２において、垂直方向加算処理が実行される。具体的には、加算対象の垂直方向の低感度の画素３１と高感度の画素３１の画素信号が同時に読み出されることで、加算対象の垂直方向の複数画素の画素信号が加算され、容量加算部１３の容量素子CPに蓄積される。容量加算部１３の容量素子CPは、加算対象の垂直方向の複数画素の画素信号を加算した垂直画素加算信号を蓄積する。
　図１６に示される画素マップ１４２は、垂直方向加算処理により生成された垂直画素加算信号の８×８の画素領域内での重心位置を示す概念図である。
　画素マップ１４２において、山括弧で囲まれた値＜４９，４９，７，７＞は、その垂直画素加算信号が、露光時間「４９」、「４９」、「７」、「７」の４画素の画素信号を加算した信号であることを示している。また、山括弧で囲まれた値＜７，７，１，１＞は、その垂直画素加算信号が、露光時間「７」、「７」、「１」、「１」の４画素の画素信号を加算した信号であることを示している。
　続いて、ステップＳ３３において、水平方向加算処理が実行される。具体的には、容量加算部１３の加算対象の複数の容量素子CPに蓄積された画素信号が同時に出力されることで、加算対象の水平方向の複数画素の画素信号が加算される。ここで加算される画素信号は、垂直方向について加算済みの垂直画素加算信号である。したがって、ステップＳ３３の処理により、垂直方向と水平方向の両方の加算対象の複数画素の画素信号を加重加算した水平垂直画素加算信号が生成される。
　図１４に示される画素マップ１４３は、水平方向加算処理により生成された水平垂直画素加算信号の８×８の画素領域内での重心位置を示す概念図である。画素マップ１４３が示すＲ、Ｇｂ、Ｇｒ、Ｂの画素信号の出力位置は均等に配置されている。したがって、第２の画素加算方法によれば、画質劣化を低減した低解像度画像を出力することができる。
　４×４の画素加算モードでは、第１の画素加算方法と第２の画素加算方法のいずれにおいても、画素列の列数と同数のADC２１のうち、３／４のADC２１を休止させることができ、消費電力を低減させることができる。固体撮像素子１のAD変換部１４が画素列の列数の３／４のADC２１のみで予め構成される場合には、４倍のフレームレートで動作させることができる。
＜第１の画素加算方法と第２の画素加算方法の併用例＞
　上述の例では、低解像度モードの実現方法として、第１の画素加算方法と、第２の画素加算方法について説明した。
　第１の画素加算方法は、垂直方向については異なる露光時間を設定し、水平方向については容量加算部１３の容量素子CPにおいて異なる容量比を設定することで、出力画素信号の重心位置を制御する方法である。
　第２の画素加算方法は、垂直方向および水平方向の両方について、異なる露光時間を設定することで、出力画素信号の重心位置を制御する方法である。
　低解像度モードの実現方法として、第１の画素加算方法を採用した場合には、行単位で露光時間が同一となるので、画素３１の露光、読出しを制御する画素駆動線１７の配線数を削減することができ、画素内の開口領域を広く確保することが可能となる。
　一方、低解像度モードの実現方法として、第２の画素加算方法を採用した場合には、各画素３１の露光時間制御の自由度が高まるので、様々な加重比を柔軟に選択して実行することができる。
　固体撮像素子１をシリコン基板等の半導体基板上に製造する場合には、低解像度モードを実現するための構成として、上述した第１の画素加算方法または第２の画素加算方法のいずれか一方を選択して、選択した方法のみに対応する回路構成を採用することができる。
　またあるいは、第１の画素加算方法及び第２の画素加算方法の両方を選択的に実行可能に固体撮像素子１を製造することも可能である。
　そこで次に、２×２の画素加算モードを例に、全画素読み出しモードとともに、第１の画素加算方法と第２の画素加算方法の両方を選択的に実行可能な固体撮像素子１の構成について説明する。
　図１７は、全画素読み出しモードとともに、第１の画素加算方法と第２の画素加算方法の両方を選択的に実行可能な固体撮像素子１の概略構成図を示している。
　なお、図１７では、画素アレイ部１１の一部（第１行乃至第４行かつ第１列乃至第８列の画素３１）と、それに対応する容量加算部１３及びAD変換部１４の部分のみ示している。
　画素アレイ部１１の各画素行には、例えば、水平方向の４画素単位で異なる露光時間を設定するため、４本の画素駆動線１７が配線されている。垂直信号線１８は、画素アレイ部１１の画素列にそれぞれ対応して配線されている。
　容量加算部１３は、AD変換部１４の第１列のADC２１－１と接続される容量素子CP１として、３つの容量素子CP１－１、容量素子CP１－２、および容量素子CP１－３を備える。この３つの容量素子CP１－１、容量素子CP１－２、および容量素子CP１－３は並列に接続され、その容量比は、CP１－１：CP１－２：CP１－３＝３：３：１に設定されている。容量素子CP１に蓄積された画素信号は、ADC２１－１に出力される。
　また、容量加算部１３は、AD変換部１４の第２列のADC２１－２と接続される容量素子CP２と、AD変換部１４の第３列のADC２１－３と接続される容量素子CP３を備える。容量素子CP２および容量素子CP３の容量は、容量素子CP１－１や容量素子CP１－２の容量と同一に設定されている。容量素子CP２に蓄積された画素信号は、ADC２１－２に出力され、容量素子CP３に蓄積された画素信号は、ADC２１－３に出力される。
　また、容量加算部１３は、AD変換部１４の第４列のADC２１－４と接続される容量素子CP４として、３つの容量素子CP４－１、容量素子CP４－２、および容量素子CP４－３を備える。この３つの容量素子CP４－１、容量素子CP４－２、および容量素子CP４－３は並列に接続され、その容量比は、CP４－１：CP４－２：CP４－３＝３：３：１に設定されている。容量素子CP４に蓄積された画素信号は、ADC２１－４に出力される。
　さらに、容量加算部１３は、セレクトスイッチＳＷ１乃至ＳＷ４も備える。
　セレクトスイッチＳＷ１は、第３列の垂直信号線１８とセレクトスイッチＳＷ２との接続（オン・オフ）を切り替える。セレクトスイッチＳＷ２は、第１列の容量素子CP１－２若しくは容量素子CP１－３との接続か、または、そのどちらとも接続されない状態である非接続を切り替える。
　セレクトスイッチＳＷ３は、第２列の垂直信号線１８とセレクトスイッチＳＷ４との接続を切り替える。セレクトスイッチＳＷ４は、第４列の容量素子CP４－２若しくは容量素子CP４－３との接続か、または、そのどちらとも接続されない状態である非接続を切り替える。
　容量加算部１３は、第５列乃至第８列についても、上述した第１列乃至第４列と同様の構成を備える。
　すなわち、容量加算部１３は、AD変換部１４の第５列のADC２１－５と接続される容量素子CP５として、３つの容量素子CP５－１、容量素子CP５－２、および容量素子CP５－３を備える。この３つの容量素子CP５－１、容量素子CP５－２、および容量素子CP５－３は並列に接続され、その容量比は、CP５－１：CP５－２：CP５－３＝３：３：１に設定されている。容量素子CP５に蓄積された画素信号は、ADC２１－５に出力される。
　また、容量加算部１３は、AD変換部１４の第６列のADC２１－６と接続される容量素子CP６と、AD変換部１４の第７列のADC２１－７と接続される容量素子CP７を備える。容量素子CP６および容量素子CP７の容量は、容量素子CP５－１や容量素子CP５－２の容量と同一に設定されている。容量素子CP６に蓄積された画素信号は、ADC２１－６に出力され、容量素子CP７に蓄積された画素信号は、ADC２１－７に出力される。
　また、容量加算部１３は、AD変換部１４の第８列のADC２１－８と接続される容量素子CP８として、３つの容量素子CP８－１、容量素子CP８－２、および容量素子CP８－３を備える。この３つの容量素子CP８－１、容量素子CP８－２、および容量素子CP８－３は並列に接続され、その容量比は、CP８－１：CP８－２：CP８－３＝３：３：１に設定されている。容量素子CP８に蓄積された画素信号は、ADC２１－８に出力される。
　さらに、容量加算部１３は、セレクトスイッチＳＷ５乃至ＳＷ８も備える。
　セレクトスイッチＳＷ５は、第７列の垂直信号線１８とセレクトスイッチＳＷ６との接続・非接続（オン・オフ）を切り替える。セレクトスイッチＳＷ６は、第５列の容量素子CP５－２若しくは容量素子CP５－３との接続か、または、そのどちらとも接続されない状態である非接続を切り替える。
　セレクトスイッチＳＷ７は、第６列の垂直信号線１８とセレクトスイッチＳＷ８との接続を切り替える。セレクトスイッチＳＷ８は、第８列の容量素子CP８－２若しくは容量素子CP８－３との接続か、または、そのどちらとも接続されない状態である非接続を切り替える。
＜全画素モードの接続例＞
　以上のように構成される固体撮像素子１において、動作モードが全画素読み出しモードである場合、図１７に示されるように、全てのセレクトスイッチＳＷ１乃至ＳＷ８が非接続に設定される。
　この場合、第１列の各画素３１の画素信号は、第１列の垂直信号線１８を介して容量素子CP１－１のみに蓄積された後、ADC２１－１に出力される。第２列の各画素３１の画素信号は、第２列の垂直信号線１８を介して容量素子CP２に蓄積された後、ADC２１－２に出力される。第３列の各画素３１の画素信号は、第３列の垂直信号線１８を介して容量素子CP３に蓄積された後、ADC２１－３に出力される。第４列の各画素３１の画素信号は、第４列の垂直信号線１８を介して容量素子CP１－４のみに蓄積された後、ADC２１－４に出力される。容量素子CP１－１、容量素子CP２、容量素子CP３、容量素子CP４－１の容量比は、CP１－１：CP２：CP３：CP４－１＝３：３：３：３である。
　したがって、画素アレイ部１１の各画素３１で生成された画素信号が、重み付けされずに（均等な重みで）、ADC２１に出力される。
　第５列乃至第８列や、その他の列についても同様である。
　したがって、固体撮像素子１において、全画素読み出しモードの実行が可能となる。
＜第１の画素加算方法で実行する場合の接続例＞
　図１８は、第１の画素加算方法を選択して２×２の画素加算モードを実行する場合の容量加算部１３の接続例を示している。
　第１の画素加算方法で２×２の画素加算モードを実行する場合、容量加算部１３は、セレクトスイッチＳＷ１およびＳＷ３を、接続状態（オン）に設定する。また、容量加算部１３は、セレクトスイッチＳＷ２を、容量素子CP１－３と接続するように設定し、セレクトスイッチＳＷ４を、容量素子CP４－３と接続するように設定する。
　同様に、容量加算部１３は、セレクトスイッチＳＷ５およびＳＷ７を、接続状態（オン）に設定する。また、容量加算部１３は、セレクトスイッチＳＷ６を、容量素子CP５－３と接続するように設定し、セレクトスイッチＳＷ８を、容量素子CP８－３と接続するように設定する。
　このようにセレクトスイッチＳＷ１乃至ＳＷ７を接続した場合、第１列の各画素３１の画素信号は、第１列の垂直信号線１８を介して容量素子CP１－１に蓄積される。第３列の各画素３１の画素信号は、第３列の垂直信号線１８からセレクトスイッチＳＷ１およびＳＷ２を経由して容量素子CP１－３に蓄積される。容量素子CP１－１と容量素子CP１－３の容量比は、CP１－１：CP１－３＝３：１である。そして、容量素子CP１－１と容量素子CP１－３に蓄積された画素信号が、合算されて、ADC２１－１に出力される。
　また、第２列の各画素３１の画素信号は、第２列の垂直信号線１８からセレクトスイッチＳＷ３およびＳＷ４を経由して容量素子CP４－３に蓄積される。第４列の各画素３１の画素信号は、第４列の垂直信号線１８から容量素子CP４－１に蓄積される。容量素子CP４－１と容量素子CP４－３の容量比は、CP４－１：CP４－３＝３：１である。そして、容量素子CP４－１と容量素子CP４－３に蓄積された画素信号が、合算されて、ADC２１－４に出力される。
　同様に、第５列の各画素３１の画素信号は、第５列の垂直信号線１８を介して容量素子CP５－１に蓄積される。第７列の各画素３１の画素信号は、第７列の垂直信号線１８からセレクトスイッチＳＷ５およびＳＷ６を経由して容量素子CP５－３に蓄積される。容量素子CP５－１と容量素子CP５－３の容量比は、CP５－１：CP５－３＝３：１である。そして、容量素子CP５－１と容量素子CP５－３に蓄積された画素信号が、合算されて、ADC２１－５に出力される。
　また、第６列の各画素３１の画素信号は、第６列の垂直信号線１８からセレクトスイッチＳＷ７およびＳＷ８を経由して容量素子CP８－３に蓄積される。第８列の各画素３１の画素信号は、第８列の垂直信号線１８から容量素子CP８－１に蓄積される。容量素子CP８－１と容量素子CP８－３の容量比は、CP８－１：CP８－３＝３：１である。そして、容量素子CP８－１と容量素子CP８－３に蓄積された画素信号が、合算されて、ADC２１－８に出力される。
　したがって、第１の画素加算方法による２×２の画素加算モードの実行が可能となる。なお、２×２の画素加算モードでは、ADC２１－２、ADC２１－３、ADC２１－６、およびADC２１－７については使用しないため、それらに対する電源供給をオフすることができ、消費電力を低減させることができる。
＜第２の画素加算方法で実行する場合の接続例＞
　図１９は、第２の画素加算方法を選択して２×２の画素加算モードを実行する場合の容量加算部１３の接続例を示している。
　第２の画素加算方法で２×２の画素加算モードを実行する場合、容量加算部１３は、セレクトスイッチＳＷ１およびＳＷ３を、接続状態（オン）に設定する。また、容量加算部１３は、セレクトスイッチＳＷ２を、容量素子CP１－２と接続するように設定し、セレクトスイッチＳＷ４を、容量素子CP４－２と接続するように設定する。
　同様に、容量加算部１３は、セレクトスイッチＳＷ５およびＳＷ７を、接続状態（オン）に設定する。また、容量加算部１３は、セレクトスイッチＳＷ６を、容量素子CP５－２と接続するように設定し、セレクトスイッチＳＷ８を、容量素子CP８－２と接続するように設定する。
　このようにセレクトスイッチＳＷ１乃至ＳＷ７を接続した場合、第１列の各画素３１の画素信号は、第１列の垂直信号線１８を介して容量素子CP１－１に蓄積される。第３列の各画素３１の画素信号は、第３列の垂直信号線１８からセレクトスイッチＳＷ１およびＳＷ２を経由して容量素子CP１－２に蓄積される。容量素子CP１－１と容量素子CP１－２の容量比は、CP１－１：CP１－２＝３：３である。そして、容量素子CP１－１と容量素子CP１－２に蓄積された画素信号が、合算されて、ADC２１－１に出力される。
　また、第２列の各画素３１の画素信号は、第２列の垂直信号線１８からセレクトスイッチＳＷ３およびＳＷ４を経由して容量素子CP４－２に蓄積される。第４列の各画素３１の画素信号は、第４列の垂直信号線１８から容量素子CP４－１に蓄積される。容量素子CP４－１と容量素子CP４－２の容量比は、CP４－１：CP４－２＝３：３である。そして、容量素子CP４－１と容量素子CP４－２に蓄積された画素信号が、合算されて、ADC２１－４に出力される。
　同様に、第５列の各画素３１の画素信号は、第５列の垂直信号線１８を介して容量素子CP５－１に蓄積される。第７列の各画素３１の画素信号は、第７列の垂直信号線１８からセレクトスイッチＳＷ５およびＳＷ６を経由して容量素子CP５－２に蓄積される。容量素子CP５－１と容量素子CP５－２の容量比は、CP５－１：CP５－２＝３：３である。そして、容量素子CP５－１と容量素子CP５－２に蓄積された画素信号が、合算されて、ADC２１－５に出力される。
　また、第６列の各画素３１の画素信号は、第６列の垂直信号線１８からセレクトスイッチＳＷ７およびＳＷ８を経由して容量素子CP８－２に蓄積される。第８列の各画素３１の画素信号は、第８列の垂直信号線１８から容量素子CP８－１に蓄積される。容量素子CP８－１と容量素子CP８－２の容量比は、CP８－１：CP８－２＝３：３である。そして、容量素子CP８－１と容量素子CP８－２に蓄積された画素信号が、合算されて、ADC２１－８に出力される。
　したがって、第２の画素加算方法による２×２の画素加算モードの実行が可能となる。なお、２×２の画素加算モードでは、ADC２１－２、ADC２１－３、ADC２１－６、およびADC２１－７については使用しないため、それらに対する電源供給をオフすることができ、消費電力を低減させることができる。
　以上のように、固体撮像素子１の回路構成として、低解像度モードを実行する場合に、第１の画素加算方法及び第２の画素加算方法の両方を選択的に実行可能な回路構成とすることもできる。
　また、図示は省略するが、固体撮像素子１は、上述した２×２の画素加算モードと、４×４の画素加算モードを選択的に実行する回路構成とすることも可能である。
　さらには、上述した例では、画素数の削減率が水平方向と垂直方向で等しい、Ｎ×Ｎ（Ｎは２以上の整数）の画素加算モードについて説明したが、水平方向と垂直方向で画素数の削減率が異なる、Ｍ×Ｎ（ＭはＮとは異なる２以上の整数）の画素加算モードを実行する回路構成とすることも可能である。
＜電子機器への適用例＞
　上述した固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
　図２０は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
　図２０に示される撮像装置２０１は、光学系２０２、シャッタ装置２０３、固体撮像素子２０４、駆動回路２０５、信号処理回路２０６、モニタ２０７、およびメモリ２０８を備えて構成され、静止画像および動画像を撮像可能である。
　光学系２０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像素子２０４に導き、固体撮像素子２０４の受光面に結像させる。
　シャッタ装置２０３は、光学系２０２および固体撮像素子２０４の間に配置され、駆動回路２０５の制御に従って、固体撮像素子２０４への光照射期間および遮光期間を制御する。
　固体撮像素子２０４は、上述した固体撮像素子１により構成される。固体撮像素子２０４は、光学系２０２およびシャッタ装置２０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像素子２０４に蓄積された信号電荷は、駆動回路２０５から供給される駆動信号（タイミング信号）に従って転送される。固体撮像素子２０４は、それ単体でワンチップとして構成されてもよいし、光学系２０２ないし信号処理回路２０６などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。
　駆動回路２０５は、固体撮像素子２０４の転送動作、および、シャッタ装置２０３のシャッタ動作を制御する駆動信号を出力して、固体撮像素子２０４およびシャッタ装置２０３を駆動する。
　信号処理回路２０６は、固体撮像素子２０４から出力された画素信号に対して各種の信号処理を施す。信号処理回路２０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ２０７に供給されて表示されたり、メモリ２０８に供給されて記憶（記録）されたりする。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、
　前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部と
　を備える固体撮像素子。
（２）
　前記画素加算部は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで、前記垂直方向の異なる重みの複数画素の画素信号を生成する
　前記（１）に記載の固体撮像素子。
（３）
　前記画素加算部は、画素列に対応して、前記画素信号を蓄積する蓄積部を有し、水平方向の加算対象の前記複数画素に対応する複数の前記蓄積部が並列接続されている蓄積加算部を備える
　前記（１）または（２）に記載の固体撮像素子。
（４）
　並列接続されている複数の前記蓄積部の容量比は、水平方向の加算対象の前記複数画素の前記重みに等しく、
　前記画素加算部は、前記容量比が異なる複数の前記蓄積部に蓄積されている、露光時間同一の水平方向の前記複数画素の画素信号を加算することで、前記水平方向の異なる重みの複数画素の画素信号を加算する
　前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
　並列接続されている複数の前記蓄積部の容量比は等しく、
　前記画素加算部は、複数の前記蓄積部に蓄積されている、露光時間が異なる水平方向の前記複数画素の画素信号を加算することで、前記水平方向の異なる重みの複数画素の画素信号を加算する
　前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（６）
　並列接続されている複数の前記蓄積部の容量比が切り替え可能であり、
　前記画素加算部は、
　前記容量比が等しい複数の前記蓄積部に蓄積されている、露光時間が異なる水平方向の前記複数画素の画素信号を加算するか、
　または、
　水平方向の加算対象の前記複数画素の前記重みに等しい前記容量比の複数の前記蓄積部に保持されている、露光時間同一の水平方向の前記複数画素の画素信号を加算するか、
　のいずれか一方を選択的に実行して、前記水平方向の異なる重みの複数画素の画素信号を加算する
　前記（１）乃至（３）のいずれかに記載の固体撮像素子。
（７）
　前記画素加算部は、画素行および画素列において同色の２画素の画素信号を加算した前記水平垂直画素加算信号を出力する
　前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（８）
　前記画素加算部は、画素行および画素列において同色の４画素の画素信号を加算した前記水平垂直画素加算信号を出力する
　前記（１）乃至（６）のいずれかに記載の固体撮像素子。
（９）
　固体撮像素子が、
　行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力し、
　出力された前記水平垂直画素加算信号をAD変換する
　固体撮像素子の駆動方法。
（１０）
　行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、
　前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部と
　を備える固体撮像素子
　を備える電子機器。
　１　固体撮像素子，　１１　画素アレイ部，　１２　垂直駆動部，　１３　容量加算部，　１４　AD変換部，　１５　水平駆動部，　１６　システム制御部，　２１　ADC，　３１　画素，　２０１　撮像装置，　２０４　固体撮像素子

Claims (10)

  1. 　行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、
    　前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部と
    　を備える固体撮像素子。
  2. 　前記画素加算部は、垂直方向の前記複数画素の露光時間を異なる時間に制御することで、前記垂直方向の異なる重みの複数画素の画素信号を生成する
    　請求項１に記載の固体撮像素子。
  3. 　前記画素加算部は、画素列に対応して、前記画素信号を蓄積する蓄積部を有し、水平方向の加算対象の前記複数画素に対応する複数の前記蓄積部が並列接続されている蓄積加算部を備える
    　請求項１に記載の固体撮像素子。
  4. 　並列接続されている複数の前記蓄積部の容量比は、水平方向の加算対象の前記複数画素の前記重みに等しく、
    　前記画素加算部は、前記容量比が異なる複数の前記蓄積部に蓄積されている、露光時間同一の水平方向の前記複数画素の画素信号を加算することで、前記水平方向の異なる重みの複数画素の画素信号を加算する
    　請求項３に記載の固体撮像素子。
  5. 　並列接続されている複数の前記蓄積部の容量比は等しく、
    　前記画素加算部は、複数の前記蓄積部に蓄積されている、露光時間が異なる水平方向の前記複数画素の画素信号を加算することで、前記水平方向の異なる重みの複数画素の画素信号を加算する
    　請求項３に記載の固体撮像素子。
  6. 　並列接続されている複数の前記蓄積部の容量比が切り替え可能であり、
    　前記画素加算部は、
    　前記容量比が等しい複数の前記蓄積部に蓄積されている、露光時間が異なる水平方向の前記複数画素の画素信号を加算するか、
    　または、
    　水平方向の加算対象の前記複数画素の前記重みに等しい前記容量比の複数の前記蓄積部に保持されている、露光時間同一の水平方向の前記複数画素の画素信号を加算するか、
    　のいずれか一方を選択的に実行して、前記水平方向の異なる重みの複数画素の画素信号を加算する
    　請求項３に記載の固体撮像素子。
  7. 　前記画素加算部は、画素行および画素列において同色の２画素の画素信号を加算した前記水平垂直画素加算信号を出力する
    　請求項１に記載の固体撮像素子。
  8. 　前記画素加算部は、画素行および画素列において同色の４画素の画素信号を加算した前記水平垂直画素加算信号を出力する
    　請求項１に記載の固体撮像素子。
  9. 　固体撮像素子が、
    　行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力し、
    　出力された前記水平垂直画素加算信号をAD変換する
    　固体撮像素子の駆動方法。
  10. 　行列状に配置された複数の画素のうち、垂直方向の異なる重みの複数画素の画素信号と、水平方向の異なる重みの複数画素の画素信号とを加算した水平垂直画素加算信号を出力する画素加算部と、
    　前記画素加算部から出力された前記水平垂直画素加算信号をAD変換するAD変換部と
    　を備える固体撮像素子
    　を備える電子機器。
PCT/JP2013/083295 2012-12-25 2013-12-12 固体撮像素子およびその駆動方法、並びに電子機器 WO2014103730A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2014554309A JP6390429B2 (ja) 2012-12-25 2013-12-12 固体撮像素子およびその駆動方法、並びに電子機器
CN201380066606.9A CN104885445B (zh) 2012-12-25 2013-12-12 固体摄像器件及其驱动方法和电子设备
EP13868657.1A EP2940992A4 (en) 2012-12-25 2013-12-12 SEMICONDUCTOR IMAGE DETECTION ELEMENT, ITS CONTROL METHOD AND ELECTRONIC DEVICE
US14/653,797 US9674469B2 (en) 2012-12-25 2013-12-12 Solid-state imaging device, method of driving the same, and electronic apparatus
KR1020157012519A KR20150099716A (ko) 2012-12-25 2013-12-12 고체 촬상 소자 및 그 구동 방법, 및 전자 기기

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012281370 2012-12-25
JP2012-281370 2012-12-25

Publications (1)

Publication Number Publication Date
WO2014103730A1 true WO2014103730A1 (ja) 2014-07-03

Family

ID=51020819

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/083295 WO2014103730A1 (ja) 2012-12-25 2013-12-12 固体撮像素子およびその駆動方法、並びに電子機器

Country Status (6)

Country Link
US (1) US9674469B2 (ja)
EP (1) EP2940992A4 (ja)
JP (1) JP6390429B2 (ja)
KR (1) KR20150099716A (ja)
CN (1) CN104885445B (ja)
WO (1) WO2014103730A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018135049A1 (ja) * 2017-01-17 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 撮像装置、および、撮像装置の制御方法
WO2021002213A1 (ja) * 2019-07-02 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10616509B2 (en) * 2015-02-12 2020-04-07 Sony Corporation Imaging device and control method thereof, and electronic apparatus
KR20170089535A (ko) * 2016-01-27 2017-08-04 주식회사 동부하이텍 이미지 센서
KR102470223B1 (ko) * 2016-04-27 2022-11-23 주식회사 디비하이텍 이미지 센서 및 이미지 센서의 센싱 방법
US9734703B1 (en) * 2016-06-23 2017-08-15 Nxp B.V. Sensor apparatuses and methods
DE102016216985A1 (de) 2016-07-13 2018-01-18 Robert Bosch Gmbh Verfahren und Vorrichtung zum Abtasten eines Bildsensors
JP2018022935A (ja) * 2016-08-01 2018-02-08 ソニー株式会社 撮像装置、および、撮像装置の制御方法
TWI602435B (zh) * 2016-11-29 2017-10-11 財團法人工業技術研究院 影像感測器以及影像感測方法
JP7357297B2 (ja) * 2018-09-14 2023-10-06 パナソニックＩｐマネジメント株式会社 撮像装置および撮像方法
JP2020107932A (ja) * 2018-12-26 2020-07-09 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および撮像装置
CN110620886B (zh) * 2019-01-03 2021-11-30 神盾股份有限公司 共用运算放大器的读取电路及其图像感测器
KR20200108953A (ko) * 2019-03-11 2020-09-22 삼성전자주식회사 Rgbw 이미지 센서, 이미지 센서의 비닝 방법 및 그 방법을 수행하기 위한 기록 매체
US11350045B2 (en) * 2020-03-10 2022-05-31 Samsung Electronics Co., Ltd. Image sensing apparatus and image binning method thereof
KR20220131054A (ko) * 2021-03-19 2022-09-27 에스케이하이닉스 주식회사 이미지 처리 장치 및 그 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004282552A (ja) 2003-03-18 2004-10-07 Sony Corp 固体撮像素子および固体撮像装置
JP2012028971A (ja) * 2010-07-22 2012-02-09 Olympus Corp 撮像装置
JP2012175600A (ja) 2011-02-24 2012-09-10 Sony Corp 撮像装置、および撮像装置制御方法、並びにプログラム
JP2012227695A (ja) * 2011-04-19 2012-11-15 Sony Corp 個体撮像デバイス、撮像方法および撮像装置
JP2013197612A (ja) * 2012-03-15 2013-09-30 Nikon Corp 撮像装置、画像処理装置およびプログラム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007129581A (ja) * 2005-11-04 2007-05-24 Canon Inc 撮像装置及び撮像システム
JP2008098971A (ja) * 2006-10-12 2008-04-24 Matsushita Electric Ind Co Ltd 固体撮像装置
US8237808B2 (en) * 2007-01-17 2012-08-07 Sony Corporation Solid state imaging device and imaging apparatus adjusting the spatial positions of pixels after addition by controlling the ratio of weight values during addition
US8009211B2 (en) * 2007-04-03 2011-08-30 Canon Kabushiki Kaisha Image sensing apparatus and image capturing system
JP2008278453A (ja) * 2007-04-03 2008-11-13 Canon Inc 撮像装置及び撮像システム
JP4403435B2 (ja) * 2007-11-16 2010-01-27 ソニー株式会社 固体撮像装置、駆動制御方法、および撮像装置
JP5625298B2 (ja) * 2009-09-28 2014-11-19 ソニー株式会社 撮像装置
JP5664141B2 (ja) * 2010-11-08 2015-02-04 ソニー株式会社 固体撮像素子およびカメラシステム
GB2486428A (en) * 2010-12-14 2012-06-20 St Microelectronics Res & Dev Image sensor utilising analogue binning with ADC architecture
JP2012234393A (ja) * 2011-05-02 2012-11-29 Sony Corp 画像処理装置、および画像処理方法、並びにプログラム
JP2013143730A (ja) * 2012-01-12 2013-07-22 Sony Corp 撮像素子、撮像装置、電子機器および撮像方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004282552A (ja) 2003-03-18 2004-10-07 Sony Corp 固体撮像素子および固体撮像装置
JP2012028971A (ja) * 2010-07-22 2012-02-09 Olympus Corp 撮像装置
JP2012175600A (ja) 2011-02-24 2012-09-10 Sony Corp 撮像装置、および撮像装置制御方法、並びにプログラム
JP2012227695A (ja) * 2011-04-19 2012-11-15 Sony Corp 個体撮像デバイス、撮像方法および撮像装置
JP2013197612A (ja) * 2012-03-15 2013-09-30 Nikon Corp 撮像装置、画像処理装置およびプログラム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2940992A4

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018135049A1 (ja) * 2017-01-17 2018-07-26 ソニーセミコンダクタソリューションズ株式会社 撮像装置、および、撮像装置の制御方法
CN110178366A (zh) * 2017-01-17 2019-08-27 索尼半导体解决方案公司 摄像装置和摄像装置控制方法
US10863129B2 (en) 2017-01-17 2020-12-08 Sony Semiconductor Solutions Corporation Imaging apparatus and imaging apparatus control method to reduce power consumption without reduction of number of pixel signals
CN110178366B (zh) * 2017-01-17 2022-05-13 索尼半导体解决方案公司 摄像装置和摄像装置控制方法
WO2021002213A1 (ja) * 2019-07-02 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその駆動方法、並びに電子機器

Also Published As

Publication number Publication date
EP2940992A4 (en) 2016-06-08
US20150326806A1 (en) 2015-11-12
KR20150099716A (ko) 2015-09-01
CN104885445A (zh) 2015-09-02
JPWO2014103730A1 (ja) 2017-01-12
JP6390429B2 (ja) 2018-09-19
US9674469B2 (en) 2017-06-06
CN104885445B (zh) 2018-08-28
EP2940992A1 (en) 2015-11-04

Similar Documents

Publication Publication Date Title
JP6390429B2 (ja) 固体撮像素子およびその駆動方法、並びに電子機器
US11146752B2 (en) Solid-state imaging apparatus, driving method of the solid-state imaging apparatus, and electronic equipment
KR101696463B1 (ko) 고체 촬상 장치, 고체 촬상 장치의 신호 처리 방법 및 촬상 장치
JP5251778B2 (ja) 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および電子機器
JP4582198B2 (ja) 固体撮像装置、撮像装置、固体撮像装置の駆動方法
JP5326751B2 (ja) 固体撮像装置、固体撮像装置の信号処理方法および電子機器
US9036052B2 (en) Image pickup apparatus that uses pixels different in sensitivity, method of controlling the same, and storage medium
JP5895525B2 (ja) 撮像素子
JP2015128215A (ja) 固体撮像装置及びそれを用いた撮像システム
JP2006174325A (ja) 固体撮像装置および固体撮像装置の駆動方法
JP7314061B2 (ja) 撮像装置及び電子機器
US7760959B2 (en) Imaging apparatus and imaging system
WO2018012068A1 (ja) 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
KR20200051801A (ko) 촬상 소자 및 촬상 장치
TWI822641B (zh) 光感測裝置
KR101248436B1 (ko) 광역 동적범위를 가지는 이미지 센서의 화소 회로 및 그 구동 방법
KR20120122627A (ko) 광역 동적범위를 가지는 이미지 센서의 화소 회로 및 그 구동 방법
WO2013084808A1 (ja) 固体撮像素子およびその駆動方法、カメラシステム
JP2014016382A (ja) 固体撮像装置、電子機器、および画素読み出し方法
JP6217338B2 (ja) 固体撮像素子及び撮像装置
JP5640509B2 (ja) 固体撮像素子およびカメラシステム
JP6053321B2 (ja) 固体撮像装置
JP5511205B2 (ja) 撮像装置及び撮像方法
JP6760907B2 (ja) 撮像素子及び撮像装置
JP2011045121A (ja) 固体撮像装置、固体撮像装置の駆動方法および撮像装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13868657

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2014554309

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20157012519

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2013868657

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 14653797

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE