JPWO2016098590A1

JPWO2016098590A1 - 固体撮像装置および制御方法、並びに電子機器

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Publication number: JPWO2016098590A1
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Inventors: 静徳松本; パワンクマールプラディープクマールモヤデ
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Abstract

本開示は、画素の読み出し動作の開始時の垂直信号線のセトリング時間を短縮することができるようにする固体撮像装置および制御方法、並びに電子機器に関する。
カラム処理部は、複数の画素の画素信号をA/D変換する。垂直信号線は、画素から出力される画素信号をカラム処理部に供給する。プルアップ回路は、画素の読み出し動作の開始時に、垂直信号線の電位を上昇させる。本開示は、例えば、インターリーブ駆動を行うCMOS(Complementary Metal-Oxide Semiconductor)イメージセンサ等に適用することができる。

Description

本開示は、固体撮像装置および制御方法、並びに電子機器に関し、特に、画素の読み出し動作の開始時の垂直信号線のセトリング時間を短縮することができるようにした固体撮像装置および制御方法、並びに電子機器に関する。

CMOS（Complementary Metal-Oxide Semiconductor）イメージセンサでは、CDS（Correlated Double Sampling）を行うカラムADCが広く用いられている（特許文献１参照）。このようなCDSを行うカラムADCで画素信号のA/D（Analog/Digital）変換を行う場合、画素の読み出し動作時、画素信号（Ｄ相）の読み出しの前に、リセットレベル信号（Ｐ相）の読み出しを行う必要がある。

特開2011-259407号公報

しかしながら、直前のA/D変換対象の画素信号のレベルが低い場合、画素の読み出し動作開始時に垂直信号線のレベルがリセットレベル信号のレベルに落ち着くまでのセトリング時間は長くなる。従って、読み出し動作を高速に行うことが困難である。

本開示は、このような状況に鑑みてなされたものであり、画素の読み出し動作の開始時の垂直信号線のセトリング時間を短縮することができるようにするものである。

本開示の一側面の固体撮像装置は、複数の画素の画素信号をA/D変換するA/D変換部と、前記画素から出力される前記画素信号を前記A/D変換部に供給する垂直信号線と、前記画素の読み出し動作の開始時に、前記垂直信号線の電位を上昇させる回路とを備える固体撮像装置である。

本開示の一側面の制御方法および電子機器は、本開示の一側面の固体撮像装置に対応する。
本開示の一側面においては、複数の画素の画素信号をA/D変換するA/D変換部と、前記画素から出力される前記画素信号を前記A/D変換部に供給する垂直信号線とが備えられ、前記画素の読み出し動作の開始時に、前記垂直信号線の電位が上昇させられる。

本開示の一側面によれば、撮像することができる。また、本開示の第１の側面によれば、画素の読み出し動作の開始時の垂直信号線のセトリング時間を短縮することができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本開示を適用した固体撮像装置としてのCMOSイメージセンサの第１実施の形態の構成例を示す図である。画素領域１１とプルアップ部１５の構成例を示す図である。図２の画素３１の回路構成例を示す図である。図１のCMOSイメージセンサのタイミングチャートの例を示す図である。図４の時刻ｔ３付近のタイミングチャートの例を示す図である。本開示を適用した固体撮像装置としてのCMOSイメージセンサの第２実施の形態の構成例を示す図である。図６の画素領域とプルアップ部の構成例を示す図である。本開示を適用した固体撮像装置としてのCMOSイメージセンサの第３実施の形態の構成例を示す図である。図８の画素領域とプルアップ部の構成例を示す図である。図８のCMOSイメージセンサのタイミングチャートの例を示す図である。本開示を適用した電子機器としての撮像装置の構成例を示す図である。

以下、本開示を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１実施の形態：CMOSイメージセンサ（図１乃至図５）
２．第２実施の形態：CMOSイメージセンサ（図６および図７）
３．第３実施の形態：CMOSイメージセンサ（図８乃至図１０）
４．第４実施の形態：撮像装置（図１１）

＜第１実施の形態＞
（CMOSイメージセンサの第１実施の形態の構成例）
図１は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第１実施の形態の構成例を示す図である。

CMOSイメージセンサ１０は、画素領域１１、画素駆動線１２、垂直信号線１３、垂直駆動部１４、プルアップ部１５、プルアップ駆動部１６、カラム処理部１７、水平駆動部１８、システム制御部１９、信号処理部２０、およびメモリ部２１が、図示せぬシリコン基板等の半導体基板(チップ)に形成されたものである。

CMOSイメージセンサ１０の画素領域１１には、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が、行列状に２次元配置され、撮像を行う。また、画素領域１１には、行列状の画素に対して行ごとに画素駆動線１２が形成され、列ごとに垂直信号線１３が形成される。

垂直駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域１１の各画素を行単位等で駆動する。垂直駆動部１４の各行に対応した図示せぬ出力端には、画素駆動線１２の一端が接続されている。垂直駆動部１４の具体的な構成について図示は省略するが、垂直駆動部１４は、読み出し走査系および掃き出し走査系の２つの走査系を有し、ある行の画素の読み出し動作と、他の行の画素のリセット動作を同時に行わせるインターリーブ駆動を行う。

具体的には、読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線１２と接続する出力端から、選択信号、転送信号等を出力する。これにより、読み出し走査系により選択された行の画素は、リセットレベルの読み出し、および、光電変換素子に蓄積された電荷の電気信号の画素信号としての読み出しからなる読み出し動作を行う。読み出されたリセットレベル信号や画素信号は、垂直信号線１３を介してカラム処理部１７に供給される。

掃き出し走査系は、選択行の画素の読み出し動作が行われている間、次の選択行の画素の光電変換素子に蓄積された不要な電荷を掃き出す(リセットする)ために、その行の画素駆動線１２と接続する出力端からリセット信号を出力する。この掃き出し走査系による走査により、選択行の画素の読み出し動作が行われている間、次の選択行の画素のリセット動作が行われる。

プルアップ部１５は、垂直信号線１３ごとにプルアップ回路を有する。プルアップ回路は、プルアップ駆動部１６により駆動され、垂直信号線１３の電位が所定値以下である場合、垂直信号線１３の電位を上昇させる（プルアップさせる）。

プルアップ駆動部１６は、選択行の画素の読み出し動作の開始時に、所定の期間、プルアップ部１５を駆動させる。

カラム処理部１７（A/D変換部）は、画素領域１１の列ごとのA/D変換回路と全列に共通のD/A（Digital/Analog）変換回路を有する。各A/D変換回路は、PGA（Programmable Gain Amplifier）、比較器、およびカウンタラッチにより構成され、選択行の各画素から垂直信号線１３を通して供給される画素信号に対して、A/D変換処理およびCDS（相関二重サンプリング）処理等を行う。

具体的には、A/D変換回路のPGAは、まず、対応する列の選択行の画素の読み出し動作により、垂直信号線１３を通して最初に供給されるリセットレベル信号を増幅する。比較器は、D/A変換回路により生成されるランプ波形の信号と増幅後のリセットレベル信号とを比較する。カウンタラッチは、比較結果が切り替わるまでの比較器の比較時間をカウントし、そのカウント結果を、リセットレベル信号のA/D変換後のデジタルデータとして保持する。

次に、PGAは、対応する列の選択行の画素の読み出し動作により、垂直信号線１３を通してリセットレベル信号の次に供給される画素信号を増幅する。比較器は、D/A変換回路により生成されるランプ波形の信号と増幅後の画素信号とを比較する。カウンタラッチは、比較結果が切り替わるまでの比較器の比較時間を、保持しているリセットレベル信号のデジタルデータから減算する。これにより、カウンタラッチは、減算結果をCDS処理結果として保持する。

水平駆動部１８は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１７のA/D変換回路を順番に選択する。この水平駆動部１８による選択走査により、カラム処理部１７の各A/D変換回路で保持されている画素信号のCDS処理結果であるデジタルデータが、順番に、画素データとして信号処理部２０に出力される。

システム制御部１９は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１４、プルアップ駆動部１６、カラム処理部１７、および水平駆動部１８を制御する。

信号処理部２０は、少なくとも加算処理機能を有する。信号処理部２０は、カラム処理部１７から出力される画素データに対して加算処理等の種々の信号処理を行う。このとき、信号処理部２０は、必要に応じて、信号処理の途中結果などをメモリ部２１に格納し、必要なタイミングで参照する。信号処理部２０は、信号処理後の画素データを出力する。

メモリ部２１は、DRAM（Dynamic Random Access Memory）やSRAM（Static Random Access Memory）などにより構成される。

（画素領域とプルアップ部の構成例）
図２は、画素領域１１とプルアップ部１５の構成例を示す図である。

図２に示すように、画素領域１１には、n行ｍ列（ｎ，ｍは１以上の整数）の画素３１が行列状に２次元配置される。画素３１に対しては、行ごとに画素駆動線１２が形成され、列ごとに垂直信号線１３が形成される。従って、画素駆動線１２の本数はｎ本であり、垂直信号線１３の本数はｍ本である。

プルアップ部１５は、垂直信号線１３ごとに設けられたｍ個のプルアップ回路５１と、隣接する２つの垂直信号線１３の間に設けられたｍ−１個のスイッチ５２とにより構成される。

プルアップ回路５１は、垂直信号線１３を駆動する電流源回路であり、電源７１、２個のトランジスタ７２および７３、並びに電流源７４により形成される。

トランジスタ７２とトランジスタ７３は直列に接続される。直列に接続されたトランジスタ７２とトランジスタ７３は、トランジスタ７２が電源７１と接続し、トランジスタ７３が垂直信号線１３と接続するように、電源７１と垂直信号線１３の間に接続される。

トランジスタ７２には、図１のプルアップ駆動部１６から、トランジスタ７２のオン/オフを制御する制御信号xassistselが入力される。トランジスタ７２は、制御信号xassistselに応じてオン/オフすることにより、プルアップ回路５１のオン/オフを制御する。

トランジスタ７３には、プルアップ駆動部１６から、所定の電位の信号vassistgateが入力される。トランジスタ７３は、信号vassistgateを用いて、プルアップ回路５１が動作する垂直信号線１３の電位の範囲を制御する。電流源７４の一端は、垂直信号線１３のトランジスタ７３との接続位置に接続され、他端は接地される。

以上のような構成により、トランジスタ７２がオンにされると、垂直信号線１３の電位が信号vassistgateの電位以下である場合、トランジスタ７３は、垂直信号線１３の電位を上昇させることができる。

スイッチ５２（接続部）は、隣接する２つの垂直信号線１３の間に配置され、プルアップ駆動部１６から入力されるスイッチ５２のオン/オフを制御する制御信号SWに基づいて、隣接する２つの垂直信号線１３の接続の有無を制御する。

（画素の回路構成例）
図３は、図２の画素３１の回路構成例を示す図である。

画素３１は、光電変換素子としてのフォトダイオード９１、転送トランジスタ９２、FD（フローティングディフュージョン)９３、リセットトランジスタ９４、増幅トランジスタ９５、および選択トランジスタ９６を有する。また、画素３１は、端子１１１乃至端子１１４に接続される。

フォトダイオード９１は、受光量に応じた電荷を生成し、蓄積する。フォトダイオード９１は、アノード端子が接地されているとともに、カソード端子が転送トランジスタ９２を介して、FD９３に接続されている。

転送トランジスタ９２のゲート端子は、対応する行の画素駆動線１２のうちの、転送信号を供給する線が接続される端子１１１に接続される。転送トランジスタ９２は、転送信号によりオンされたとき、フォトダイオード９１で生成された電荷を読み出し、FD９３に転送する。

FD９３は、フォトダイオード９１から読み出された電荷を保持する。リセットトランジスタ９４のゲート端子は、対応する行の画素駆動線１２のうちのリセット信号を供給する線が接続される端子１１２に接続される。リセットトランジスタ９４は、リセット信号によりオンにされたとき、FD９３に蓄積されている電荷を定電圧源VRstに排出することで、FD９３の電位をリセットする。

増幅トランジスタ９５のゲート端子は、FD９３に接続され、増幅トランジスタ９５は、電源VDDを用いてFD９３の電位に応じたリセットレベル信号や画素信号を出力する。

選択トランジスタ９６のゲート端子は、対応する行の画素駆動線１２のうちの選択信号を供給する線が接続される端子１１３に接続される。選択トランジスタ９６は、選択信号によりオンにされたとき、増幅トランジスタ９５から出力されるリセットレベル信号や画素信号を端子１１４に供給する。端子１１４は、垂直信号線１３に接続されており、端子１１４に供給されたリセットレベル信号や画素信号は、垂直信号線１３を介してカラム処理部１７に供給される。

（CMOSイメージセンサのタイミングチャートの例）
図４は、図１のCMOSイメージセンサ１０の選択信号、リセット信号、転送信号、ランプ波形の信号、および垂直信号線１３の電位のタイミングチャートの例を示す図である。また、図５は、図４の時刻ｔ３付近の選択信号、リセット信号、転送信号、FD９３、制御信号SW、制御信号xassistsel、および垂直信号線１３の電位のタイミングチャートの例を示す図である。

なお、図４および図５において、横軸は時刻を表し、縦軸は各信号の電位（レベル）を表している。このことは、後述する図１０においても同様である。

CMOSイメージセンサ１０では、垂直駆動部１４が、先頭から順に行を選択し、選択行の選択信号（SEL）をオンにすることにより、選択行の画素３１に読み出し動作を行わせる。また、垂直駆動部１４は、選択行の画素３１の読み出し動作が行われている間、次の選択行の画素３１のリセット信号（RST）をオンにし、次の選択行の画素３１にリセット動作を行わせる。

従って、図４に示すように、時刻ｔ１から時刻ｔ２の間、１行目の選択信号がオンにされ、時刻ｔ２から時刻ｔ３の間、２行目の選択信号がオンにされる。そして、時刻ｔ３から時刻ｔ４の間、３行目の選択信号がオンにされ、時刻ｔ４から時刻ｔ５の間、４行目の選択信号がオンにされる。

また、時刻ｔ１より少し後から時刻ｔ２より少し前までの間、２行目のリセット信号がオンにされ、時刻ｔ２より少し後から時刻ｔ３より少し前までの間、３行目のリセット信号がオンにされる。そして、時刻ｔ３より少し後から時刻ｔ４より少し前までの間、４行目のリセット信号がオンにされ、時刻ｔ４より少し後から時刻ｔ５より少し前までの間、５行目のリセット信号がオンにされる。

時刻ｔ３において、３行目の画素３１の選択信号がオンにされたとき、３行目の画素３１の転送信号（TRG）は、まだオンにされない。従って、リセット動作によりリセットされたFD９３の電位に応じたリセットレベル信号が、垂直信号線１３に読み出される。

しかしながら、時刻ｔ３まで、２行目の画素３１の読み出し動作が行われているため、時刻ｔ３の垂直信号線１３の電位VSLは、２行目の画素３１の画素信号の電位である。

なお、図４では、２行目の画素３１の画素信号の電位が最低値である場合について図示しているが、実際には、図５に示すように、画素信号の電位（FD９３の電位）は、範囲ｄ内の値をとる。範囲ｄの最大値は、増幅トランジスタ９５のスレッショルド電圧Vthによって決定される。

２行目の画素３１の画素信号の電位が低い場合、即ち画素３１の受光量が多い場合、プルアップ部１５を有さないCMOSイメージセンサでは、図４および図５の細線で示すように、電位VSLが３行目の画素３１のリセットレベル信号の電位に落ち着くまでに多くの時間を要する。即ち、読み出し動作が開始される時刻ｔ３から、電位VSLがリセットレベル信号の電位に落ち着く時刻ｔ１２までのセトリング時間が長くなる。

電位VSLがリセットレベル信号の電位に達するまで、リセットレベル信号のA/D変換を行うことができないため、電位VSLのセトリング時間が長い場合、時刻ｔ３から時刻ｔ４までの読み出し動作期間が長くなる。

これに対して、プルアップ部１５を有するCMOSイメージセンサ１０では、図５に示すように、３行目の画素３１の読み出し動作が開始される時刻ｔ３から、時刻ｔ２１（ｔ３＜ｔ２１＜ｔ１１）までの期間、制御信号xassitselがオンにされる。これにより、時刻ｔ３から時刻ｔ２１までの期間、電位VSLが、信号vassistgateの電位以下である場合、プルアップ部１５により電位VSLの上昇がアシストされる。

また、時刻ｔ３から時刻ｔ２２（ｔ２１＜ｔ２２＜ｔ１１）までの期間、制御信号SWがオンにされる。これにより、時刻ｔ３から時刻ｔ２２までの期間、ｍ−１個の全てのスイッチ５２がオンにされ、全ての垂直信号線１３が接続される。その結果、全ての垂直信号線１３の電位VSLが平均化される。

以上により、電位VSLは、図４および図５の太線で示すように、時刻ｔ３以降、２行目の画素３１の画素信号の電位から素早く上昇し、時刻ｔ１２より前の時刻ｔ１１において、３行目の画素３１のリセットレベル信号の電位に落ち着く。即ち、セトリング期間は、時刻ｔ３から時刻ｔ１２までの期間より短い、時刻ｔ３から時刻ｔ１１までの期間となる。その結果、時刻ｔ３から時刻ｔ４までの読み出し動作期間を短縮し、フレームレートを向上させることができる。

時刻ｔ１１の後、時刻ｔ１３において、ランプ波形の信号rampが最大値（初期値）に達すると、リセットレベル信号のA/D変換が開始される。時刻ｔ１４において、ランプ波形の信号rampが所定値に達すると、信号rampの電位は維持され、リセットレベル信号のA/D変換が終了する。その後、時刻ｔ１５において、垂直駆動部１４は、３行目の画素３１の転送信号をオンにする。これにより、３行目の画素３１のフォトダイオード９１からFD９３に電荷が転送され、その電荷に対応する画素信号が、垂直信号線１３に読み出される。その結果、垂直信号線１３の電位VSLは、画素信号の電位に低下する。

その後、時刻ｔ１６において、ランプ波形の信号rampが最大値（初期値）に達すると、画素信号のA/D変換が開始される。時刻ｔ１７において、ランプ波形の信号rampが所定値に達すると、信号rampの電位は維持され、画素信号のA/D変換が終了する。

ここでは、３行目の画素３１の読み出し動作についてのみ説明したが、他の行の画素３１の読み出し動作についても同様である。

なお、プルアップ回路５１は、A/D変換回路のPGAのゲインが所定値以下である場合、即ち読み出し動作の開始時の電位VSLのとり得る範囲が大きい場合にのみ駆動し、垂直信号線１３の電位を上昇させるようにしてもよい。

以上のように、CMOSイメージセンサ１０は、画素３１の読み出し動作の開始時に、垂直信号線１３の電位VSLを上昇させるプルアップ回路５１を備えるので、読み出し動作期間、即ちA/D変換時間を高速化することができる。また、プルアップ回路５１は、トランジスタ７３により垂直信号線１３の電位VSLを上昇させるので、これによる消費電流の増加はない。

また、CMOSイメージセンサ１０は、選択行の画素３１の読み出し動作と、次の選択行の画素３１のリセット動作を同時に行うので、画素データの生成に要する時間を短縮することができる。

＜第２実施の形態＞
（CMOSイメージセンサの第２実施の形態の構成例）
図６は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第２実施の形態の構成例を示す図である。

図６に示す構成のうち、図１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図６のCMOSイメージセンサ１３０の構成は、プルアップ部１５、プルアップ駆動部１６、カラム処理部１７の代わりに、プルアップ部１３１、プルアップ駆動部１３２、カラム処理部１３３が設けられる点が、図１のCMOSイメージセンサ１０の構成と異なる。CMOSイメージセンサ１３０は、選択行の前の行の画素３１の画素データが所定値以上である場合にのみ、読み出し動作の開始時に、プルアップ部１３１のプルアップ回路５１を駆動する。

具体的には、CMOSイメージセンサ１３０のプルアップ部１３１は、垂直信号線１３ごとにプルアップ回路５１を有し、隣接する２つの垂直信号線１３ごとにスイッチ５２を有する。プルアップ回路５１は、プルアップ駆動部１３２から供給される制御信号xassistselがオンであり、かつ、対応する列のカラム処理部１３３のA/D変換回路から供給される画素データが所定値以上である場合、駆動される。

プルアップ回路５１は、垂直信号線１３の電位が、プルアップ駆動部１３２から供給される信号vassistgateの電位以下である場合、垂直信号線１３の電位を上昇させる。また、各スイッチ５２は、プルアップ駆動部１３２から供給される制御信号SWがオンにされる場合、対応する２つの垂直信号線１３を接続し、これにより全ての垂直信号線１３が接続される。

プルアップ駆動部１３２は、選択行の画素３１の読み出し動作の開始時に、所定の期間、プルアップ部１３１に供給する制御信号xassistselをオンにする。また、プルアップ駆動部１３２は、選択行の画素３１の読み出し動作の開始時に、所定の期間、プルアップ部１３１に供給する制御信号SWをオンにし、全ての垂直信号線１３を接続する。さらに、プルアップ駆動部１３２は、信号vassistgateをプルアップ部１３１に供給することにより、プルアップ回路５１が動作する垂直信号線１３の電位VSLを制御する。

カラム処理部１３３は、図１のカラム処理部１７と同様に、画素領域１１の列ごとのA/D変換回路と全列に共通のD/A変換回路を有し、A/D変換処理およびCDS処理等を行う。各A/D変換回路は、その結果保持される画素データをプルアップ部１３１に供給する。

（画素領域とプルアップ部の構成例）
図７は、画素領域１１とプルアップ部１３１の構成例を示す図である。

図７に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図７のプルアップ部１３１の構成は、垂直信号線１３ごとに設けられたｍ個のAND回路１５１が新たに設けられる点が、図２のプルアップ部１５の構成と異なる。

AND回路１５１には、図６のプルアップ駆動部１３２から制御信号xassistselが入力されるとともに、対応する列のカラム処理部１３３のA/D変換回路から選択行の前の行の画素３１の画素データの最上位ビットが入力される。AND回路１５１は、制御信号xassistselがオン（１）であり、かつ、画素データの最上位ビットが１である場合、トランジスタ７２をオンにする。一方、制御信号xassistselがオフ（０）であるか、または、画素データの最上位ビットが０である場合、トランジスタ７２をオフにする。

これにより、画素データが最大値の1/2より大きい場合、選択行の画素３１の読み出し動作の開始時に、所定の期間、トランジスタ７２がオンにされ、プルアップ回路５１が駆動される。

CMOSイメージセンサ１３０のタイミングチャートは、選択行の前の行の画素３１の画素データの最上位ビットが１である場合、図４および図５のタイミングチャートと同一である。

なお、第２実施の形態では、画素データの最上位ビットのみがAND回路１５１に入力されるようにしたが、AND回路１５１に入力されるビットは、最上位ビット以外であってもよい。また、AND回路１５１に入力されるビットの数は２以上であってもよい。さらに、AND回路１５１に入力されるビットは、画素データのビットそのものではなく、画素データのビットの反転値であってもよい。AND回路１５１に入力されるビットの位置、数、および反転の有無を制御することにより、プルアップ回路５１が駆動する場合の選択行の前の行の画素３１の画素データの範囲を任意の範囲に設定することができる。

＜第３実施の形態＞
（CMOSイメージセンサの第３実施の形態の構成例）
図８は、本開示を適用した固体撮像装置としてのCMOSイメージセンサの第３実施の形態の構成例を示す図である。

図８に示す構成のうち、図１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。

図８のCMOSイメージセンサ１７０の構成は、画素領域１１、画素駆動線１２、垂直信号線１３、垂直駆動部１４、カラム処理部１７の代わりに、画素領域１７１、画素駆動線１７２、垂直信号線１７３、垂直駆動部１７４、カラム処理部１７７が設けられる点が、図１のCMOSイメージセンサ１０の構成と異なる。CMOSイメージセンサ１７０では、４列の画素３１からなる画素群ごとに１本の垂直信号線１７３が接続され、選択行の画素３１が、画素群内の位置が同一である列（以下、画素群内列という）ごとに順に読み出し動作を行う。

具体的には、CMOSイメージセンサ１７０の画素領域１７１には、画素３１が行列状に２次元配置され、撮像を行う。また、画素領域１７１には、画素３１の行ごとに、その行の各画素群内列に対応する４本の画素駆動線１７２が形成され、４列ごとに垂直信号線１７３が形成される。

垂直駆動部１７４は、シフトレジスタやアドレスデコーダなどによって構成され、画素領域１７１の画素３１を、行単位かつ画素群内列単位で駆動する。垂直駆動部１７４の各行の各画素群内列に対応した図示せぬ出力端には、画素駆動線１７２の一端が接続されている。

垂直駆動部１７４の具体的な構成について図示は省略するが、垂直駆動部１７４は、読み出し走査系および掃き出し走査系の２つの走査系を有する。垂直駆動部１７４は、ある画素群内列の画素３１の読み出し動作と、他の画素群内列の画素３１のリセット動作とを同時に行わせるインターリーブ駆動を行う。

具体的には、読み出し走査系は、各画素３１からの画素信号を、行単位かつ画素群内列単位で順に読み出すように、各行および各画素群内列を順に選択する。読み出し走査系は、選択行の選択画素群内列の画素駆動線１７２と接続する出力端から、選択信号、転送信号等を出力する。これにより、読み出し走査系により選択された行の画素群内列の画素３１は、読み出し動作を行い、読み出されたリセット信号や画素信号を、垂直信号線１７３を介してカラム処理部１７７に供給する。

掃き出し走査系は、選択行の選択画素群内列の画素３１の画素信号の読み出し動作が行われている間、次の選択行の選択画素群内列の画素３１の光電変換素子に蓄積された不要な電荷を掃き出すために、次の選択行の選択画素群内列の画素駆動線１７２と接続する出力端からリセット信号を出力する。この掃き出し走査系による走査により、選択行の選択画素群内列の画素３１の画素信号の読み出し動作が行われている間、次の選択行の選択画素群内列の画素３１のリセット動作が行われる。

カラム処理部１７７は、画素領域１７１の４列ごとのA/D変換回路と全列に共通のD/A変換回路を有する。各A/D変換回路は、図１のカラム処理部１７のA/D変換回路と同様に構成され、選択行の選択画素群内列の各画素から垂直信号線１７３を通して供給される画素信号に対して、A/D変換処理およびCDS処理等を行う。

（画素領域とプルアップ部の構成例）
図９は、画素領域１７１とプルアップ部１５の構成例を示す図である。

図９に示すように、画素領域１７１には、n行ｍ列（ｎ，ｍは１以上の整数）の画素３１が行列状に２次元配置される。画素３１に対しては、各行の画素群内列ごとに画素駆動線１７２が形成される。即ち、同一の行の、４列の画素３１からなる各画素群１９１内の左から１番目の列、２番目の列、３番目の列、４番目の列のそれぞれの画素３１に対して、異なる画素駆動線１７２が形成される。

また、各画素群１９１に対して１本の垂直信号線１７３が形成される。即ち、画素群１９１内の各画素３１に対して共通の垂直信号線１７３が形成される。従って、画素駆動線１７２の本数は４ｎ本であり、垂直信号線１７３の本数はｍ/4本である。

（CMOSイメージセンサのタイミングチャートの例）
図１０は、図８のCMOSイメージセンサ１７０の選択信号、リセット信号、転送信号、ランプ波形の信号、および垂直信号線１７３の電位のタイミングチャートの例を示す図である。

CMOSイメージセンサ１７０では、垂直駆動部１７４が、先頭から順に行を選択し、左から１列目、３列目、２列目、４列目の順に画素群内列を選択する。そして、垂直駆動部１７４は、選択行の選択画素群内列の選択信号（SEL）をオンにすることにより、選択行の選択画素群内列の画素３１に読み出し動作を行わせる。また、垂直駆動部１７４が、選択行の選択画素群内列の画素３１の読み出し動作が行われている間、次の選択行の選択画素群内列の画素３１のリセット信号（RST）をオンにし、その画素３１にリセット動作を行わせる。

従って、図１０に示すように、時刻ｔ４１から時刻ｔ４２の間、選択行の左から１列目の画素群内列の選択信号がオンにされ、時刻ｔ４２から時刻ｔ４３の間、３列目の画素群内列の選択信号がオンにされる。そして、時刻ｔ４３から時刻ｔ４４の間、２列目の画素群内列の選択信号がオンにされ、時刻ｔ４４から時刻ｔ４５の間、４列目の画素群内列の選択信号がオンにされる。

また、時刻ｔ４１より少し後から時刻ｔ４２より少し前までの間、３列目の画素群内列のリセット信号がオンにされ、時刻ｔ４２より少し後から時刻ｔ４３より少し前までの間、２列目の画素群内列のリセット信号がオンにされる。そして、時刻ｔ４３より少し後から時刻ｔ４４より少し前までの間、４列目の画素群内列のリセット信号がオンにされ、時刻ｔ４４より少し後から時刻ｔ４５より少し前までの間、１列目の画素群内列のリセット信号がオンにされる。

そして、時刻ｔ４５において、選択行が次の行に変更され、時刻ｔ４５以降も同様に、選択行の画素３１が、左から１列目、３列目、２列目、４列目の画素群内列の順に、画素群内列ごとに読み出し動作を行う。

この場合においても、図４の場合と同様に、２列目の画素群内列の画素３１の選択信号がオンにされる時刻ｔ４３において、その画素３１のリセットレベル信号が、垂直信号線１７３に読み出される。

しかしながら、時刻ｔ４３まで、３列目の画素群内列の画素３１の読み出し動作が行われている。従って、３列目の画素群内列の画素３１の画素信号の電位が低い場合、プルアップ部１５を有さないCMOSイメージセンサでは、図１０の細線で示すように、電位VSLが２列目の画素群内列の画素３１のリセットレベル信号の電位に落ち着くまでに多くの時間を要する。即ち、読み出し動作が開始される時刻ｔ４３から、電位VSLがリセットレベル信号の電位に落ち着く時刻ｔ５２までのセトリング時間が長くなる。その結果、時刻ｔ４３から時刻ｔ４４までの読み出し動作期間が長くなる。

これに対して、プルアップ部１５を有するCMOSイメージセンサ１７０では、図５の場合と同様に、２列目の画素群内列の画素３１の読み出し動作が開始される時刻ｔ４３から、所定の期間、制御信号xassitselがオンにされる。これにより、時刻ｔ４３から所定の期間、電位VSLが、信号vassistgateの電位以下である場合、プルアップ部１５により電位VSLの上昇がアシストされる。

また、時刻ｔ４３から所定の期間、制御信号SWがオンにされる。これにより、時刻ｔ４３から所定の期間、ｍ/4−１個の全てのスイッチ５２がオンにされ、全ての垂直信号線１７３の電位VSLが平均化される。

以上により、電位VSLは、図１０の太線で示すように、時刻ｔ４３以降、３列目の画素群内列の画素３１の画素信号の電位から素早く上昇し、時刻ｔ５２より前の時刻ｔ５１において、３列目の画素群内列の画素３１のリセットレベル信号の電位に落ち着く。即ち、セトリング期間は、時刻ｔ４３から時刻ｔ５２までの期間より短い、時刻ｔ４３から時刻ｔ５１までの期間となる。その結果、時刻ｔ４３から時刻ｔ４４までの読み出し動作期間を短縮し、フレームレートを向上させることができる。

時刻ｔ５２の後、時刻ｔ５３から時刻ｔ５４までの間、２列目の画素群内列の画素３１のリセットレベル信号のA/D変換が行われる。その後、時刻ｔ５５において、垂直駆動部１７４は、３列目の画素群内列の画素３１の転送信号をオンにし、これにより、３列目の画素群内列の画素３１の画素信号が、垂直信号線１７３に読み出される。その後、時刻ｔ５６から時刻ｔ５７までの間、２列目の画素群内列の画素３１の画素信号のA/D変換が行われる。

ここでは、２列目の画素群内列の画素３１の読み出し動作についてのみ説明したが、他の画素群内列の画素３１の読み出し動作についても同様である。

なお、第３実施の形態では、画素群１９１を構成する列の数が４列であったが、画素群１９１を構成する列の数は任意の数にすることができる。

＜第４実施の形態＞
（撮像装置の一実施の形態の構成例）
図１１は、本開示を適用した電子機器としての撮像装置の一実施の形態の構成例を示す図である。

図１１の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。

レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述したCMOSイメージセンサ１０（１３０，１７０）からなる。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。

ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。

表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。

記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。

操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。

本技術を適用する電子機器は、画像取込部（光電変換部）にCMOSイメージセンサを用いる装置であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部にCMOSイメージセンサを用いる複写機などがある。

また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、A/D変換回路は、１以上の列ごとに設けられるのではなく、１以上の画素ごとに設けられるようにしてもよい。

また、第１乃至第３実施の形態では、垂直駆動部１４（１７４）が、インターリーブ駆動を行ったが、垂直駆動部１４（１７４）は、選択行の画素３１の読み出し動作、次の選択行の画素３１のリセット動作が順に行われるように駆動してもよい。この場合であっても、プルアップ回路５１により、読み出し動作開始時の垂直信号線１３（１７３）の電位VSLのセトリング時間を短縮することができる。

なお、本開示は、以下のような構成もとることができる。

（１）
複数の画素の画素信号をA/D変換するA/D変換部と、
前記画素から出力される前記画素信号を前記A/D変換部に供給する垂直信号線と、
前記画素の読み出し動作の開始時に、前記垂直信号線の電位を上昇させる回路と
を備える固体撮像装置。
（２）
前記回路は、トランジスタにより形成される
ように構成された
前記（１）に記載の固体撮像装置。
（３）
前記回路は、前記垂直信号線の電位が所定値以下である場合、前記垂直信号線の電位を上昇させる
ように構成された
前記（２）に記載の固体撮像装置。
（４）
前記回路は、前記A/D変換の結果得られるデジタルデータが所定値以上である場合、前記垂直信号線の電位を上昇させる
ように構成された
前記（２）または（３）に記載の固体撮像装置。
（５）
前記回路は、前記A/D変換のゲインが所定値以下である場合、前記垂直信号線の電位を上昇させる
ように構成された
前記（１）乃至（４）のいずれかに記載の固体撮像装置。
（６）
前記回路は、所定の期間、前記垂直信号線の電位を上昇させる
ように構成された
前記（１）乃至（５）のいずれかに記載の固体撮像装置。
（７）
複数の前記垂直信号線の接続の有無を制御する接続部
をさらに備え、
前記接続部は、前記画素の読み出し動作の開始時に、所定の期間、複数の前記垂直信号線を接続させる
前記（１）乃至（６）のいずれかに記載の固体撮像装置。
（８）
前記複数の画素のうちの一部の画素の読み出し動作が行われている間、他の画素のリセット動作が行われる
ように構成された
前記（１）乃至（７）のいずれかに記載の固体撮像装置。
（９）
複数の画素の画素信号をA/D変換するA/D変換部と、前記画素から出力される前記画素信号を前記A/D変換部に供給する垂直信号線とを備える固体撮像装置が、
前記画素の読み出し動作の開始時に、前記垂直信号線の電位を上昇させる
ステップを含む制御方法。
（１０）
複数の画素の画素信号をA/D変換するA/D変換部と、
前記画素から出力される前記画素信号を前記A/D変換部に供給する垂直信号線と、
前記画素の読み出し動作の開始時に、前記垂直信号線の電位を上昇させる回路と
を備える電子機器。

１０ CMOSイメージセンサ, １３垂直信号線, １７カラム処理部, ５１プルアップ回路，５２スイッチ, ７２，７３トランジスタ，１０００撮像装置

Claims

複数の画素の画素信号をA/D変換するA/D変換部と、
前記画素から出力される前記画素信号を前記A/D変換部に供給する垂直信号線と、
前記画素の読み出し動作の開始時に、前記垂直信号線の電位を上昇させる回路と
を備える固体撮像装置。
前記回路は、トランジスタにより形成される
ように構成された
請求項１に記載の固体撮像装置。
前記回路は、前記垂直信号線の電位が所定値以下である場合、前記垂直信号線の電位を上昇させる
ように構成された
請求項２に記載の固体撮像装置。
前記回路は、前記A/D変換の結果得られるデジタルデータが所定値以上である場合、前記垂直信号線の電位を上昇させる
ように構成された
請求項２に記載の固体撮像装置。
前記回路は、前記A/D変換のゲインが所定値以下である場合、前記垂直信号線の電位を上昇させる
ように構成された
請求項１に記載の固体撮像装置。
前記回路は、所定の期間、前記垂直信号線の電位を上昇させる
ように構成された
請求項１に記載の固体撮像装置。
複数の前記垂直信号線の接続の有無を制御する接続部
をさらに備え、
前記接続部は、前記画素の読み出し動作の開始時に、所定の期間、複数の前記垂直信号線を接続させる
請求項１に記載の固体撮像装置。
前記複数の画素のうちの一部の画素の読み出し動作が行われている間、他の画素のリセット動作が行われる
ように構成された
請求項１に記載の固体撮像装置。
複数の画素の画素信号をA/D変換するA/D変換部と、前記画素から出力される前記画素信号を前記A/D変換部に供給する垂直信号線とを備える固体撮像装置が、
前記画素の読み出し動作の開始時に、前記垂直信号線の電位を上昇させる
ステップを含む制御方法。
複数の画素の画素信号をA/D変換するA/D変換部と、
前記画素から出力される前記画素信号を前記A/D変換部に供給する垂直信号線と、
前記画素の読み出し動作の開始時に、前記垂直信号線の電位を上昇させる回路と
を備える電子機器。