JP2011234243A - 固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents

Abstract

【課題】消費電力の増大を招くことなく、負荷素子回路の整定時間を短縮することができる固体撮像素子およびその駆動方法、並びにカメラシステムを提供する。
【解決手段】画素信号読み出し線１１６と、光電変換素子を含む画素が配列された画素部１１０と、画素部から画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部１２０，１５０と、を有し、画素信号読み出し部１２０は、画素信号読み出し線１１６に接続されてソースフォロワを形成する電流源としての負荷素子１２１を含む電流源回路１２０を有し、電流源回路１２０は、画素信号読み出し信号線のスルーレートに応じた電流を流し、この電流に応じた電流を電流源に流させる回路１２２，１２３を含む。
【選択図】図４

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびその駆動方法、並びにカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。これは以下の理由による。
ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このようなＣＣＤにおいてシステムが非常に複雑化するといった処々の問題を、克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能であり、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

ところで、この種の固体撮像素子において、画素からの信号を伝える垂直信号線（画素信号読み出し線）は画素部外の定電流源を形成する負荷素子（負荷ＭＯＳ）接続され、画素の増幅トランジスタを含む増幅出力部とソースフォロアを形成する。
ＣＭＯＳイメージセンサで、画素からの信号を伝える垂直信号線の整定時間を短縮することは重要であり、負荷素子（負荷ＭＯＳ）を含めてこれに関する技術が種々提案されている。

特許文献１では、動作速度に応じて静的に電流を可変にする技術が提案されている。

特許文献２には、垂直信号線を駆動するスイッチトランジスタを動作させる制御信号に合わせて、負荷ＭＯＳ電流を一時的に増やすという技術が提案されている。

また、「必要なときだけ自動的に電流を増やす機構」が、「アクティブプルダウン」というテーマで、１９９０年前後に盛んに研究されていた（非特許文献１から４参照）。
これらの研究は主に、ECL(Emitter Coupled Logic)と呼ばれるロジック回路が扱う２値信号の伝送を、消費電力の増大を抑えながら高速化することを狙うものである。

特開２００８−２１１５４０号公報 特開２００８−２２２５９号公報

Ching-Te Chugang, "Advanced Bipolar Circuits," Circuits & Devices, pp. 32--36, Nov. 1992 Jouppi, "A speed, power, and supply noise evaluation of ECL driver circuits," IEEE J. of SC, pp. 38--45, Jan. 1996 T. Kuroda, et. al., "Capacitor-free level-sensitive active pull-down ECL circuit with self-adjusting driving capability," IEEE J. of SC, pp. 819--827, Jun. 1996 K. Ueda, et. al., "A fully compensated active pull-down ECL circuit with self-adjusting driving capability," IEEE J. of SC, pp. 46--53, Jun. 1996

ところが、特許文献１に記載された技術では、単に電流を増やすだけでは信号レベルが全体的に下がってしまい、十分なダイナミックが取れなくなる問題がある。
また、高速動作時は常に大電流が流れることになる。むしろ『速度当たりの消費電力』という観点からの改善が望まれている。

特許文献２に記載された技術では、初動を早くする効果があるが、整定する前に制御信号をオフして電流を定常状態に戻す必要があり、そこから最終的な整定動作が始まることになる。
２度目の整定は誤差が少ないところから開始できるので、全体としては整定時間が短縮できることが期待できるが、制御タイミングが難しく、効果がばらついたり限定的だったりすることが懸念される。

また、非特許文献１から４に記載された技術は、負荷ＭＯＳのように整定電圧に意味があるアナログ信号に用いることを想定したものではない。

本発明は、消費電力の増大を招くことなく、負荷素子回路の整定時間を短縮することができる固体撮像素子およびその駆動方法、並びにカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、画素信号読み出し線と、光電変換素子を含む画素が配列された画素部と、上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、上記画素信号読み出し線に接続されてソースフォロワを形成する電流源としての負荷素子を含む電流源回路を含み、上記電流源回路は、上記画素信号読み出し信号線のスルーレートに応じた電流を流し、当該電流に応じた電流を上記電流源に流させる回路を含む。

本発明の第２の観点の固体撮像素子の駆動方法は、光電変換素子を含む画素が配列された画素部からソースフォロワを形成する電流源に接続された画素信号読み出し線を通して画素信号の読み出しを行う際に、上記画素信号読み出し信号線のスルーレートに応じた電流を生成し、当該電流に応じた電流を上記電流源に流させる。

本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、画素信号読み出し線と、光電変換素子を含む画素が配列された画素部と、上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、上記画素信号読み出し線に接続されてソースフォロワを形成する電流源としての負荷素子を含む電流源回路を含み、上記電流源回路は、上記画素信号読み出し信号線のスルーレートに応じた電流を流し、当該電流に応じた電流を上記電流源に流させる回路を含む。

本発明によれば、消費電力の増大を招くことなく、負荷素子回路の整定時間を短縮することができる。

本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素およびＡＤＣ群をより具体的に示すブロック図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの基本的な画素回路の一例を示す図である。 本実施形態に係る電流源回路の各負荷素子部の具体的な構成例を示す回路図である。 画素の選択トランジスタがオンしてから垂直信号線が整定レベルとなる状態遷移を示す図である。 本実施形態に係る電流源回路の各負荷素子部の他の具体的な構成例を示す回路図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子（ＣＭＯＳイメージセンサ）の全体構成の概要
２．電流源回路の構成例
３．第３の実施形態（カメラシステムの構成例）

＜１．固体撮像素子（ＣＭＯＳイメージセンサ）の全体構成の概要＞
図１は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図２は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における画素およびＡＤＣ群をより具体的に示すブロック図である。

本固体撮像素子１００は、図１および図２に示すように、画素部１１０、電流源回路１２０、垂直走査回路１３０、水平転送走査回路１４０、画素信号読み出し部としてのカラム処理部（ＡＤＣ群）１５０、およびタイミング制御回路１６０を有する。
固体撮像素子１００は、ＤＡＣ（デジタル−アナログ変換装置）を含むＤＡＣおよびバイアス回路１７０、アンプ回路（Ｓ／Ａ）１８０、および信号処理回路１９０を有する。
これらの構成要素のうち、画素部１１０、電流源回路１２０、垂直走査回路１３０、水平転送走査回路１４０、ＡＤＣ群１５０、ＤＡＣ１７０、並びにアンプ回路（Ｓ／Ａ）１８０はアナログ回路により構成される。
また、タイミング制御回路１６０および信号処理回路１９０はデジタル回路により構成される。
なお、本実施形態においては画素信号読み出し部の一例としてカラムＡＤＣ方式を採用しているが、この方式に限らず他の方式、たとえばカラムＣＤＳ等の方式を採用することが可能である。

本実施形態においては、電流源回路１２０は、ソースフォロワを形成する電流源としての負荷ＭＯＳを含んで構成される。
そして、本実施形態においては、ＣＭＯＳイメージセンサにおいて、画素からの電気信号を受け取る垂直信号線が接続される負荷ＭＯＳ電流源に、信号線のスルーレートに応じた電流を流す機能を付加した特徴的な構成を有する。
そのスルーレートに応じた電流を流す機能としては、垂直信号線にソースフォロワトランジスタと寄生容量を模擬した実容量からなる回路を用い、そのトランジスタのドレイン電流をミラーして負荷ＭＯＳ電流とする。
この電流源回路１２０の特徴的な構成および機能については後で詳述する。

画素部１１０は、光電変換素子としてのフォトダイオードを含む画素ＰＸＬがマトリクス状（行列状）に配置されている。

［画素の基本構成例］
図３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの基本的な画素回路の一例を示す図である。

図３の画素回路１１０Ａは、光電変換素子としてたとえばフォトダイオード(ＰＤ)１１１を有している。
画素回路１１０Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１１０Ａは、１個のフォトダイオード１１１に対して転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。

フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に転送信号ＴＲＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。
増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源を形成する電流源回路１２０の負荷ＭＯＳとソースフォロアを形成する。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。

垂直信号線１１６には、図２に示すように、ＡＤＣ群と共に画素読み出し部を形成する電流源回路１２０において、画素配列の各列ごとに配置された負荷素子としての負荷ＭＯＳトランジスタ１２１が接続されている。

負荷ＭＯＳトランジスタ１２１は、たとえば第１の導電型であるｎチャネルの絶縁ゲート型電界効果トランジスタであるＮＭＯＳトランジスタにより形成されている。
負荷ＭＯＳトランジスタ１２１のドレインが垂直信号線１１６に接続され、ソースが基準電位源ＶＳＳに接続されている。
本実施形態の電流源回路１２０において、各カラムに配置された各負荷ＭＯＳトランジスタ１２１に対して、信号線のスルーレートに応じた電流を流す機能を有するレプリカ回路１２２が接続されている。
画素の選択トランジスタ１１５に流す電流源(電流シンク)となるのが負荷ＭＯＳである。なお、選択トランジスタ１１５と増幅トランジスタ１１４の接続位置が逆転していても、本発明の実施形態にとっては同じである。

＜２．電流源回路の構成例＞
図４は、本実施形態に係る電流源回路の各負荷素子部の具体的な構成例を示す回路図である。
図５は、画素の選択トランジスタがオンしてから垂直信号線が整定レベルとなる状態遷移を示す図である。

電流源回路１２０の各負荷素子部１２０Ａは、電流源を形成する第１のソースフォロワトランジスタとしての負荷ＭＯＳトランジスタ１２１、レプリカ回路１２２、およびカレントミラー回路１２３を含んで構成されている。
本実施形態では、ｎ型が第１導電型、ｐ型を第２導電型とする。

レプリカ回路１２２は、電流源Ｉ１２１、第２のソースフォロワトランジスタとしてのＰＭＯＳトランジスタ１２１、およびキャパシタ（実容量）Ｃ１２１を含んで構成されている。
カレントミラー回路１２３はＮＭＯＳトランジスタＮＴ１２１と負荷ＭＯＳトランジスタ１２１により形成される。
ＰＭＯＳトランジスタＰＴ１２１のゲートは負荷ＭＯＳトランジスタ１２１と垂直信号線１１６との接続部に接続され、ソースが電流源Ｉ１２１に接続され、ドレインはＮＭＯＳトランジスタＮＴ１２１のドレインおよびゲートに接続されている。
電流源Ｉ１２１は電源ＶＤＤに接続され、実用量（キャパシタ）Ｃ１２１はＰＭＯＳトランジスタＰＴ１２１のソースと基準電位（たとえば接地電位）ＶＳＳとの間に接続されている。
カレントミラー回路１２３を形成するＮＭＯＳトランジスタＮＴ１２１のソースは基準電位ＶＳＳに接続され、ゲートおよびドレインが負荷ＭＯＳトランジスタ１２１のゲートに接続されている。

垂直信号線１１６は、画素１１０Ａの選択トランジスタ（ＳＥＬ Ｔｒ）１１５がオンすると、図５に示すように、整定レベルに到達するまで下がり続ける。
垂直信号線１１６にはかなりの寄生容量Ｃｐが付くため、信号下降中のスルーレートにより、寄生容量Ｃｐから電流が垂直信号線１１６に流れ込むことになる。
一般の負荷ＭＯＳ回路では、負荷ＭＯＳの電流は一定のため、その電流は選択トランジスタ１１５に流れることになる。
そのため、ゲートソース間電圧ＶＧＳが小さくなり、その分立下りが遅れてしまう。
これまでは、負荷ＭＯＳに十分な定常電流を流すことで、この影響を軽減していた。

本実施形態の負荷素子部１２０Ａによれば、垂直信号線１１６の電圧はＰＭＯＳトランジスタＰＴ１２１で構成したソースフォロワでモニタされる。
垂直信号線１１６の電位が下がり始めると、ＰＭＯＳトランジスタＰＴ１２１のソース電圧も同じレートで下降する。
そこに、実負荷で容量Ｃ１２１を付けておくと、スルーレートに比例した電流がその容量に流れ込むことになる。
ソースフォロワの元々の動作電流と容量Ｃ１２１にチャージする電流の総和は、ＰＭＯＳトランジスタＰＴ１２１のドレインに流れる。
これをカレントミラー回路１２３で折り返して負荷ＭＯＳトランジスタ１２１の電流を生成することにより、垂直信号線１１６の電位の立下りに応じて負荷ＭＯＳトランジスタ１２１の電流を増やすことが可能である。

ＰＭＯＳトランジスタＰＴ１２１のソースフォロワは、ある視点からは、選択トランジスタ１１５と負荷ＭＯＳトランジスタ１２１が構成するソースフォロワの、極性を反転したレプリカ回路となっている。

回路定数として最もシンプルには、カレントミラー比を１：１とし、実容量Ｃ１２１を寄生容量Ｃｐと一致させる。
このことで、寄生容量Ｃｐに流れる電流と実容量Ｃ１２１に流す電流が一致し、選択トランジスタ１１５に流れる電流をスルーレートにかかわらず一定にできる。
すると、選択トランジスタ１１５のゲート電圧の変化量がそのまま垂直信号線１１６に伝わり、整定時間を大幅に緩和できることになる。
カレントミラー比と実容量Ｃ１２１と寄生容量Ｃｐの比は同じにすれば、同様の結果が得られる。たとえば１：２にすると、ＰＭＯＳトランジスタＰＴ１２１に流す電流を半分、実容量Ｃ１２１も半分となり、省電力小面積が図れる。

また従来と同じ整定時間で良ければ、定常状態での電流を減らすことができる。カレントミラーに流す電流を考慮に入れても、本発明を用いることで総消費電力を減らすことが可能である。

図６は、本実施形態に係る電流源回路の各負荷素子部の他の具体的な構成例を示す回路図である。

図６の負荷素子部１２０Ｂが図４の負荷素子部１２０Ａと異なる点は次の通りである。
負荷素子部１２０Ｂにおいては、レプリカ回路１２２の電流源が２個のカスコード接続されたＰＭＯＳトランジスタＰＴ１２２，ＰＴ１２３により形成されている。
レプリカ回路１２２にカスコード付の電流源を用いると、定常電流分の変動が小さくなる。
この場合に、動作レンジを確保するため、一旦ＮＭＯＳトランジスタの動作点調整ソースフォロワ１２４を間に挿入されている。
また、レプリカ回路１２２およびカレントミラー回路１２３によりブースター部１２５が形成される。

動作点調整ソースフォロワ１２４は、第３のソースフォロワトランジスタとしてのＮＭＯＳトランジスタＮＴ１２２と、電流源を形成するＮＭＯＳトランジスタＮＴ１２３により構成されている。
ＮＭＯＳトランジスタＮＴ１２２のゲートが垂直信号線１１６に接続され、ソースが電源ＶＤＤに接続され、ソースがＮＭＯＳトランジスタＮＴ１２３のドレインおよびレプリカ回路１２２のＰＭＯＳトランジスタＰＴ１２１のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ１２３のソースは基準電位ＶＳＳに接続され、ゲートは所定のバイアス電源Ｖｂに接続されている。

なお、レプリカ回路にＮＭＯＳトランジスタを用いる変形例も適用することが可能である。
本実施形態においては、レプリカ回路１２２の容量Ｃ１２１を基準電位である接地電位ＧＮＤに対して接続している。
これは、負荷ＭＯＳトランジスタ１２１に流す電流の増加分の一部もしくは全部を、実容量Ｃ１２１が引き込んで中和する方向に効くからである。

このように、本実施形態のＣＭＯＳイメージセンサ１００は、電流源回路１２０を有することから、消費電力の増大を招くことなく、負荷ＭＯＳ回路の整定時間を短縮することができる。あるいは逆に、整定時間を保ったまま、消費電力を削減できるという顕著な効果がある。

固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１６０、行アドレスや行走査を制御する垂直走査回路１３０、そして列アドレスや列走査を制御する水平転送走査回路１４０が配置される。

タイミング制御回路１６０は、画素部１１０、垂直走査回路１３０、水平転送走査回路１４０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣ１７０、信号処理回路１９０の信号処理に必要なタイミング信号を生成する。

画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１７０からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。

ＡＤＣ群１５０のＡＤＣは、比較器１５１を有する。
比較器１５１は、ＤＡＣ１７０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１５２と、カウント結果を保持するメモリ（ラッチ）１５３とを有する。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（読み出し線）毎に配置され、列並列ＡＤＣブロックが構成される。
各メモリ（ラッチ）１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１８０、および信号処理回路１９０が配置される。

ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位ＶＳＬをデジタル信号に変換する。
ＡＤＣは、参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。

以上のＡＤ変換期間終了後、水平転送走査回路１４０により、メモリ（ラッチ）１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１８０を経て信号処理回路１９０に入力され、所定の信号処理により２次元画像が生成される。

水平転送走査回路１４０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１６０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１９０では、読み出された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像素子１００においては、信号処理回路１９０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。

以上説明したように、本実施形態によれば、消費電力の増大を招くことなく、負荷MOS回路の整定時間を短縮することができる。あるいは逆に、整定時間を保ったまま、消費電力を削減できるという顕著な効果がある。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜３．カメラシステムの構成例＞
図７は、本発明の第３の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム２００は、図７に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラシステム２００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。

駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。

また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。
記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。

１００・・・固体撮像素子、１１０・・・画素部、１２０・・・電流源回路（負荷素子部）、１２１・・・負荷ＭＯＳトランジスタ、１２２・・・レプリカ回路、１２３・・・カレントミラー回路、１２４・・・動作点調整ソースフォロワ、１３０・・・垂直走査回路、１４０・・・水平転送走査回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・タイミング制御回路、１７０・・・ＤＡＣ、１８０・・・アンプ回路、１９０・・・信号処理回路、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・駆動回路、２３０・・・レンズ、２４０・・・信号処理回路。

Claims (8)

1. 画素信号読み出し線と、
   光電変換素子を含む画素が配列された画素部と、
   上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   上記画素信号読み出し線に接続されてソースフォロワを形成する電流源としての負荷素子を含む電流源回路を含み、
   上記電流源回路は、
   上記画素信号読み出し信号線のスルーレートに応じた電流を流し、当該電流に応じた電流を上記電流源に流させる回路を含む
   固体撮像素子。
2. 上記電流源回路は、
   上記画素信号読み出し線に接続されて電流源として機能する第１のソースフォロワトランジスタと、
   ゲートが上記画素信号読み出し線に接続され、ソースが電流源に接続された第２のソースフォロワトランジスタと、
   上記第２のソースフォロワトランジスタのソースに接続され、上記画素信号読み出し線の寄生容量を模擬した実用量と、
   上記第２のソースフォロワトランジスタのドレイン電流を折り返して上記第１のソースフォロワトランジスタのゲートに供給するカレントミラー回路と、を含む
   請求項１記載の固体撮像素子。
3. 上記カレントミラー回路のカレントミラー比と上記実用量と上記寄生容量の比が同じである
   請求項２記載の固体撮像素子。
4. 上記画素は、
   ソースが上記画素信号読み出し線に接続された出力用トランジスタを含み、
   上記出力用トランジスタは第１導電型トランジスタにより形成され、上記第２のソースフォロワトランジスタは第２導電型トランジスタにより形成されている
   請求項１または２記載の固体撮像素子。
5. 上記第２のソースフォロワトランジスタのソースに接続される電流源は、カスコード接続された複数のトランジスタにより形成されている
   請求項１から４のいずれか一に記載の固体撮像素子。
6. 上記画素信号読み出し線と上記第２のソースフォロワトランジスタのゲートとの間に、動作点調整用の第３のソースフォロワトランジスタが配置され、
   上記第３のソースフォロワトランジスタのゲートが上記画素信号読み出し線に接続され、上記第３のソースフォロワトランジスタのソースが上記第２のソースフォロワトランジスタのゲートに接続されている
   請求項５記載の固体撮像素子。
7. 光電変換素子を含む画素が配列された画素部からソースフォロワを形成する電流源に接続された画素信号読み出し線を通して画素信号の読み出しを行う際に、
   記画素信号読み出し信号線のスルーレートに応じた電流を生成し、当該電流に応じた電流を上記電流源に流させる
   固体撮像素子の駆動方法。
8. 固体撮像素子と、
   上記固体撮像素子に被写体像を結像する光学系と、を有し、
   上記固体撮像素子は、
   画素信号読み出し線と、
   光電変換素子を含む画素が配列された画素部と、
   上記画素部から上記画素信号読み出し線を通して画素信号の読み出しを行う画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   上記画素信号読み出し線に接続されてソースフォロワを形成する電流源としての負荷素子を含む電流源回路を含み、
   上記電流源回路は、
   上記画素信号読み出し信号線のスルーレートに応じた電流を流し、当該電流に応じた電流を上記電流源に流させる回路を含む
   カメラシステム。

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