JPH09275344A - Ｄ／ａ変換器、ｄ／ａ変換方法、液晶パネル用基板及び液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示装置に内蔵された駆動回路におい
て、デジタル入力に対するアナログ出力の線形性を実現
し、容量のバラツキに起因するアナログ出力の誤差を抑
制することを可能とし、低価格、低消費電力ながら、高
画質、大型、高精細な液晶表示装置を得る。 【解決手段】 デジタル入力に応じて、変換選択配線の
電位の変換容量への充放電の有無を選択し、変換容量に
保持された電荷を基準容量に供給することにより、所定
のアナログ出力を得る。変換容量のバラツキに応じて、
変換選択配線の電位を調節することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｄ／Ａ変換器、Ｄ
／Ａ変換方法、液晶パネル用基板及び液晶表示装置に関
する。

【０００２】

【発明の背景】Ｄ／Ａ変換器には、キャパシタを用いた
ものと、抵抗を用いたものがある。キャパシタを用いた
Ｄ／Ａ変換器は、抵抗を用いたものよりも、低消費電力
という点で優れている。キャパシタを用いたＤ／Ａ変換
器の一つとして、二進荷重キャパシタを使用したものが
知られている。図２１は、従来の二進荷重キャパシタを
使用したＤ／Ａ変換器を示す図である。

【０００３】このＤ／Ａ変換器では、６ビットのデジタ
ル入力値に対応するアナログ出力が得られる。具体的に
は、６本のデジタル配線１００１のそれぞれに、２進数
の１桁目〜６桁目に対応するデジタル信号Ｄ0 〜Ｄ5 が
入力され、「００００００」〜「１１１１１１」（１０
進数で「０」〜「６３」に相当する）のデジタル入力が
できるようになっている。

【０００４】各デジタル信号Ｄ0 〜Ｄ５は、二段のラッ
チ回路Ａ0 〜Ａ5 及びＢ0 〜Ｂ5 に保持される。ラッチ
回路Ａ0 〜Ａ5 又はＢ0 〜Ｂ5 は、クロックＣＬ1 又は
ＣＬ2 と、その反転クロックｎＣＬ1 又はｎＣＬ2 とで
動作する。クロックＣＬ1 、ＣＬ2 及び反転クロックｎ
ＣＬ1 、ｎＣＬ2 は、図示しないシフトレジスタの出力
信号から生成される。

【０００５】Ｄ／Ａ変換器には、配線１００２（電位Ｖ
0 ）・配線１００３（電位Ｖs ）・配線１００４（ＧＮ
Ｄ電位）が設けられている。なお、電位Ｖ0 ＞電位Ｖs
＞ＧＮＤ電位である。また、配線１００５からは、アナ
ログ出力を取り出せるようになっている。

【０００６】配線１００２には、変換容量Ｃ0 〜Ｃ5 の
一方の極板が接続されている。変換容量Ｃ0 〜Ｃ5 は、
設計上２進荷重された値となっており、 Ｃ0：Ｃ1：Ｃ2：Ｃ3：Ｃ4：Ｃ5＝１：２：４：８：１
６：３２ の比となっている。

【０００７】このＤ／Ａ変換器の動作を、「０００００
１」のデジタル入力がされたときを例にとって説明す
る。このとき、デジタル信号Ｄ0 は「Ｈ」であるので、
ラッチ回路Ａ0 は「Ｈ」を保持する。デジタル信号Ｄ1
〜Ｄ5 は「Ｌ」であるので、ラッチ回路Ａ1 〜Ａ5 は
「Ｌ」を保持する。そして、ラッチパルスが入ると、ク
ロックＣＬ2 及び反転クロックｎＣＬ2 によって、１段
目のラッチ回路Ａ1 〜Ａ5の信号は、２段目のラッチ回
路Ｂ1 〜Ｂ5 に転送される。

【０００８】次に、配線１００６のリセット信号Ｒが
「Ｈ」になって、各アナログスイッチＴa0 〜Ｔa5 がオ
ンして、変換容量Ｃ0 〜Ｃ5 には、その両極板間の電位
差がなくなって電荷がなくなる。同時に、アナログスイ
ッチＴ3 がオンして、基準容量Ｃs に、配線１００３
（電位Ｖs ）と配線１００４（ＧＮＤ電位）との電位差
によって所定の電荷が蓄積される。このときに基準容量
Ｃs に蓄積される電荷Ｑsは、 Ｑs＝ＣsＶs （１・１） である。

【０００９】次に、リセット信号Ｒが「Ｌ」になってア
ナログスイッチＴa0 〜Ｔa5、Ｔ3がオフになる。そし
て、配線１００７のセット信号Ｓが「Ｈ」状態になり、
セット信号Ｓの信号レベル「Ｈ」とラッチ回路Ｂ0 〜Ｂ
5 の信号レベル「Ｈ」又は「Ｌ」との論理積によって、
アナログスイッチＴb0 〜Ｔb5 が制御される。

【００１０】具体的には、ラッチ回路Ｂ0 に対応するア
ナログスイッチＴb0 がオンして、変換容量Ｃ0 と基準
容量Ｃs とが接続される。そして、基準容量Ｃs に蓄積
された電荷Ｑs の一部は、変換容量Ｃ0 に流れ込む。

【００１１】一方、ラッチ回路Ｂ1 〜Ｂ5 に対応するア
ナログスイッチＴb1 〜Ｔb5 はオフとなり、変換容量Ｃ
1 〜Ｃ5 は、基準容量Ｃs に接続されない。

【００１２】この結果、配線１００５の電位Ｖout は、
次のようにして求められる。基準容量Ｃs に蓄積された
電荷Ｑs は、変換容量Ｃ0 に流れ込む。このときに基準
容量Ｃs に蓄積される電荷をＱs′、変換容量Ｃ0 に蓄
積される電荷をＱ0′とすると、 Ｑs′＝ＣsＶout （１・２） Ｑ0′＝Ｃ0（Ｖout−Ｖ0） （１・３） となり、Ｑs＝Ｑs′＋Ｑ0′だから、式（１・１）〜式
（１・３）より、 ＣsＶs＝ＣsＶout＋Ｃ0（Ｖout−Ｖ0） となる。これを変形して、 Ｖout＝（ＣsＶs＋Ｃ0Ｖ0）／（Ｃs＋Ｃ0） となる。以上述べたことは、「０００００１」のデジタ
ル入力がされたときの例であるが、これを一般式にする
と、 Ｖout＝（ＣsＶs＋Ｖ0ΣＤiＣi）／（Ｃs＋ΣＤiＣi） （１・４） となる。なお、i＝0,1,2,3,4,5 である。また、Ｄiは、
デジタル信号Ｄ0 〜Ｄ5の各信号レベルに対応して
「Ｈ」レベルのときを「１」とし、「Ｌ」レベルのとき
を「０」としたものである。

【００１３】次に、図２２は、上記従来のＤ／Ａ変換器
のＤ／Ａコンバータ特性の一例を示す図である。同図に
示すように、デジタル入力値とアナログ出力との関係
は、緩やかなカーブを描くようになっている。すなわ
ち、従来のＤ／Ａ変換器では、線形性を有するＤ／Ａコ
ンバータ特性を得ることができなかった。

【００１４】その理由は、式（１・４）において、分母
にデジタル信号Ｄ0 〜Ｄ5 の変数（ΣＤiＣi）があるた
め、正比例の関数にならないからである。これを避ける
には、分母を定数にすることが必要である。

【００１５】また、従来のＤ／Ａ変換器では、所定のア
ナログ電圧が得られないことがあった。例えば、図２２
において、デジタル入力値「３２」（２進数で「１００
０００」）のときのアナログ出力が、デジタル入力値
「３１」（２進数で「０１１１１１」）のときよりも不
連続で下がっている。その理由は、最上位のビットに対
応する変換容量Ｃ5 の容量値と、下位ビットの変換容量
Ｃ0 〜Ｃ4 の容量値の合計と、の比が、３２：３１とな
っていないからである。

【００１６】容量の製造工程において、このような容量
値のばらつきを避けることは困難である。特に、大容量
値の容量は、設計値との誤差が大きくなりやすい。この
ため、デジタル入力値に対して所定のアナログ出力が得
られず、デジタル入力の増加に対してアナログ出力が減
少してしまうという、いわゆる逆転現象が生じることが
あった。

【００１７】そこで、本発明の目的は、線形性を有し
て、逆転現象の生じないＤ／Ａ変換器、Ｄ／Ａ変換方
法、液晶パネル用基板及び液晶表示装置を得ることを目
的とする。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＤ／Ａ変換器は、ｎビット（ｎは自然
数）のデジタル信号Ｄi （i=1,2,…,n）をアナログ出力
Ｖout に変換するＤ／Ａ変換器において、前記デジタル
信号Ｄi の各ビットに対応するｎ個の変換容量Ｃxiと、
前記デジタル信号Ｄi の各ビットに対応するｎ種類の電
位Ｖxiが供給される少なくとも一つの変換選択配線と、
前記アナログ出力Ｖout を取り出す出力配線と、前記変
換容量Ｃxiの一方の極板に接続される電位Ｖs1の第１の
基準配線と、を有し、オンのデジタル信号Ｄi に対応す
る前記変換容量Ｃxiの他方の極板は、前記変換選択配線
に接続されて、前記変換容量Ｃxiに、対応する電位Ｖxi
とＶs1との電位差によって変換電荷が蓄積され、オフの
デジタル信号Ｄi に対応する前記変換容量Ｃxiの他方の
極板は、所定の配線に接続され、前記他方の極板は、前
記変換電荷が蓄積された後に、前記変換選択配線及び前
記所定の配線と電気的に切断され、前記出力配線に接続
されて、それぞれの前記変換電荷を合計してなる総電荷
に対応してアナログ出力Ｖout を供給する。

【００１９】本発明によれば、デジタル信号Ｄ1 〜Ｄn
に対応して、変換容量Ｃx1〜Ｃxnが設けられている。変
換容量Ｃx1〜Ｃxnの一方の極板には、電位Ｖs1が供給さ
れる。変換容量Ｃx1〜Ｃxnの他方の極板には、電位Ｖx1
〜Ｖxnあるいは所定の電位を供給できるようになってい
る。

【００２０】デジタル信号Ｄ1 〜Ｄn がオンであれば、
変換容量Ｃx1〜Ｃxnの他方の極板には、電位Ｖx1〜Ｖxn
が供給され、電位Ｖs1との電位差によって電荷が蓄積さ
れる。

【００２１】デジタル信号Ｄ1 〜Ｄn がオフであれば、
変換容量Ｃx1〜Ｃxnの他方の極板には、所定の電位が供
給され、例えばこの電位が一方の極板の電位と同じであ
れば電荷が蓄積されない。詳しくは、変換容量Ｃx1〜Ｃ
xnの他方の極板を第１の基準配線に接続すれば、両極板
の電位が同じになる。

【００２２】あるいは、デジタル信号Ｄ1 〜Ｄn がオフ
のときに、変換容量Ｃx1〜Ｃxnの他方の極板を、第１の
基準配線とは別の配線に接続してもよい。

【００２３】以上のように、デジタル信号Ｄ1 〜Ｄn の
オン・オフによって、変換容量Ｃx1〜Ｃxnに蓄積される
電荷が変わる。したがって、デジタル信号Ｄ1 〜Ｄn の
オン・オフによって表されるデジタル入力値と、アナロ
グ出力とが対応するように、電位Ｖx1〜Ｖxn及び所定の
電位を設定すれば、Ｄ／Ａ変換を行うことができる。設
定された電位は、Ｄ／Ａ変換器の製造後であっても容易
に調整することができる。この電位の調整によって、Ｄ
／Ａ変換特性が連続性を有するようになる。

【００２４】本発明に係るＤ／Ａ変換器は、電位Ｖs2の
第２の基準配線と、前記出力配線に形成され、第１及び
第２の基準配線における電位Ｖs1とＶs2との電位差によ
って基準電荷を蓄える基準容量Ｃs と、を有し、前記オ
フのデジタル信号Ｄi に対応する前記所定の配線は、前
記第１の基準配線であり、前記総電荷は、前記変換電荷
と前記基準電荷の合計からなり、アナログ出力Ｖout
が、Ｖout＝（ΣＣxi（ＤiＶxi＋Ｖs1（１−Ｄi））＋
ＣsＶs2）／（ΣＣxi＋Ｃs） ［Ｄiは、デジタル信号
Ｄi がオンのときを１とし、オフのときを０とする。］
で表されることが好ましい。

【００２５】本発明では、デジタル信号Ｄ1 〜Ｄn がオ
フのとき、変換容量Ｃx1〜Ｃxnの両極板には、同一の電
位Ｖs1が供給されるので、電荷が蓄積されない。

【００２６】また、出力配線には、デジタル信号Ｄ1 〜
Ｄn のオン・オフにかかわりなく、基準容量Ｃs に電荷
が与えられて、一律にアナログ出力Ｖout が上げられ
る。

【００２７】そして、上記式は、次のようにして求めら
れる。まず、変換容量Ｃi に最初に蓄積される電荷の総
和をΣＱi とすると、 ΣＱi ＝ΣＣxi（Ｄi（Ｖxi−Ｖs1）） となる。なお、Ｄiは、デジタル信号Ｄ0 〜Ｄ5 の各信
号レベルに対応して「Ｈ」レベルのときを「１」とし、
「Ｌ」レベルのときを「０」としたものである。

【００２８】また、基準容量Ｃs に蓄積される電荷をＱ
s とすると、 Ｑs ＝Ｃs（Ｖs2−Ｖs1） である。

【００２９】次に、変換容量Ｃi が、前記変換選択配線
及び前記所定の配線と電気的に切断され、前記出力配線
に接続されるたときに、変換容量Ｃi に蓄積される電荷
の総和をΣＱi′ 、基準容量Ｃs に蓄積される電荷をＱ
s′ とすると、 ΣＱi′ ＝ΣＣxi（Ｖout−Ｖs1） Ｑs′ ＝Ｃs（Ｖout−Ｖs1） となる。

【００３０】ΣＱi＋Ｑs＝ΣＱi′ ＋Ｑs′ だから、 ΣＣxi（Ｄi（Ｖxi−Ｖs1））＋Ｃs（Ｖs2−Ｖs1）＝Σ
Ｃxi（Ｖout−Ｖs1）＋Ｃs（Ｖout−Ｖs1） となり、これを変形して、 Ｖout＝（ΣＣxi（ＤiＶxi＋Ｖs1（１−Ｄi））＋ＣsＶ
s2）／（ΣＣxi＋Ｃs） となる。

【００３１】この式の分母は、デジタル信号Ｄi の値に
関わらず定数となっているので、アナログ出力Ｖout と
デジタル信号Ｄi とは、正比例の関数となる。このこと
によって、線形性のあるＤ／Ａ変換特性を得ることがで
きる。

【００３２】本発明に係るＤ／Ａ変換器は、前記変換容
量Ｃxiの他方の極板と前記変換選択配線との間に接続さ
れる第１のスイッチと、前記変換容量Ｃxiの他方の極板
と前記所定の配線との間に接続される第２のスイッチ
と、前記変換容量Ｃxiの他方の極板と前記出力配線との
間に接続される第３のスイッチと、を有することが好ま
しい。

【００３３】あるいは、本発明に係るＤ／Ａ変換器は、
前記変換容量Ｃxiの他方の極板と前記変換選択配線との
間に接続される第１のスイッチと、前記変換容量Ｃxiの
他方の極板と前記第１の基準配線との間に接続される第
２のスイッチと、前記変換容量Ｃxiの他方の極板と前記
出力配線との間に接続される第３のスイッチと、前記基
準容量Ｃs に対する前記第１及び第２の基準配線からの
電圧の印加を制御する第４のスイッチと、を有すること
が好ましい。

【００３４】これらのスイッチによって、変換容量Ｃxi
及び基準容量Ｃs への電圧の印加を制御することができ
る。

【００３５】本発明に係るＤ／Ａ変換器は、ｎ本の変換
選択配線によってｎ種類の電位Ｖxiが供給されることが
好ましい。これは、ｎ種類の電位Ｖxiを供給するための
最も簡単な形態である。

【００３６】あるいは、本発明に係るＤ／Ａ変換器は、
高電位配線と、低電位配線と、前記高電位配線と前記低
電位配線との間に直列接続されたｎ−１個の抵抗と、を
有し、前記変換選択配線は、前記高電位配線と該高電位
配線に直結される前記抵抗との間の配線、隣同士の抵抗
を接続する配線、及び前記低電位配線と該低電位配線に
直結される前記抵抗との間の配線によって構成されるこ
とが好ましい。

【００３７】本発明によれば、高電位配線と、高電位配
線に直結される抵抗と、の間の配線が、電位Ｖxiのうち
の最も高電位の変換選択配線となる。そして、抵抗が１
つ増えるごとに電圧降下が増すので、隣同士の抵抗を接
続する配線は、徐々に電位の下がっていく変換選択配線
となる。低電位配線と、低電位配線に直結される抵抗
と、の間の配線は最も低電位の変換選択配線となる。

【００３８】本発明に係るＤ／Ａ変換器は、１本の前記
変換選択配線を有し、この変換選択配線に供給される電
位が時間的に変化することでｎ種類の電位Ｖxiが供給さ
れることが好ましい。

【００３９】具体的には、本発明に係るＤ／Ａ変換器
は、前記ｎ個の変換容量Ｃxiに対応してｎ本の変換パル
ス配線を有し、各変換パルス配線には、前記変換選択配
線における変化する電位が、対応する変換容量Ｃxiに供
給される電位Ｖxiとなるときにパルス信号が印加され、
前記パルス信号に応じて、変換容量Ｃxiに電位Ｖxiが供
給されることが好ましい。

【００４０】このように、時間的に変化する電位を１本
の変換選択配線に供給すれば、変換選択配線の本数を最
も減らすことができる。この場合、ｎ本の変換パルス配
線にパルス信号を入力することで、このパルス信号に応
じて必要な電位を取り出すことができる。

【００４１】本発明に係るＤ／Ａ変換器は、前記変換選
択配線に供給されるｎ種類の電位Ｖxiは、公比２の等比
数列をなすことが好ましい。

【００４２】こうすることで、変換容量Ｃxiに２進荷重
に対応した電荷を蓄積することができる。そして、線形
性のあるＤ／Ａ変換器を得ることができる。

【００４３】本発明に係るＤ／Ａ変換器は、ｎビット
（ｎは自然数）のデジタル信号Ｄi （i=1,2,…,n）をア
ナログ出力Ｖout に変換するＤ／Ａ変換器において、前
記デジタル信号Ｄi の各ビットに対応するｎ個の変換容
量Ｃxiと、複数種類の電位Ｖxiが供給される少なくとも
一つの変換選択配線と、を有し、前記デジタル信号Ｄi
のビット桁に応じて、前記ｎ個の変換容量Ｃxiのそれぞ
れに変換電荷が蓄積されるように、前記電位Ｖxi及び前
記変換容量Ｃxiの容量値が設定されてなり、それぞれの
前記変換電荷を合計してなる総電荷に対応してアナログ
出力Ｖout を供給する。

【００４４】本発明によれば、デジタル信号Ｄi のビッ
ト桁に応じた変換電荷を蓄積するために、複数種類の電
位Ｖxiが用いられる。したがって、それぞれの電位Ｖxi
に対応する変換容量Ｃxiの実際の容量値によって、電位
Ｖxiの値を調整することができる。そして、線形性を有
するＤ／Ａ変換器を得ることができる。

【００４５】本発明に係るＤ／Ａ変換方法は、ｎビット
（ｎは自然数）のデジタル信号Ｄi（i=1,2,…,n）をア
ナログ出力Ｖout に変換するＤ／Ａ変換方法において、
オンの前記デジタル信号Ｄi のビット桁に対応するｎ種
類の電位Ｖi に基づいてｎ個の変換容量Ｃxiのそれぞれ
に変換電荷を蓄積するとともに、オフの前記デジタル信
号Ｄi に対応して前記変換容量Ｃxiに蓄積される変換電
荷をビット桁に関わらず一定とし、前記変換電荷を合計
してなる総電荷に対応してアナログ出力Ｖout を供給す
る方法である。

【００４６】特に、本発明に係るＤ／Ａ変換方法は、前
記変換容量Ｃxiの容量値が設計値と異なる場合に、前記
電位Ｖi を調整することで、対応する変換電荷の値をほ
ぼ設計値通りとすることが好ましい。

【００４７】例えば、変換容量Ｃxi′の容量値が設計値
Ｃxi0 と異なるが、容量値の平均が設計値と等しい場合
には、設計上の電位Ｖxi0 を調整して電位Ｖxi′を、 Ｖxi′＝（Ｃxi0 ／Ｃxi′）×Ｖxi0 となるように調整する。

【００４８】あるいは、変換容量Ｃxi″の容量値が設計
値と異なり、かつ、容量値の平均が設計値と異なる場合
には、 Ｖxi″＝（Ｃxi0 ／Ｃxi″）×（ΣＣxi″＋Ｃs ）／
（ΣＣxi0 ＋Ｃs ）×Ｖxi0 となるように電位Ｖxi″を調整する。

【００４９】こうすることで、変換容量Ｃxiの容量値が
設計通りでなくとも、設計値通りのアナログ出力電圧を
得ることができる。つまり、上述した調整を行うこと
で、線形性のあるＤ／Ａ変換特性を得ることができる。

【００５０】本発明に係るＤ／Ａ変換方法は、前記デジ
タル信号Ｄi のオン・オフに関わらず、前記アナログ出
力Ｖout の電位を上げるために、基準容量に基準電荷を
蓄積し、前記総電荷は、前記変換電荷と前記基準電荷と
の合計値からなることが好ましい。

【００５１】こうして、アナログ出力Ｖout の最低値を
上げることができる。

【００５２】本発明に係るＤ／Ａ変換方法は、前記基準
容量の容量値が設計値と異なる場合に、印加される電圧
を調整することで、前記基準電荷の値をほぼ設計値通り
とすることが好ましい。

【００５３】この調整は、変換容量Ｃxiの容量値が設計
通りでないときの調整と同様である。

【００５４】本発明に係るＤ／Ａ変換方法は、ｎビット
（ｎは自然数）のデジタル信号Ｄi（i=1,2,…,n）をア
ナログ出力Ｖout に変換するＤ／Ａ変換方法において、
オンの前記デジタル信号Ｄi のビット桁に対応して、複
数種類の電位Ｖxiのいずれかを選択して、ｎ個の変換容
量Ｃxiのそれぞれに変換電荷を蓄積するとともに、オフ
の前記デジタル信号Ｄi に対応して前記変換容量Ｃxiに
蓄積される変換電荷をビット桁に関わらず一定とし、前
記変換電荷を合計してなる総電荷に対応してアナログ出
力Ｖout を供給する。

【００５５】本発明によれば、デジタル信号Ｄi のビッ
ト桁に応じた変換電荷を蓄積するために、複数種類の電
位Ｖxiが用いられる。したがって、それぞれの電位Ｖxi
に対応する変換容量Ｃxiの実際の容量値によって、電位
Ｖxiの値を調整することができる。そして、線形性を有
するＤ／Ａ変換が可能となる。

【００５６】本発明に係る液晶パネル用基板は、液晶パ
ネルにおける一方の基板であって、前記液晶パネルを駆
動するための駆動回路と、前記液晶に電圧を印加するた
めの画素電極と、該画素電極への電位の供給を制御する
薄膜トランジスタと、を有し、前記駆動回路は、上述し
たＤ／Ａ変換器を含む。

【００５７】本発明によれば、線形性を有するＤ／Ａ変
換器が用いられるので、階調の逆転現象が生じない液晶
パネルを得ることができる。

【００５８】本発明に係る液晶パネル用基板において、
前記変換容量Ｃxi又は前記基準容量Ｃs の少なくとも一
方は、前記薄膜トランジスタと共通の製造プロセスによ
って、同一の基板上に製造されることが好ましい。

【００５９】本発明に係る液晶表示装置は、上記液晶パ
ネル用基板が用いられる。

【００６０】本発明に係る液晶表示装置は、１水平走査
期間は、走査信号の選択期間と、該選択期間と次の選択
期間との間のブランキング期間とからなり、前記ブラン
キング期間において、前記総電荷の蓄積及びアナログ出
力Ｖout の供給が行われる。

【００６１】本発明に係る液晶表示装置は、１水平走査
期間は、走査信号の選択期間と、該選択期間と次の選択
期間との間のブランキング期間とからなり、前記ブラン
キング期間において、前記総電荷の蓄積が開始され、次
の水平走査期間の選択期間において、前記総電荷の蓄積
が終了して、アナログ出力Ｖout の供給が行われる。

【００６２】本発明によれば、総電荷の蓄積開始から終
了までの期間を長くすることができるので、十分に充電
が可能となる。

【００６３】

【発明の実施の形態】以下、本発明の好ましい実施の形
態を図面を参照して説明する。

【００６４】（第１実施形態）図２に、第１の実施形態
に係る液晶表示装置用の駆動回路を示す。また、図３に
液晶表示装置の分解斜視図を示す。図３に示すように、
この液晶表示装置は、アクティブマトリクス型の液晶パ
ネル４０を有する。液晶パネル４０は、画素電極４１へ
の電位の供給を制御する薄膜トランジスタ４２を有する
ＴＦＴ基板４３と、対向電極４４を有するカラーフィル
タ基板４５との間に液晶４６が封入されてなる。そし
て、液晶パネル４０の両面に偏光板４７、４８が取り付
けられ、一方の偏光板４８にはバックライト４９が取り
付けられている。また、駆動回路５０は、ＴＦＴ基板４
３に形成されている。

【００６５】駆動回路５０は、図２に示すように、本発
明に係るＤ／Ａ変換回路１００を含む。Ｄ／Ａ変換回路
１００は、６ビットのデジタル信号をアナログ電圧に変
換できるようになっている。

【００６６】また、ＴＦＴ基板４３上の回路は、全て低
温プロセスにより形成されたポリシリコンから成る。

【００６７】図２において、６本のデジタル配線１０の
それぞれには、デジタル信号Ｄ0 〜Ｄ5 が入力される。
デジタル信号Ｄ0 〜Ｄ5 は、クロックＣＬ１及び反転ク
ロックｎＣＬ１に応じてラッチ回路Ａ0 〜Ａ5 に保持さ
れる。ラッチ回路Ａ0 〜Ａ5は、図２１に示すものと同
じである。

【００６８】シフトレジスタ２０は、液晶表示装置の信
号線の本数に対応する段のレジスタ２１、２２、…を有
し、それぞれが、クロックＣＬ１としてのサンプリング
パルスＳＰを出力する。サンプリングパルスＳＰの信号
レベルは、インバータ１２によって反転し、反転クロッ
クｎＣＬ１が生成される。

【００６９】各レジスタ２１、２２、…のそれぞれに対
応してラッチ回路Ａ0 〜Ａ5 が設けられている。ラッチ
回路Ａ0 〜Ａ5 に信号が保持されると、全ての信号は一
斉に後段のラッチ回路Ｂ0 〜Ｂ5 に移される。そのため
に、クロックＣＬ２及び反転クロックｎＣＬ２がラッチ
回路Ｂ0 〜Ｂ5 に入力される。

【００７０】ラッチパルス配線３０には、クロックＣＬ
２としてのラッチパルスＬＰが入力される。ラッチパル
スＬＰの信号レベルは、インバータ１４によって反転
し、反転クロックｎＣＬ２が生成される。

【００７１】後段のラッチ回路Ｂ0 〜Ｂ5 に信号が移さ
れると、この信号に従ってＤ／Ａ変換の処理が行われ
る。この処理中に、各レジスタ２１、２２、…のそれぞ
れに対応するラッチ回路Ａ0 〜Ａ5 に、次の信号を順次
入力することができる。

【００７２】なお、ラッチ回路Ｂ0 〜Ｂ5 は、ラッチ回
路Ａ0 〜Ａ5 と同様であるので詳しい説明を省略する。

【００７３】ラッチ回路Ｂ0 〜Ｂ5 に保持された信号
は、Ｄ／Ａ変換回路１００に入力される。Ｄ／Ａ変換回
路１００は、変換容量部１０１を含む。変換容量部１０
１は、ラッチ回路Ｂ0 〜Ｂ5 に保持された信号に応じ
て、蓄積される電荷が変わることで、対応するアナログ
電圧を出力するようになっている。

【００７４】図１は、Ｄ／Ａ変換回路１００の詳細を示
す図である。Ｄ／Ａ変換回路１００は、変換容量Ｃx0〜
Ｃx5を有し、それぞれに蓄積される電荷がデジタル信号
Ｄ0〜Ｄ5 に応じて変わることで、対応するアナログ電
圧Ｖout を出力配線１０２の出力端子１０２ａから取り
出せるようになっている。変換容量Ｃx0〜Ｃx5は、図２
に示す変換容量部１０１の主要部をなす。

【００７５】詳しくは、変換容量Ｃx0〜Ｃx5のそれぞれ
は、変換選択配線１１０〜１１５の一つと共通電位配線
１１９との間に接続されている。変換選択配線１１０〜
１１５にはＶx0〜Ｖx5の電位が供給され、共通電位配線
１１９にはＶcom の電位が供給されている。したがっ
て、変換容量Ｃx0〜Ｃx5のそれぞれには、Ｖx0〜Ｖx5の
一つとＶcom との電位差によって、電荷が蓄積される。

【００７６】ただし、変換容量Ｃx0〜Ｃx5と変換選択配
線１１０〜１１５とは、アナログスイッチＴa10 〜Ｔa1
5 によって、電気的に切断され得る。このとき、他のア
ナログスイッチＴb10 〜Ｔb15 がオンになると、変換容
量Ｃx0〜Ｃx5の両電極板は、図１に示すように、いずれ
も共通電位配線１１９に接続される。そして、電位差が
なくなるので電荷が蓄積されない。

【００７７】なお、変換容量Ｃx0〜Ｃx5の容量値は、 Ｃx0＝Ｃx1＝Ｃx2＝Ｃx3＝Ｃx4＝Ｃx5 となっている。また、Ｖx0〜Ｖx5の電位は、Ｖcom を基
準として、 Ｖx0：Ｖx1:：Ｖx2：Ｖx3：Ｖx4：Ｖx5＝１：２：４：
８：１６：３２ となっている。すなわち、公比２の等比数列をなしてい
る。

【００７８】アナログスイッチＴa10 〜Ｔa15 は、ラッ
チ回路Ｂ0 〜Ｂ5 に保持された信号と変換パルス配線１
１６に入力された変換パルスＸＰとの論理積によって制
御される。具体的には、ＡＮＤゲート１２０〜１２５か
らの出力によって、アナログスイッチＴa10 〜Ｔa15 は
制御される。

【００７９】アナログスイッチＴb10 〜Ｔb15 は、ラッ
チ回路Ｂ0 〜Ｂ5 に保持された信号の反転信号と変換パ
ルス配線１１６に入力された変換パルスＸＰとの論理積
によって制御される。具体的には、インバータ１３０〜
１３５によって、ラッチ回路Ｂ0 〜Ｂ5 に保持された信
号は反転し、ＡＮＤゲート１４０〜１４５からの出力に
よって、アナログスイッチＴb10 〜Ｔb15 は制御され
る。

【００８０】出力配線１０２と共通電位配線１１９との
間には、基準容量Ｃs が接続されている。また、出力配
線１０２と変換基準配線１１８との間には、アナログス
イッチＴs が接続されている。変換基準配線１１８に
は、Ｖxsの電位が供給されている。アナログスイッチＴ
s がオンになると、Ｖcom とＶxsとの電位差により、基
準容量Ｃs に電荷が蓄積される。基準容量Ｃs に蓄積さ
れた電荷によって、アナログ出力の最低値を上げること
ができる。そして、このＤ／Ａ変換回路１００を液晶表
示装置に適用したときに、バイアス電圧を印加すること
ができる。

【００８１】基準容量Ｃs は、アナログスイッチＴc10
〜Ｔc15 を介して、変換容量Ｃx0〜Ｃx5のそれぞれと直
列に接続される。アナログスイッチＴc10 〜Ｔc15 は、
結合パルス配線１１７に入力される結合パルスＣＰによ
って制御される。

【００８２】Ｄ／Ａ変換回路１００は、上記のように構
成されており、以下そのＤ／Ａ変換方法について説明す
る。

【００８３】前提として、ラッチ回路Ｂ0 〜Ｂ5 に、デ
ジタル信号Ｄ0 〜Ｄ5 の信号が保持されているものとす
る。

【００８４】まず、変換パルス配線１１６に入力される
変換パルスＸＰによって、アナログスイッチＴa10 〜Ｔ
a15 又はＴb10 〜Ｔb15 のいずれか一方がオンになる。
具体的には、デジタル信号Ｄ0 〜Ｄ5 の信号が「Ｈ」の
ときには、アナログスイッチＴa10 〜Ｔa15 がオンにな
る。そして、変換選択配線１１０〜１１５の電位Ｖx0〜
Ｖx5と、共通電位配線１１９の電位Ｖcom との電位差に
よって、変換容量Ｃx0〜Ｃx5に電荷が蓄積される。それ
ぞれの電荷をＱi とすると、 Ｑi ＝Ｃxi（Ｖxi−Ｖcom） （２・１） となる。なお、i＝0,1,2,3,4,5 である。

【００８５】あるいは、デジタル信号Ｄ0 〜Ｄ5 の信号
が「Ｌ」のときには、アナログスイッチＴb10 〜Ｔb15
がオンになる。このとき、変換容量Ｃx0〜Ｃx5は、両極
板間の電位差がなくなって電荷が蓄積されないので、 Ｑi＝０ （２・２） である。（２・１）式と（２・２）式とを総合して、 ΣＱi ＝ΣＣxi（Ｄi（Ｖxi−Ｖcom）） （２・３） となる。なお、Ｄiは、デジタル信号Ｄ0 〜Ｄ5 の各信
号レベルに対応して「Ｈ」レベルのときを「１」とし、
「Ｌ」レベルのときを「０」としたものである。

【００８６】また、これらの動作と同時に、アナログス
イッチＴs がオンになる。そして、変換基準配線１１８
の電位Ｖxsと共通電位配線１１９の電位Ｖcom との電位
差によって、基準容量Ｃs に電荷が蓄積される。このと
きの電荷をＱs とすると、 Ｑs ＝Ｃs（Ｖxs−Ｖcom） （２・４） となる。

【００８７】次に、変換パルス配線１１６に入力される
信号が「Ｌ」となって、アナログスイッチＴa10 〜Ｔa1
5 、Ｔb10 〜Ｔb15 、Ｔs がオフとなる。続いて、結合
パルス配線１１７に結合パルスＣＰが入力されて、アナ
ログスイッチＴc10 〜Ｔc15がオンになる。

【００８８】そうすると、変換容量Ｃx0〜Ｃx5のそれぞ
れと基準容量Ｃs とが直列接続される。このときに、変
換容量Ｃx0〜Ｃx5に蓄積される電荷の総和をΣＱi′ 、
基準容量Ｃs に蓄積される電荷をＱs′ とすると、 ΣＱi′ ＝ΣＣxi（Ｖout−Ｖcom） （２・５） Ｑs′ ＝Ｃs（Ｖout−Ｖcom） （２・６） となる。なお、i＝0,1,2,3,4,5 であり、Ｖout は、出
力配線１０２の電位である。

【００８９】ΣＱi＋Ｑs＝ΣＱi′ ＋Ｑs′ だから、（２・３）〜（２・６）式より、 ΣＣxi（Ｄi（Ｖxi−Ｖcom））＋Ｃs（Ｖxs−Ｖcom）＝
ΣＣxi（Ｖout−Ｖcom）＋Ｃs（Ｖout−Ｖcom） となり、これを変形して、 Ｖout ＝（ΣＣxi（ＤiＶxi＋（１−Ｄi）Ｖcom）＋ＣsＶxs）／（ΣＣxi＋Ｃs） （２・７） となる。なお、i＝0,1,2,3,4,5である。また、Ｄiは、
デジタル信号Ｄ0 〜Ｄ5の各信号レベルに対応して
「Ｈ」レベルのときを「１」とし、「Ｌ」レベルのとき
を「０」としたものである。

【００９０】こうして得られた電位がアナログ出力とし
て、出力端子１０２ａから取り出される。

【００９１】図４は、上記Ｄ／Ａ変換回路１００のＤ／
Ａコンバータ特性を示す図である。なお、このＤ／Ａ変
換回路１００では、変換容量Ｃxiは全て等しく1.0 pＦ
であり、基準容量Ｃs は2.0 pＦである。変換選択配線
１１０〜１１５の電位Ｖx0,Ｖx1,Ｖx2,Ｖx3,Ｖx4,Ｖx5
は、0.5, 1.0, 2.0, 4.0, 8.0, 16.0 Ｖと、公比２の等
比数列をなしている。変換基準配線１１８の電位Ｖxs
は、4.0Ｖである。また、共通電位配線１１９の電位Ｖc
om は、ＧＮＤ電位となっている。

【００９２】図４に示すように、６ビットのデジタル入
力値とアナログ出力との間には、完全な線形性があるこ
とが分かる。その理由は、アナログ出力Ｖout を導く
（２・７）式において、分母の（ΣＣxi＋Ｃs）の値
が、デジタル入力値にかかわらず定数となっているから
である。そして、デジタル入力値とアナログ出力とは、
正比例の関係になるので、Ｄ／Ａ変換回路１００は線形
特性を有する。なお、図４において、デジタル入力値が
０のときでもアナログ出力は、１Ｖとなっている。これ
は、デジタル入力値が０でも基準容量Ｃs には電荷が蓄
積されるからである。

【００９３】次に、図５は、上記Ｄ／Ａ変換回路１００
を用いた液晶表示装置の駆動方法を示す図である。言い
換えると、図２に示す液晶表示装置用の駆動回路の動作
を説明する図である。

【００９４】図５に示すように、液晶駆動の１水平走査
期間Ｔh は、走査信号の選択期間Ｔs と、選択期間Ｔs
と次の選択期間Ｔs との間のブランキング期間Ｔb と、
からなる。

【００９５】選択期間Ｔs において、時刻ｔ0 〜ｔ1 の
間に、デジタル信号Ｄ0 〜Ｄ5 が、サンプリングパルス
ＳＰ0 〜ＳＰn によってラッチ回路Ａ0 〜Ａ5 に取り込
まれる。

【００９６】ブランキング期間Ｔb は、次の選択期間Ｔ
s に移る前の期間であって、この期間を利用してＤ／Ａ
変換を含む種々の処理が行われる。

【００９７】ブランキング期間Ｔb において、時刻ｔ2
では、結合パルスＣＰが「Ｌ」となってアナログスイッ
チＴc10 〜Ｔc15 がオフになり、変換容量Ｃx0〜Ｃx5と
基準容量Ｃs とが電気的に切断される。次に、時刻ｔ3
では、ラッチパルスＬＰによって、ラッチ回路Ａ0 〜Ａ
5 に取り込まれた信号がラッチ回路Ｂ0 〜Ｂ5 に移され
る。

【００９８】時刻ｔ4 では、ラッチ回路Ｂ0 〜Ｂ5 の信
号と変換パルスＸＰとによって、アナログスイッチＴa1
0 〜Ｔa15 、Ｔb10 〜Ｔb15 が制御される。そして、変
換容量Ｃx0〜Ｃx5のうち、「Ｈ」のデジタル信号に対応
するものには電荷が蓄積され、「Ｌ」のデジタル信号に
対応するものには電荷が蓄積されない。同時に、基準容
量Ｃs には、電荷が蓄積される。なお、電荷を蓄積する
ために、変換パルスＸＰは、他のパルスと比較して長時
間「Ｈ」状態となっている。

【００９９】時刻ｔ5 では、変換パルスＸＰが「Ｌ」状
態となって、上記電荷の蓄積が終わる。

【０１００】そして、時刻ｔ6 で、結合パルスＣＰによ
って変換容量Ｃx0〜Ｃx5と基準容量Ｃs とが結合され
て、出力端子１０２ａから所定の出力電圧を取り出すこ
とができる。

【０１０１】次に、図６（Ａ）及び図６（Ｂ）は、液晶
表示装置の反転駆動の動作を説明する図である。

【０１０２】液晶駆動装置では、液晶の品質劣化を防止
する等の理由から、反転駆動が行われる。そこで、上記
Ｄ／Ａ変換回路１００を含む駆動回路５０（図２及び図
３）でも、図６（Ａ）及び図６（Ｂ）に示すように反転
駆動が行われる。詳しくは、この反転駆動は、１水平走
査線ごと、かつ、１画面ごとに行われ、１信号線ごとに
は反転しないようになっている。

【０１０３】図６（Ａ）には、変換選択配線１１０〜１
１５の電位Ｖx0, Ｖx1, Ｖx2, Ｖx3, Ｖx4, Ｖx5及び変
換基準配線１１８の電位Ｖxsの供給方法が示されてい
る。図６（Ｂ）には、それぞれの電位の具体的な数値が
示されている。

【０１０４】このＤ／Ａ変換回路１００では、変換容量
Ｃxiは全て等しく1.0 pＦであり、基準容量Ｃs は2.0 p
Ｆである。また、共通電位配線１１９の電位Ｖcom は、
ＧＮＤ電位となっている。

【０１０５】そして、図６（Ａ）に示すようにして、反
転駆動が行われる。なお、動作の詳細は周知であるので
説明を省略する。

【０１０６】（第１実施形態の調整方法）上記Ｄ／Ａ変
換回路１００は、変換容量Ｃx0〜Ｃx5を全て同一の容量
値とし、それぞれに２進加重された電圧を印加すること
で、Ｄ／Ａ変換を行えるようになっている。ここで、容
量の容量値は製造後に変更することが困難である一方、
電圧を変更することは容易に行うことができる。そこ
で、上記変換容量Ｃx0〜Ｃx5の容量値が、上述した設計
値と異なった場合の電圧の調整方法を以下説明する。

【０１０７】まず、図７（Ａ）に、変換容量Ｃxi′の容
量値が設計値Ｃxi（1.0pF）と異なるが、容量値の平均
が設計値と等しい例を示す。この例において、変換選択
配線１１０〜１１５には、設計上の電位Ｖxi0 を調整し
て電位Ｖxi′が供給される。なお、i＝0,1,2,3,4,5 で
ある。詳しくは、 Ｖxi′＝（Ｃxi／Ｃxi′）×Ｖxi0 となるように調整されている。例えば、最下位ビットで
は、Ｃx0＝1.0pF、Ｃx0′＝0.9pF、Ｖx0＝0.5Ｖである
から、 Ｖx0′＝（1.0／0.9）×0.5＝0.5556 Ｖ となる。

【０１０８】次に、図７（Ｂ）に、変換容量Ｃxi″の容
量値が設計値と異なり、かつ、容量値の平均が設計値と
異なる例を示す。この例においては、 Ｖxi″＝（Ｃxi0／Ｃxi″）×（ΣＣxi″＋Ｃs ）／
（ΣＣxi0＋Ｃs ）×Ｖxi となるように電位Ｖxi″が調整されている。例えば、最
下位ビットでは、Ｃxi＝1.0pF、Ｃxi″＝0.9pF、ΣＣx
i″＋Ｃs ＝7.4pF、ΣＣxi＋Ｃs ＝8.0pF、Ｖx0＝0.5Ｖ
であるから、 Ｖxi″＝（1.0／0.9）×（7.4／8.0）×0.5＝0.5139
Ｖ となる。

【０１０９】図７（Ａ）及び図７（Ｂ）のいずれの例に
おいても、変換選択配線１１０〜１１５の電位Ｖxi′及
びＶxi″が完全に調整され、Ｄ／Ａコンバータ特性は、
図４に示すものと全く同じものが得られる。そして、変
換容量Ｃx0〜Ｃx5の容量値が設計通りの値でなくとも、
設計値通りのアナログ出力電圧を得ることができる。

【０１１０】したがって、このＤ／Ａ変換回路１００を
用いた液晶表示装置用の駆動回路５０によれば、逆転現
象による階調反転等の画質問題は、全く発生しない。

【０１１１】なお、本実施形態では、変換容量Ｃx0〜Ｃ
x5が設計値と異なる場合を考えたが、基準容量Ｃs が設
計値と異なる場合も、電位Ｖx0〜Ｖx5及びＶxsを調整す
ることで、所定の液晶印加電圧を得ることができる。ま
た、上記調整方法では、計算によって電位の調整を行っ
たが、ここで説明した思想にしたがって試行錯誤によっ
て電位を調整しても効果がある。

【０１１２】また、今回の例では、変換容量Ｃx0〜Ｃx5
の実際の値が予め分かっているものとして計算したが、
現実には不明である場合が多い。このようなときにも、
電位Ｖx0〜Ｖx5を調整することで、理想的なＤ／Ａコン
バータ特性を得ることが可能である。

【０１１３】なお、上記Ｄ／Ａ変換回路１００は、パッ
シブマトリクス型表示装置に適用したり、例えばプリン
ト基板であってガラス基板以外に形成したり、あるい
は、アモルファスシリコン、高温ポリシリコン、結晶シ
リコン、又はガリウム砒素等の如何なる半導体で形成し
ても効果がある。

【０１１４】また、上記駆動回路５０の反転駆動は、１
画面ごと又は複数画面ごと、１水平走査線ごと又は複数
水平走査線ごと、あるいは１信号線ごと又は複数信号線
ごとに極性反転するか否かに関わらず効果がある。

【０１１５】本実施形態では、変換容量Ｃx0〜Ｃx5の一
方の極板は、共通電位配線１１９に接続されているが、
他の電位配線に接続されてもよい。また、本実施形態で
は、デジタル信号Ｄ0 〜Ｄ5 が「Ｌ」（オフ）のときに
変換容量Ｃx0〜Ｃx5の両極板には電位Ｖcomが印加され
るとしたが、これに代わって、他の電位が印加されるよ
うにしてもよい。

【０１１６】これらを考慮した変形例としてのＤ／Ａ変
換回路２００を図８に示す。Ｄ／Ａ変換回路２００にお
いて、変換容量Ｃx0〜Ｃx5の一方の極板が、共通電位配
線１１９の代わりに変換基準配線１１８に接続されてい
る。また、変換容量Ｃx0〜Ｃx5の他方の極板は、アナロ
グスイッチＴb10 〜Ｔb15 を介して変換基準配線１１８
に接続されている。これ以外は、図１に示すＤ／Ａ変換
回路１００と同様である。

【０１１７】このＤ／Ａ変換回路２００によれば、デジ
タル信号Ｄ0 〜Ｄ5 が「Ｌ」（オフ）のときには、変換
容量Ｃx0〜Ｃx5に電位Ｖxsが供給されるが、これらの両
極板間の電位差がないので、電荷が蓄積されない。デジ
タル信号Ｄ0 〜Ｄ5 が「Ｈ」（オン）のときには、変換
容量Ｃx0〜Ｃx5には、電位Ｖx0〜Ｖx5と電位Ｖxsとの電
位差によって電荷が蓄積される。その他の動作は、Ｄ／
Ａ変換回路１００と同様であるので説明を省略する。

【０１１８】（第２実施形態）次に、図９に、本発明の
第２実施形態に係るＤ／Ａ変換回路３００を示す。この
Ｄ／Ａ変換回路３００は、図２に示す液晶表示装置用の
駆動回路５０において、Ｄ／Ａ変換回路１００の代わり
に用いられる。そのときの液晶表示装置の駆動方法は、
第１実施形態と同様である。また、第１実施形態と同じ
構成には、同一の符号を付して説明を省略する。

【０１１９】図１に示すＤ／Ａ変換回路１００では、公
比２の等比数列をなす電位Ｖx0〜Ｖx5を供給するために
変換選択配線１１０〜１１５が設けられていた。これに
対して、図９に示すＤ／Ａ変換回路３００では、高電位
配線３１０と低電位配線３１２との間に、抵抗Ｒx0〜Ｒ
x5が直列接続されている。

【０１２０】高電位配線３１０には高電位側の電位ＶxH
が、低電位配線３１２には低電位側の電位ＶxLが印加さ
れる。抵抗Ｒx0〜Ｒx5の各々の抵抗値が、公比２の等比
数列をなすようにし、第１の実施形態における電位Ｖx0
〜Ｖx5のうちの最高の電位Ｖx5と、高電位側の電位ＶxH
が等しくなるようにし、第１の実施形態における最低の
電位Ｖx0と、低電位側の電位ＶxLが等しくなるようにす
る。これにより、本実施形態でも第１の実施形態と等し
い電位Ｖx0〜Ｖx5を、各抵抗Ｒx0〜Ｒx5の間から、分割
電圧として取り出すことができる。

【０１２１】本実施形態においても、第１の実施形態と
同様に、デジタル入力とアナログ出力値の線形性が実現
できる。

【０１２２】なお、本実施形態では、１組の高電位配線
３１０と低電位配線３１２が設けられたが、２組以上の
高電位配線と低電位配線を設けて、各々に異なる電位を
印加し、各々に複数の抵抗を直列接続することにより、
第１実施形態と第２実施形態を併用することができる。

【０１２３】（第３実施形態）次に、図１０に、本発明
の第３実施形態に係るＤ／Ａ変換回路４００を示す。こ
のＤ／Ａ変換回路４００も、図２に示す液晶表示装置用
の駆動回路５０において、Ｄ／Ａ変換回路１００の代わ
りに用いられる。そのときの液晶表示装置の駆動方法
は、第１実施形態と同様である。また、第１実施形態と
同じ構成には、同一の符号を付して説明を省略する。

【０１２４】図１に示すＤ／Ａ変換回路１００は、複数
の電位Ｖx0〜Ｖx5を供給するために、１つの変換パルス
配線１１６と、複数の変換選択配線１１０〜１１５が設
けられていた。これに対して、図１０に示すＤ／Ａ変換
回路４００では、複数の電位を供給するために、複数の
変換パルス配線４１０〜４１５と、１つの変換選択配線
４２０とを有する。

【０１２５】図１０の回路を概説すると、後段のラッチ
回路Ｂ0 〜Ｂ5 の信号は、対応する変換パルス配線４１
０〜４１５の変換パルスＸＰ0 〜ＸＰ5 と論理積をとっ
てアナログスイッチＴa10 〜Ｔa15 に入力される。アナ
ログスイッチＴa10 〜Ｔa15は、変換容量Ｃx0〜Ｃx5に
対する変換選択配線４２０の出力を制御するように接続
されている。

【０１２６】同時に、ラッチ回路Ｂ0 〜Ｂ5 の信号は、
否定をとってから対応する変換パルスＸＰ0 〜ＸＰ5 と
論理積をとってアナログスイッチＴb10 〜Ｔb15 に入力
される。

【０１２７】図１１に、上記Ｄ／Ａ変換回路４００を適
用した液晶表示装置の駆動方法を示す。デジタル入力Ｄ
0 〜Ｄ5 およびサンプリングパルスＳＲは、第１実施形
態と同様のものが印加される。電位Ｖxは変換選択配線
４２０に印加され、ブランキング期間において時間的に
変化している。変換パルスＸＰ0 〜ＸＰ5 は、複数の変
換パルス配線４１０〜４１５に印加される。

【０１２８】図１０および図１１を参照して、本実施形
態の液晶表示装置の駆動回路の動作を説明する。これら
の図に示すように、電位Ｖx の変化に同調して、変換パ
ルスＸＰ0 〜ＸＰ5 が入力されているので、所定の電位
Ｖx0〜Ｖx5が選び出される。そして、デジタル入力Ｄ0
〜Ｄ5 に応じて、アナログスイッチＴa10 〜Ｔa15 が導
通すれば、上記選び出された電位Ｖx0〜Ｖx5が変換容量
Ｃx0〜Ｃx5に供給されて電荷が蓄積される。あるいは、
アナログスイッチＴb10 〜Ｔb15 が導通すれば、電位Vc
omが変換容量Ｃx0〜Ｃx5に供給されて、電荷が蓄積され
ない。こうして、所定のアナログ出力Ｖout を取り出す
ことができる。

【０１２９】本実施形態においても、第１の実施形態と
同様の効果が、実現できる。

【０１３０】なお、変形例として、複数の変換選択配線
のそれぞれに、時間的に変化する変換選択電位を印加し
てもよい。

【０１３１】（第４実施形態）次に、図１２に、本発明
の第４実施形態に係るＤ／Ａ変換回路５００を示す。こ
のＤ／Ａ変換回路５００も、図２に示す液晶表示装置用
の駆動回路５０において、Ｄ／Ａ変換回路１００の代わ
りに用いられる。そのときの液晶表示装置の駆動方法
は、第１実施形態と同様である。また、第１実施形態と
同じ構成には、同一の符号を付して説明を省略する。

【０１３２】第４実施形態は、複数の電位を選択すると
ともに、変換容量の容量値を異なるようにして、所定の
アナログ出力電圧を得るものである。図１２において、
３つの変換選択配線５１０〜５１２が形成されている。
変換容量Ｃx50 〜Ｃx55の容量値は、次式を満たす。

【０１３３】Ｃx50：Ｃx51：Ｃx52：Ｃx53：Ｃx54：Ｃx
55 = 1：2：1：2：1：2 図１３に、第４実施形態に係る変換容量Ｃx50 〜Ｃx55
及び基準容量Ｃs の容量値と、電位Ｖx0〜Ｖx2及び電位
Ｖxsの値を示す。変換容量Ｃx50及びＣx51、Ｃx52及び
Ｃx53、Ｃx54及びＣx55には、それぞれ、電位Ｖx0、電
位Ｖx1又はＶx2から電位が供給される。

【０１３４】本実施形態においても、第１の実施形態と
同様の効果が実現できる。

【０１３５】（第５実施形態）次に、図１４に、第５実
施形態に係る液晶表示装置の駆動方法を示す。本実施形
態において、液晶表示装置の駆動回路及びＤ／Ａ変換回
路は、第１の実施形態あるいは第２の実施形態と同一で
ある。

【０１３６】図５に示す駆動方法においては、選択期間
Ｔｓにおいて、デジタル入力Ｄ0 〜Ｄ5 およびサンプリ
ングパルスＳＲの入力が終了した後、ブランキング期間
に入る。そして、ラッチパルスＬＰがオフ電位からオン
電位となって再びオフ電位になる。次に、変換パルスＸ
Ｐがオフ電位からオン電位となり、再びオフ電位にな
る。次に、結合パルスＣＰがオフ電位からオン電位とな
って再びオフ電位になる。

【０１３７】ここでは、次の条件を満たす必要がある。
ラッチパルスＬＰの入力がデジタル入力Ｄ0 〜Ｄ5 およ
びサンプリングパルスＳＲの入力終了後であること、変
換パルスＸＰの入力がラッチパルスＬＰの入力終了後で
あること、結合パルスＣＰの入力が変換パルスＸＰの入
力終了後であること、である。

【０１３８】この条件を満たす限り、変換パルスＸＰお
よび結合パルスＣＰのオンオフは、選択期間Ｔｓとブラ
ンキング期間Ｔｂのどちらで行われてもよい。また、ラ
ッチパルスＬＰと結合パルスＣＰは、入力期間が重複し
ていてもよい。

【０１３９】そこで、変換容量Ｃx0〜Ｃx5及び基準容量
Ｃs への充電、および、変換容量Ｃx0〜Ｃx5に保持され
た電荷の基準容量Ｃs への供給を、全て十分に行うため
に、変換パルスＸＰのオン期間の長さと、結合パルスＣ
Ｐのオン期間の長さを最適化することが好ましい。

【０１４０】特に、選択期間Ｔs に比べてブランキング
期間Ｔb が短い場合に、変換パルスＸＰのオン電位終了
がブランキング期間Ｔb 中に行うと、変換容量Ｃx0〜Ｃ
x5への充電と、基準容量Ｃs への充電が不十分となる可
能性がある。

【０１４１】そこで、本実施形態では、変換パルスＸＰ
のオン電位終了を選択期間Ｔs 中に行うことで、これら
の充電を十分に行うことができる。

【０１４２】本実施形態においても、第１の実施形態と
同様の効果が実現できる。

【０１４３】なお、本実施形態は、電位Ｖx0〜Ｖx5が、
複数の変換選択配線によって、または分割抵抗によって
与えられる場合のみならず、１つの変換選択配線に時間
変化する電位が印加される場合にも、適用することがで
きる。

【０１４４】（第６実施形態）次に、図１５に、本発明
の第６実施形態に係るＤ／Ａ変換回路６００を示す。こ
のＤ／Ａ変換回路６００も、図２に示す液晶表示装置用
の駆動回路５０において、Ｄ／Ａ変換回路１００の代わ
りに用いられる。そのときの液晶表示装置の駆動方法
は、第１実施形態と同様である。また、第１実施形態と
同じ構成には、同一の符号を付して説明を省略する。

【０１４５】薄膜トランジスタ、とくに、低温プロセス
によるポリシリコン薄膜トランジスタは、オフ時のリー
ク電流が大きい。そこで、本実施形態では、薄膜トラン
ジスタからなる一対のアナログスイッチＴa10 〜Ｔa15
を直列に接続した。この構成によれば、オフ時のリーク
電流を低減でき、また、片方の薄膜トランジスタの突発
的なオフ特性の劣化も、他方の薄膜トランジスタにより
補償することができる。

【０１４６】本実施形態においても、第１の実施形態と
同様の効果が実現できる。

【０１４７】なお、変形例として、アナログスイッチＴ
b10 〜Ｔb15 、Ｔc10 〜Ｔc15 及びＴs 、又は図２に示
すシフトレジスタ２０、ラッチ回路Ａ0 〜Ａ5 及びＢ0
〜Ｂ5 等の全ての素子に対して、２つの薄膜トランジス
タを直列に接続する構成が考えられる。また、３つ以上
の薄膜トランジスタを直列に接続する構成も考えられ
る。

【０１４８】（第７実施形態）次に、図１６に、本発明
の第７実施形態に係るＤ／Ａ変換回路７００を示す。こ
のＤ／Ａ変換回路７００も、図２に示す液晶表示装置用
の駆動回路５０において、Ｄ／Ａ変換回路１００の代わ
りに用いられる。そのときの液晶表示装置の駆動方法
は、第１実施形態と同様である。また、第１実施形態と
同じ構成には、同一の符号を付して説明を省略する。

【０１４９】薄膜、とくに、低温プロセスによるポリシ
リコン薄膜によって形成されたＭＯＳ形トランジスタ
は、しきい値電圧が高いことに加えて、オン時の充電電
流が小さい。そして、ｎチャネル形トランジスタは、オ
ン時に、ゲートにプラスの電位が印加されるので、ソー
ス又はドレインの電位が高いと、その電位とゲートの電
位との差が小さくなって動作速度が遅くなる。また、ｐ
チャネル形トランジスタは、オン時に、ゲートにマイナ
スの電位が印加されるので、ソース又はドレインの電位
が低いと、その電位とゲートの電位との差が小さくなっ
て動作速度が遅くなる。

【０１５０】そこで、第７実施形態では、ｎチャネルの
トランジスタとｐチャネルのトランジスタが並列に接続
されるＣＭＯＳ構造のアナログスイッチＴb70 〜Ｔb75
が採用されている。そして、ソース又はドレインの電位
に関わらず、良好な充電特性が得られるようになってい
る。

【０１５１】本実施形態においても、第１の実施形態と
同様の効果が実現できる。

【０１５２】なお、ＣＭＯＳ構造は、アナログスイッチ
Ｔa10 〜Ｔa15 、Ｔc10 〜Ｔc15 及びＴs 、又は図２に
示すシフトレジスタ２０、ラッチ回路Ａ0 〜Ａ5 及びＢ
0 〜Ｂ5 等の全ての素子に対して、適用することができ
る。

【０１５３】（第８実施形態）次に、図１７（Ａ）及び
図１７（Ｂ）に、第８実施形態に係る液晶表示装置の駆
動方法を示す。本実施形態において、液晶表示装置の駆
動回路及びＤ／Ａ変換回路は、第１の実施形態と同一で
ある。

【０１５４】図１７（Ａ）に、電位Ｖx0〜Ｖx5、Ｖxs、
Ｖcom の与え方を、図１７（Ｂ）に、これらの電位を示
す。なお、変換容量Ｃx0〜Ｃx5は全て等しく1.0 pＦで
あり、基準容量Ｃs は2.0 pＦである。

【０１５５】本実施形態では、電位Ｖx0〜Ｖx5および電
位Ｖxsが、１画面ごとに、かつ、１水平走査線ごとに極
性反転し、１信号線ごとには反転しない駆動を行ってい
る。電位Ｖcom も、電位Ｖx0〜Ｖx5およびＶxsに同調し
て極性反転している。ただし、逆極性の反転である。

【０１５６】本実施形態の特徴は、電位Ｖcom が極性反
転していることである。この電位Ｖcom は、液晶を挟持
する電極の一方に印加される。電極の他方には、出力端
子１０２ａ（図１参照）からのアナログ出力Ｖout が印
加される。電位Ｖcom が極性反転することで両電極間の
電位差を形成できる。この電位差は、液晶駆動に必要な
電圧の一部となる。したがって、バイアス電圧が必要な
ときに、デジタル入力値が０のときのアナログ出力Ｖou
t が小さくてもよい。つまり、基準容量Ｃs に印加する
電圧を小さくすることができる。

【０１５７】本実施形態において、電位Ｖcom の片側振
幅は１Ｖであり、電位Ｖxsは０Ｖである。

【０１５８】電位Ｖcom の振幅をさらに上げると、同じ
Ｄ／Ａコンバータ特性を得るためには、電位Ｖxsを反転
駆動する必要がある。電位Ｖxsの反転は、電位Ｖx0〜Ｖ
x5と逆極性である。また、電位Ｖcom 、Ｖxsの振幅を調
整することで、電源電圧の電圧値の低減や、電圧レベル
の削減が可能となる。

【０１５９】本実施形態においても、第１の実施形態と
同様の効果が、実現できる。

【０１６０】（第９実施形態）次に、図１８に、第９実
施形態に係る液晶表示装置の駆動方法を示す。本実施形
態において、液晶表示装置の駆動回路及びＤ／Ａ変換回
路は、第１の実施形態と同一である。

【０１６１】図１８（Ａ）に、電位Ｖx0〜Ｖx5、Ｖxsお
よびＶcom の与え方を、図１８（Ｂ）に、電位Ｖx0〜Ｖ
x5、ＶxsおよびＶcom の値を示す。本実施形態では、電
位Ｖx0〜Ｖx5およびＶxsが、１画面ごと、かつ、１水平
走査線ごとに反転し、１信号線ごとには反転しない駆動
を行っている。電位Ｖcom は定電位である。

【０１６２】本実施形態の特徴は、電位Ｖx0〜Ｖx5と電
位Ｖxsとが、互いに逆位相で極性反転していることであ
る。したがって、図１に示すＤ／Ａ変換回路１００にお
いて、基準容量Ｃs に蓄積される電荷と、変換容量Ｃx0
〜Ｃx5に蓄積される電荷とは、極性が逆になる。そし
て、基準容量Ｃs の電荷と変換容量Ｃx0〜Ｃx5の電荷と
が合成されると、総電荷が減少し、これまでの加算型と
は異なる、いわゆる減算型のＤ／Ａ変換を行うことがで
きる。

【０１６３】図１９に、この実施形態に係るＤ／Ａコン
バータ特性を示す。減算型であるために、図４に示す特
性とは傾きが逆であるが、全てのデジタル入力値（０〜
６３）にわたって、アナログ出力は１Ｖ〜５Ｖで完全な
線形性が実現されていることがわかる。

【０１６４】本実施形態においても、第１の実施形態と
同様の効果が実現できる。

【０１６５】なお、上記実施形態において、電位Ｖcom
及びＶxsの振幅を調整して、電源電圧の電圧値の低減
や、電圧レベル数の削減が可能となる。その例を、図２
０（Ａ）及び図２０（Ｂ）を参照して説明する。

【０１６６】図２０（Ａ）に、第９実施形態の変形例に
おいて、電位Ｖx0〜Ｖx5、ＶxsおよびＶcom の与え方を
示し、図２０（Ｂ）に、電位Ｖx0〜Ｖx5、ＶxsおよびＶ
comの値を示す。これらの図に示すように、電位Ｖcom
も、電位Ｖx0〜Ｖx5および変換基準電位Ｖxsに同調して
極性反転している。また、電位Ｖcom の極性反転は、電
位Ｖxsの極性反転と逆位相である。

【０１６７】第８実施形態に関して上述したように、液
晶を挟持する電極の一方に、電位Ｖcom が印加され、駆
動に必要な電圧の一部を負担する。したがって、この変
形例においても、極性反転する電位Ｖcom が一方の電極
に印加されるため、他方の電極に印加される電位Ｖxsは
小さくてよい。具体的には、電位Ｖcom の振幅が３Ｖ
で、電位Ｖxsの振幅は逆極性で８Ｖである。この値は、
図１８に示す値と比べて、極めて小さな値であり、消費
電力低減に効果的である。

【０１６８】なお、本発明に係る液晶表示装置は、直視
型のみならず投写型のものも含む。

【０１６９】また、本発明に係るＤ／Ａ変換回路は、光
シャッタのような周知の液晶光学装置に適用することも
できる。

【０１７０】

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＤ／Ａ変換回路
を示す図である。

【図２】本発明の第１の実施形態に係る液晶表示装置用
の駆動回路を示す図である。

【図３】本発明の第１の実施形態に係る液晶表示装置を
示す図である。

【図４】本発明の第１の実施形態に係るＤ／Ａコンバー
タ特性を示す図である。

【図５】本発明の第１の実施形態に係る液晶表示装置の
駆動方法を示す図である。

【図６】図６（Ａ）及び図６（Ｂ）は、液晶表示装置の
反転駆動の動作を説明する図である。

【図７】図７（Ａ）及び図７（Ｂ）は、第１の実施形態
における変換容量及び電位の調整方法を説明する図であ
る。

【図８】本発明の第１実施形態の変形例を示す図であ
る。

【図９】本発明の第２実施形態に係るＤ／Ａ変換回路を
示す図である。

【図１０】本発明の第３実施形態に係るＤ／Ａ変換回路
を示す図である。

【図１１】図１０に示すＤ／Ａ変換回路を適用した液晶
表示装置の駆動方法を示す図である。

【図１２】本発明の第４実施形態に係るＤ／Ａ変換回路
を示す図である。

【図１３】第４実施形態における変換容量の容量値及び
電位を示す図である。

【図１４】本発明の第５実施形態に係る液晶表示装置の
駆動方法を示す図である。

【図１５】本発明の第６実施形態に係るＤ／Ａ変換回路
を示す図である。

【図１６】本発明の第７実施形態に係るＤ／Ａ変換回路
を示す図である。

【図１７】図１７（Ａ）及び図１７（Ｂ）は、本発明の
第８実施形態に係る液晶表示装置の駆動方法示す図であ
る。

【図１８】図１８（Ａ）及び図１８（Ｂ）は、本発明の
第９実施形態に係る液晶表示装置の駆動方法を示す図で
ある。

【図１９】第９実施形態のＤ／Ａコンバータ特性を示
す。

【図２０】図２０（Ａ）及び図２０（Ｂ）は、第９実施
形態の駆動方法の変形例を示す図である。

【図２１】従来の二進荷重キャパシタを使用したＤ／Ａ
変換回路を示す図である。

【図２２】従来のＤ／Ａ変換器のＤ／Ａコンバータ特性
の一例を示す図である。

【符号の説明】

１１０〜１１５、４２０ 変換選択配線 １０２ 出力配線 １１８ 変換基準配線（基準配線） １１９ 共通配線（基準配線） ３１０ 高電位配線 ３１２ 低電位配線 ４１０〜４１５ 変換パルス配線 Ｃx0〜Ｃx5 変換容量 Ｄ0 〜Ｄ5 デジタル信号 Ｒx0〜Ｒx4 抵抗 Ｔa10 〜Ｔa15 、Ｔb10 〜Ｔb15 、Ｔc10 〜Ｔc15、Ｔs
アナログスイッチ（スイッチ）

Claims (20)

【特許請求の範囲】
1. 【請求項１】 ｎビット（ｎは自然数）のデジタル信号
   Ｄi （i=1,2,…,n）をアナログ出力Ｖout に変換するＤ
   ／Ａ変換器において、 前記デジタル信号Ｄi の各ビットに対応するｎ個の変換
   容量Ｃxiと、 前記デジタル信号Ｄi の各ビットに対応するｎ種類の電
   位Ｖxiが供給される少なくとも一つの変換選択配線と、 前記アナログ出力Ｖout を取り出す出力配線と、 前記変換容量Ｃxiの一方の極板に接続される電位Ｖs1の
   第１の基準配線と、 を有し、 オンのデジタル信号Ｄi に対応する前記変換容量Ｃxiの
   他方の極板は、前記変換選択配線に接続されて、前記変
   換容量Ｃxiに、対応する電位ＶxiとＶs1との電位差によ
   って変換電荷が蓄積され、 オフのデジタル信号Ｄi に対応する前記変換容量Ｃxiの
   他方の極板は、所定の配線に接続され、 前記他方の極板は、前記変換電荷が蓄積された後に、前
   記変換選択配線及び前記所定の配線と電気的に切断さ
   れ、前記出力配線に接続されて、それぞれの前記変換電
   荷を合計してなる総電荷に対応してアナログ出力Ｖout
   を供給するＤ／Ａ変換器。
2. 【請求項２】 請求項１記載のＤ／Ａ変換器において、 電位Ｖs2の第２の基準配線と、 前記出力配線に形成され、第１及び第２の基準配線にお
   ける電位Ｖs1とＶs2との電位差によって基準電荷を蓄え
   る基準容量Ｃs と、 を有し、 前記オフのデジタル信号Ｄi に対応する前記所定の配線
   は、前記第１の基準配線であり、 前記総電荷は、前記変換電荷と前記基準電荷の合計から
   なり、 アナログ出力Ｖout が、 Ｖout＝（ΣＣxi（ＤiＶxi＋Ｖs1（１−Ｄi））＋ＣsＶ
   s2）／（ΣＣxi＋Ｃs） ［Ｄiは、デジタル信号Ｄi が
   オンのときを１とし、オフのときを０とする。］で表さ
   れるＤ／Ａ変換器。
3. 【請求項３】 請求項１又は請求項２記載のＤ／Ａ変換
   器において、 前記変換容量Ｃxiの他方の極板と前記変換選択配線との
   間に接続される第１のスイッチと、 前記変換容量Ｃxiの他方の極板と前記所定の配線との間
   に接続される第２のスイッチと、 前記変換容量Ｃxiの他方の極板と前記出力配線との間に
   接続される第３のスイッチと、 を有するＤ／Ａ変換器。
4. 【請求項４】 請求項２記載のＤ／Ａ変換器において、 前記変換容量Ｃxiの他方の極板と前記変換選択配線との
   間に接続される第１のスイッチと、 前記変換容量Ｃxiの他方の極板と前記第１の基準配線と
   の間に接続される第２のスイッチと、 前記変換容量Ｃxiの他方の極板と前記出力配線との間に
   接続される第３のスイッチと、 前記基準容量Ｃs に対する前記第１及び第２の基準配線
   からの電圧の印加を制御する第４のスイッチと、 を有するＤ／Ａ変換器。
5. 【請求項５】 請求項１から請求項４のいずれかに記載
   のＤ／Ａ変換器において、 ｎ本の変換選択配線によってｎ種類の電位Ｖxiが供給さ
   れるＤ／Ａ変換器。
6. 【請求項６】 請求項１から請求項４のいずれかに記載
   のＤ／Ａ変換器において、 高電位配線と、低電位配線と、前記高電位配線と前記低
   電位配線との間に直列接続されたｎ−１個の抵抗と、 を有し、 前記変換選択配線は、前記高電位配線と該高電位配線に
   直結される前記抵抗との間の配線、隣同士の抵抗を接続
   する配線、及び前記低電位配線と該低電位配線に直結さ
   れる前記抵抗との間の配線によって構成されるＤ／Ａ変
   換器。
7. 【請求項７】 請求項１から請求項４のいずれかに記載
   のＤ／Ａ変換器において、 １本の前記変換選択配線を有し、この変換選択配線に供
   給される電位が時間的に変化することでｎ種類の電位Ｖ
   xiが供給されるＤ／Ａ変換器。
8. 【請求項８】 請求項７記載のＤ／Ａ変換器において、 前記ｎ個の変換容量Ｃxiに対応してｎ本の変換パルス配
   線を有し、 各変換パルス配線には、前記変換選択配線における変化
   する電位が、対応する変換容量Ｃxiに供給される電位Ｖ
   xiとなるときにパルス信号が印加され、 前記パルス信号に応じて、変換容量Ｃxiに電位Ｖxiが供
   給されるＤ／Ａ変換器。
9. 【請求項９】 請求項１から請求項８のいずれかに記載
   のＤ／Ａ変換器において、 前記変換選択配線に供給されるｎ種類の電位Ｖxiは、公
   比２の等比数列をなすＤ／Ａ変換器。
10. 【請求項１０】 ｎビット（ｎは自然数）のデジタル信
    号Ｄi （i=1,2,…,n）をアナログ出力Ｖout に変換する
    Ｄ／Ａ変換器において、 前記デジタル信号Ｄi の各ビットに対応するｎ個の変換
    容量Ｃxiと、 複数種類の電位Ｖxiが供給される少なくとも一つの変換
    選択配線と、 を有し、 前記デジタル信号Ｄi のビット桁に応じて、前記ｎ個の
    変換容量Ｃxiのそれぞれに変換電荷が蓄積されるよう
    に、前記電位Ｖxi及び前記変換容量Ｃxiの容量値が設定
    されてなり、それぞれの前記変換電荷を合計してなる総
    電荷に対応してアナログ出力Ｖout を供給するＤ／Ａ変
    換器。
11. 【請求項１１】 ｎビット（ｎは自然数）のデジタル信
    号Ｄi （i=1,2,…,n）をアナログ出力Ｖout に変換する
    Ｄ／Ａ変換方法において、 オンの前記デジタル信号Ｄi のビット桁に対応するｎ種
    類の電位Ｖi に基づいてｎ個の変換容量Ｃxiのそれぞれ
    に変換電荷を蓄積するとともに、オフの前記デジタル信
    号Ｄi に対応して前記変換容量Ｃxiに蓄積される変換電
    荷をビット桁に関わらず一定とし、 前記変換電荷を合計してなる総電荷に対応してアナログ
    出力Ｖout を供給するＤ／Ａ変換方法。
12. 【請求項１２】 請求項１１記載のＤ／Ａ変換方法にお
    いて、 前記変換容量Ｃxiの容量値が設計値と異なる場合に、前
    記電位Ｖi を調整することで、対応する変換電荷の値を
    ほぼ設計値通りとするＤ／Ａ変換方法。
13. 【請求項１３】 請求項１１又は請求項１２記載のＤ／
    Ａ変換方法において、 前記デジタル信号Ｄi のオン・オフに関わらず、前記ア
    ナログ出力Ｖout の電位を上げるために、基準容量に基
    準電荷を蓄積し、 前記総電荷は、前記変換電荷と前記基準電荷との合計値
    からなるＤ／Ａ変換方法。
14. 【請求項１４】 請求項１３記載のＤ／Ａ変換方法にお
    いて、 前記基準容量の容量値が設計値と異なる場合に、印加さ
    れる電圧を調整することで、前記基準電荷の値をほぼ設
    計値通りとするＤ／Ａ変換方法。
15. 【請求項１５】 ｎビット（ｎは自然数）のデジタル信
    号Ｄi （i=1,2,…,n）をアナログ出力Ｖout に変換する
    Ｄ／Ａ変換方法において、 オンの前記デジタル信号Ｄi のビット桁に対応して、複
    数種類の電位Ｖxiのいずれかを選択して、ｎ個の変換容
    量Ｃxiのそれぞれに変換電荷を蓄積するとともに、オフ
    の前記デジタル信号Ｄi に対応して前記変換容量Ｃxiに
    蓄積される変換電荷をビット桁に関わらず一定とし、 前記変換電荷を合計してなる総電荷に対応してアナログ
    出力Ｖout を供給するＤ／Ａ変換方法。
16. 【請求項１６】 液晶パネルにおける一方の基板であっ
    て、 前記液晶パネルを駆動するための駆動回路と、前記液晶
    に電圧を印加するための画素電極と、該画素電極への電
    位の供給を制御する薄膜トランジスタと、を有し、 前記駆動回路は、請求項１から請求項１０のいずれかに
    記載のＤ／Ａ変換器を含む液晶パネル用基板。
17. 【請求項１７】 請求項２を引用する請求項１６記載の
    液晶パネル用基板において、 前記変換容量Ｃxi又は前記基準容量Ｃs の少なくとも一
    方は、前記薄膜トランジスタと共通の製造プロセスによ
    って、同一の基板上に製造されてなる液晶パネル用基
    板。
18. 【請求項１８】 請求項１６又は請求項１７記載の液晶
    パネル用基板が用いられる液晶表示装置。
19. 【請求項１９】 請求項１８記載の液晶表示装置におい
    て、 １水平走査期間は、走査信号の選択期間と、該選択期間
    と次の選択期間との間のブランキング期間とからなり、 前記ブランキング期間において、前記総電荷の蓄積及び
    アナログ出力Ｖout の供給が行われる液晶表示装置。
20. 【請求項２０】 請求項１８記載の液晶表示装置におい
    て、 １水平走査期間は、走査信号の選択期間と、該選択期間
    と次の選択期間との間のブランキング期間とからなり、 前記ブランキング期間において、前記総電荷の蓄積が開
    始され、 次の水平走査期間の選択期間において、前記総電荷の蓄
    積が終了して、アナログ出力Ｖout の供給が行われる液
    晶表示装置。