JP3711706B2 - 分圧回路、ｄ／ａ変換器、回路基板、電子機器及び液晶表示装置 - Google Patents
分圧回路、ｄ／ａ変換器、回路基板、電子機器及び液晶表示装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、分圧回路、Ｄ／Ａ変換器、回路基板、電子機器及び液晶表示装置に関する。
【０００２】
【発明の背景】
Ｄ／Ａ変換器として、抵抗を直列に接続して分圧回路を形成し、デジタル信号に応じたアナログ出力を得るものが知られている。例えば、日本特許情報機構のＰＡＴＯＬＩＳにより、検索式
（（（ＤＡ＋Ｄ／Ａ＋（デジタル＊アナログ））＊（Ｃ＋コンバータ））
＋駆動回路）＊抵抗＊直列＊（電位＋電圧）＊液晶
で調査を行ったところ５９件が対応した。
【０００３】
このような従来のＤ／Ａ変換器によれば、直列接続された抵抗から分圧回路が構成され、直列接続された全ての抵抗には、常に貫通電流が流れており、消費電力が大きいという問題があった。
【０００４】
または、特開昭５９−４６６８７号公報には、電圧供給不要時に分圧回路をオフ状態にする回路が開示されているが、この回路によれば、オン・オフを制御する手段が必要となる。また、分圧回路が各分圧端子に所定の電圧を得たときから、分圧回路がオフ状態になるときまでにも、無駄な電流が流れ、消費電力を浪費している。
【０００５】
あるいは、特開平６−３２４６４０号公報に開示されるように、抵抗値を大きくして消費電流を小さくすることもできるが、その場合には、出力電流が小さくなるのでアンプが必要となる。特に、液晶表示装置などにおいて、薄膜トランジスタにより駆動回路を形成する場合、結晶シリコンに比べて素子特性のバラツキが大きいため、高精度のアンプを形成するのは困難である。
【０００６】
そこで、本発明の目的は、消費電力を低減する分圧回路、Ｄ／Ａ変換器、回路基板、電子機器及び液晶表示装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
（１）上記目的を達成するために、本発明に係る分圧回路は、
電圧が印加される一対の端子間に直列に接続される複数の電圧降下部と、
隣同士の前記電圧降下部間に接続される分圧端子と、
を含み、
それぞれの前記電圧降下部は、抵抗を有するとともに、電圧が増加すると直線的な比例関係を超えて電流が増加する非直線的な電圧電流特性を有する。
【０００８】
本発明によれば、複数の電圧降下部の抵抗によって段階的に電圧が降下し、分圧端子から所望の電圧を得ることができる。ここで、電圧降下部は、電圧が増加すると直線的な比例関係を超えて電流が増加する非直線的な電圧電流特性を有する。したがって、電圧降下部の両端の電位差が大きいときには、電流も大きくなって速やかに所定の電圧に到達する。一方、電圧降下部の両端の電位差が小さくなると、電流も小さくなって消費電力を低減することができる。
【０００９】
（２）それぞれの前記電圧降下部は、非線形素子から構成してもよい。非線形素子は、電圧が増加すると直線的な比例関係を超えて電流が増加する素子の典型例である。
【００１０】
（３）それぞれの前記電圧降下部は、整流作用のある第１及び第２の非線形素子が並列に接続されてなり、
前記第１の非線形素子は、一方の前記端子から他方の前記端子に電流が流れ、前記第２の非線形素子は、前記第１の非線形素子とは反対方向に電流が流れるようにしてもよい。
【００１１】
こうすることで、各分圧端子に所定の電圧を得るために、各電圧降下部を流れる電流がいずれの方向に流れる場合でも、第１又は第２のいずれかの非線形素子に電流が流れて所定の電圧を出力することができる。
【００１２】
（４）前記非線形素子は、２端子素子であってもよい。
【００１３】
（５）前記非線形素子は、３端子素子であってもよい。
【００１４】
（６）前記非線形素子は、ＭＯＳ ＦＥＴであり、ソース及びドレインが前記一対の端子間に接続され、チャネルが形成されるようにゲートが接続されてもよい。
【００１５】
詳しくは、Ｎチャネル形のＭＯＳ ＦＥＴであれば、電子によるチャネルを形成するためにゲートがソース又はドレインの高電圧側に接続され、Ｐチャネル形のＭＯＳ ＦＥＴであれば、正孔によるチャネルを形成するためにゲートが低電圧側に接続される。
【００１６】
こうすることで、ＭＯＳ ＦＥＴのような３端子素子でも、電圧降下部の構成要素とすることができる。
【００１７】
（７）前記非線形素子のしきい値電圧は、該非線形素子において要求される電圧降下の値以下とすることが好ましい。
【００１８】
ここで、しきい値電圧は、急激に電流が増加するようになる電圧であり、しきい値電圧以下では電流がほとんど流れない。したがって、しきい値電圧よりも小さい電圧で、安定した電圧降下を生じさせることが難しい。そこで、しきい値電圧を、要求される電圧降下の値以下とすることで、安定した電圧降下を得ることができる。例えば、各非線形素子において１Ｖの電圧降下が要求されているときには、しきい値電圧を０．８Ｖ程度とすることが好ましい。
【００１９】
（８）本発明に係るＤ／Ａ変換器は、上述した分圧回路と、デジタル信号に基づいて前記分圧回路によって段階的に電圧降下したいずれかの電圧を選択するスイッチと、出力端子と、を有する。
【００２０】
本発明によれば、上述した分圧回路を使用することで、消費電力を低減することができる。
【００２１】
（９）前記Ｄ／Ａ変換器は、前記分圧回路の前記一対の端子に印加する電圧を変える電圧調整手段を有することが好ましい。
【００２２】
こうすることで、さらに多段階に変化する電圧を出力することができる。
【００２３】
（１０）本発明に係る回路基板は、上述したＤ／Ａ変換器と、所望の配線パターンが形成された基板と、を有する。
【００２４】
（１１）本発明に係る電子機器は、上述した回路基板を有する。
【００２５】
（１２）本発明に係る液晶表示装置は、上述した分圧回路と、デジタル信号に基づいて前記分圧回路によって段階的に電圧降下したいずれかの電圧を選択するスイッチと、前記分圧回路の前記一対の端子に印加する電圧を変える電圧調整手段と、を有し、前記デジタル信号に基づくアナログ出力が信号線に供給されて液晶が駆動される。
【００２６】
本発明によれば、分圧回路と、印加電圧を変える電圧調整手段と、によって多段階のアナログ出力が得られるので、多階調表示の液晶表示装置を得ることができる。特に、液晶の印加電圧に対する透過率特性の線形性からのズレを補正し、デジタル信号に対して所望の透過率を得るための、ガンマ補正を行うことが可能となる。
【００２７】
ここで、液晶表示装置の信号線には、走査期間ごとに所定の電圧のアナログ出力が供給される。信号線の寄生容量は、比較的大きく、前回の走査期間の電圧に対応する電荷が蓄積されている。したがって、次の走査期間におけるアナログ出力の電圧と、寄生容量に蓄積された電荷に対応する電圧と、に大きな差があり、電圧降下部の両端の電位差が大きくなると、電流降下部を流れる電流も大きくなって速やかに所定の電圧に到達する。一方、アナログ出力の電圧と、寄生容量に蓄積された電荷に対応する電圧と、の差が小さいときには、電圧降下部を流れる電流も小さくなって消費電力が低減される。
【００２８】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面を参照して説明する。
【００２９】
（第１実施形態）
図２に、第１実施形態に係る液晶表示装置の分解斜視図を示す。この液晶表示装置は、アクティブマトリクス型の液晶パネル１０を有する。液晶パネル１０は、画素電極１２への電圧の供給を制御する薄膜トランジスタ１４を有するＴＦＴ基板１６と、対向電極１８を有するカラーフィルタ基板２０との間に液晶２２が封入されてなる。薄膜トランジスタ１４は、走査線１３からの信号によって駆動され、信号線１５から画素電極１２への電圧の供給を制御する。そして、液晶パネル１０の両面に偏光板２４、２６が取り付けられ、一方の偏光板２６にはバックライト２８が取り付けられている。また、ＴＦＴ基板１６には、駆動回路３０が形成されており、走査線１３に信号を送るとともに信号線１５へ電圧を供給するようになっている。
【００３０】
図３に、第１の実施形態に係る液晶表示装置用の駆動回路を示す。駆動回路３０は、本発明に係るＤ／Ａ変換回路１００を含む。Ｄ／Ａ変換回路１００は、３ビットのデジタル信号をアナログ電圧に変換できるようになっている。本実施形態では、説明を容易にするために、３ビット対応のＤ／Ａ変換回路１００が用いられるが、鮮明な画像を表示するには、それ以上のビットに対応するＤ／Ａ変換回路を使用することが好ましい。
【００３１】
また、ＴＦＴ基板１６上の回路は、全て低温プロセスにより形成されたポリシリコンから成る。
【００３２】
図３において、３本のデジタル配線４０のそれぞれには、デジタル信号Ｄ0 〜Ｄ2 が入力される。デジタル信号Ｄ0 〜Ｄ2 は、クロックＣＬ１及び反転クロックｎＣＬ１に応じてラッチ回路Ａ0 〜Ａ2 に保持される。
【００３３】
シフトレジスタ５０は、信号線１５の本数に対応する段のレジスタ５１、５２、…を有し、それぞれが、クロックＣＬ１としてのサンプリングパルスＳＰを出力する。サンプリングパルスＳＰの信号レベルは、インバータ６２によって反転し、反転クロックｎＣＬ１が生成される。
【００３４】
各レジスタ５１、５２、…のそれぞれに対応してラッチ回路Ａ0 〜Ａ2 が設けられている。ラッチ回路Ａ0 〜Ａ2 に信号が保持されると、全ての信号は一斉に後段のラッチ回路Ｂ0 〜Ｂ2 に移される。そのために、クロックＣＬ２及び反転クロックｎＣＬ２がラッチ回路Ｂ0 〜Ｂ2 に入力される。
【００３５】
ラッチパルス配線７０には、クロックＣＬ２としてのラッチパルスＬＰが入力される。ラッチパルスＬＰの信号レベルは、インバータ６４によって反転し、反転クロックｎＣＬ２が生成される。
【００３６】
後段のラッチ回路Ｂ0 〜Ｂ2 に信号が移されると、この信号に従ってＤ／Ａ変換の処理が行われる。この処理中に、各レジスタ５１、５２、…のそれぞれに対応するラッチ回路Ａ0 〜Ａ2 に、次の信号を順次入力することができる。
【００３７】
ラッチ回路Ｂ0 〜Ｂ2 に保持された信号は、Ｄ／Ａ変換回路１００に入力される。
【００３８】
図１は、第１実施形態におけるＤ／Ａ変換回路を示す図である。同図に示すように、Ｄ／Ａ変換回路１００は、分圧回路１１０を有する。分圧回路１１０は、電圧が印加される一対の端子１１１、１１５間に、直列に接続された４つの電圧降下部１２０、１３０、１４０、１５０を有する。各電圧降下部１２０、１３０、１４０、１５０は、いずれも同様の構成である。
【００３９】
例えば、電圧降下部１３０は、一対のＮチャネル形のＭＯＳ ＦＥＴ１３２、１３４が並列に接続されてなる。各ＭＯＳ ＦＥＴ１３２、１３４は、ゲート（Ｇ）・ソース（Ｓ）間の電圧ＶGSが増加すると直線的な比例関係を超えてドレイン（Ｄ）電流ＩD が増加する非直線的な電圧電流特性を有する非線形素子である。また、ソース（Ｓ）・ドレイン（Ｄ）間のチャネルには抵抗が形成されている。チャネルの抵抗値は、ＭＯＳ ＦＥＴ１３２、１３４のいずれも同一である。なお、チャネルの抵抗値は、チャネル幅を大きくすると小さくなり、チャネル長を長くすると大きくなる。
【００４０】
それぞれのＭＯＳ ＦＥＴ１３２、１３４のゲート（Ｇ）は、他の２端子の一方に接続されている。ＭＯＳ ＦＥＴ１３２、１３４は、Ｎチャネル形であることから、ゲート（Ｇ）が高電位になると、電子によるチャネルが形成される。したがって、チャネルが形成された状態でいえば、ゲート（Ｇ）はドレイン（Ｄ）に接続されていることになる。
【００４１】
ただし、ＭＯＳ ＦＥＴ１３２、１３４は、それぞれのゲート（Ｇ）が逆に接続されている。すなわち、図１において、ＭＯＳ ＦＥＴ１３２は、端子１１５側にゲート（Ｇ）が接続されているのに対して、ＭＯＳ ＦＥＴ１３４は、端子１１１側にゲート（Ｇ）が接続されている。
【００４２】
したがって、端子１１３が高電位で、端子１１２が低電位であれば、ＭＯＳ ＦＥＴ１３２のゲート（Ｇ）が高電位となるので、そのソース（Ｓ）・ドレイン（Ｄ）間に電流が流れる。一方、ＭＯＳ ＦＥＴ１３４のゲート（Ｇ）は低電位となるので、そのソース（Ｓ）・ドレイン（Ｄ）間に電流が流れない。
【００４３】
逆に、端子１１５が低電位で、端子１１１が高電位であれば、ＭＯＳ ＦＥＴ１３４のゲート（Ｇ）が高電位となるので、そのソース（Ｓ）・ドレイン（Ｄ）間に電流が流れる。一方、ＭＯＳ ＦＥＴ１３２のゲート（Ｇ）は低電位となるので、そのソース（Ｓ）・ドレイン（Ｄ）間に電流が流れない。
【００４４】
こうして、ＭＯＳ ＦＥＴ１３２、１３４は、お互いに逆方向に電流が流れるようになっている。
【００４５】
そして、ゲート（Ｇ）・ソース（Ｓ）間の電圧ＶGSが増加すると、チャネルの幅が拡がり、直線的な比例関係を超えて、指数関数的にドレイン（Ｄ）電流ＩD が増加する。電圧ＶGSが大きいときには急速に電流が流れる。一方、電圧ＶGSが小さいときには、電流が小さくなって消費電力を低減することができる。
【００４６】
ＭＯＳ ＦＥＴ１３２、１３４は、しきい値電圧が０．８Ｖになっている。つまり、ゲート（Ｇ）・ソース（Ｓ）間の電圧ＶGSがＯ．８Ｖを超えると、ドレイン（Ｄ）電流ＩD が急激に増加する。あるいは、電圧ＶGSがＯ．８Ｖに至るまでは、電流ＩD がほとんど流れない。この値に設定した理由は、後述する。
【００４７】
電圧降下部１３０は、上述したように抵抗を有し、電圧降下部１２０、１４０、１５０も、これと同様の構成であり、これら全てが端子１１１、１１５間で直列に接続されている。したがって、端子１１１、１１５間の電圧を、電圧降下部１２０、１３０、１４０、１５０によって分割することができる。
【００４８】
なお、電圧降下部１２０、１４０、１５０のそれぞれを構成するＭＯＳ ＦＥＴ１２２、１２４、１４２、１４４、１５２、１５４の抵抗値及びしきい値電圧も、電圧降下部１３０を構成するＭＯＳ ＦＥＴ１３２、１３４と同一である。
【００４９】
そして、隣同士の電圧降下部１２０、１３０の間には端子１１２が接続され、隣同士の電圧降下部１３０、１４０の間には端子１１３が接続され、隣同士の電圧降下部１４０、１５０の間には端子１１４が接続されている。
【００５０】
こうして、端子１１２、１１３、１１４から、端子１１１、１１５間の電圧を分割した電圧を取り出すことができる。
【００５１】
本実施形態において、端子１１１、１１５間に印加される電圧は４Ｖである。詳しくは、端子１１１に印加される電圧は０Ｖ又は４Ｖに切り換えられ、端子１１５に印加される電圧は４Ｖ又は８Ｖに切り換えられる。ただし、端子１１１に印加される電圧が０Ｖのときには、端子１１５に印加される電圧は４Ｖであり、端子１１１に印加される電圧が４Ｖのときには、端子１１５に印加される電圧は８Ｖになっている。
【００５２】
このような電圧の切換は、電圧調整部１６０によってなされる。すなわち、電圧調整部１６０には、最上位ビットのデジタル信号Ｄ2 がラッチ回路Ｂ2 から入力される。そして、デジタル信号Ｄ2 の値に応じて、端子１１１及び１１５に接続される電圧が、０Ｖ及び４Ｖあるいは４Ｖ及び８Ｖのいずれかに切り換えられる。
【００５３】
また、本実施形態では、４つの電圧降下部１２０、１３０、１４０、１５０が直列接続されているので、端子１１１、１１５間の電圧を４分割するようになっている。端子１１１、１１５間の電圧は４Ｖであるから、１つの電圧降下部によって１Ｖの電圧降下が生じる。
【００５４】
各電圧降下部を構成するＭＯＳ ＦＥＴのしきい値は、電圧降下が要求される１Ｖ以下の数値に設定してある。すなわち、電圧降下部１２０を構成するＭＯＳＦＥＴ１２２、１２４のしきい値は０．８Ｖであり、これ以外のＭＯＳ ＦＥＴも同じ値である。こうすることで、１Ｖの電位差があれば、ＭＯＳ ＦＥＴのドレイン（Ｄ）電流ＩD が流れるので、安定した電圧降下を生じさせることができる。
【００５５】
もし、ＭＯＳ ＦＥＴのしきい値が例えば１．２Ｖに設定されていると、ゲート（Ｇ）・ソース（Ｓ）間の電圧ＶGSが１．２Ｖ以下になったところで、ほとんど電流ＩD が流れないので、ＭＯＳ ＦＥＴにおいて１．０Ｖの電圧降下を生じさせることができない。例えば、電圧降下部１２０、１３０、１４０、１５０の電圧降下が、それぞれ１．２Ｖ、０．８Ｖ、１．２Ｖ、０．８Ｖとなるようなことも起こる。
【００５６】
本実施形態において、Ｄ／Ａ変換回路１００は、上記分圧回路１１０によって分割された電圧を利用している。
【００５７】
すなわち、分圧回路１１０の電圧降下部１２０、１３０、１４０、１５０において、１Ｖずつ電圧降下するので、これに対応した電圧を、端子１１２、１１３、１１４から取り出すことができる。
【００５８】
詳しくは、端子１１１の電圧ＶL が０Ｖで端子１１５の電圧ＶH が４Ｖのときには、電圧降下部１５０において１Ｖの電圧降下が生じるので端子１１４にあらわれる電圧は３Ｖである。同様にして、端子１１３に２Ｖ、端子１１２に１Ｖの電圧があらわれる。また、端子１１１の電圧ＶL が４Ｖで端子１１５の電圧ＶH が８Ｖのときには、端子１１４に７Ｖ、端子１１３に６Ｖ、端子１１２に５Ｖの電圧があらわれる。
【００５９】
以上のことから、端子１１１の電圧ＶL （０又は４Ｖ）も含めると、０、１、２、３、４、５、６、７Ｖの段階的な電圧を取り出すことができる。そこで、デジタル信号Ｄ0 〜Ｄ2 の値に応じて、いずれかの電圧を選択すれば、Ｄ／Ａ変換が可能である。
【００６０】
Ｄ／Ａ変換回路１００は、図１に示すように、スイッチＴ1 〜Ｔ4 を有する。各スイッチＴ1 〜Ｔ4 は、いずれもＮ形のＭＯＳ ＦＥＴから構成されている。したがって、各スイッチＴ1 〜Ｔ4 は、ゲート（Ｇ）に「Ｈ」の信号が入力されるとＯＮになる。スイッチＴ1 〜Ｔ4 のゲート（Ｇ）に入力される信号は、デジタル信号Ｄ0 〜Ｄ2 の値に対応している。
【００６１】
スイッチＴ1 は端子１１２からの電流を制御し、スイッチＴ2 は端子１１３からの電流を制御し、スイッチＴ3 は端子１１４からの電流を制御し、スイッチＴ4 は端子１１１と同電位の電流を制御する。また、端子１１２、１１３、１１４、１１１は、スイッチＴ1 〜Ｔ4 を介して、出力端子１７０に接続されている。
【００６２】
図４は、デジタル信号Ｄ0 〜Ｄ2 の値とスイッチＴ1 〜Ｔ4 の切り換えとの関係を示す表である。
【００６３】
スイッチＴ1 は、デジタル信号Ｄ2 の値に関わらず、デジタル信号Ｄ0 が「Ｈ」でデジタル信号Ｄ1 が「Ｌ」のときにＯＮとなり、それ以外のときにはＯＦＦとなる。
【００６４】
すなわち、デジタル信号Ｄ0 、Ｄ1 がExclusive ＯＲゲート１２６に入力される。Exclusive ＯＲゲート１２６は、デジタル信号Ｄ0 、Ｄ1 のいずれか一方の信号が「Ｈ」のときのみ「Ｈ」の信号を出力する。そして、Exclusive ＯＲゲート１２６からの信号及びデジタル信号Ｄ0 がＡＮＤゲート１２８に入力される。こうして、ＡＮＤゲート１２８は、デジタル信号Ｄ0 が「Ｈ」でデジタル信号Ｄ1 が「Ｌ」のときに「Ｈ」の信号を出力し、それ以外のときには「Ｌ」の信号を出力する。こうして、スイッチＴ1 は、デジタル信号Ｄ0 が「Ｈ」でデジタル信号Ｄ1 が「Ｌ」のときに端子１１２から電流を流し、それ以外のときには端子１１２から電流を流さないようになる。
【００６５】
スイッチＴ2 は、デジタル信号Ｄ2 の値に関わらず、デジタル信号Ｄ0 が「Ｌ」でデジタル信号Ｄ1 が「Ｈ」のときにＯＮとなり、それ以外のときにはＯＦＦとなる。
【００６６】
すなわち、デジタル信号Ｄ0 、Ｄ1 がExclusive ＯＲゲート１３６に入力される。Exclusive ＯＲゲート１３６は、デジタル信号Ｄ0 、Ｄ1 のいずれか一方の信号が「Ｈ」のときのみ「Ｈ」の信号を出力する。そして、Exclusive ＯＲゲート１３６からの信号及びデジタル信号Ｄ1 がＡＮＤゲート１３８に入力される。こうして、ＡＮＤゲート１３８は、デジタル信号Ｄ0 が「Ｌ」でデジタル信号Ｄ1 が「Ｈ」のときに「Ｈ」の信号を出力し、それ以外のときには「Ｌ」の信号を出力する。こうして、スイッチＴ2 は、デジタル信号Ｄ0 が「Ｌ」でデジタル信号Ｄ1 が「Ｈ」のときに端子１１３から電流を流し、それ以外のときには端子１１３から電流を流さないようになる。
【００６７】
スイッチＴ3 は、デジタル信号Ｄ2 の値に関わらず、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｈ」のときにＯＮとなり、それ以外のときにはＯＦＦとなる。
【００６８】
すなわち、デジタル信号Ｄ0 、Ｄ1 がＡＮＤゲート１４８に入力される。ＡＮＤゲート１４８は、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｈ」のときに「Ｈ」の信号を出力し、それ以外のときには「Ｌ」の信号を出力する。こうして、スイッチＴ3 は、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｈ」のときに端子１１４から電流を流し、それ以外のときには端子１１４から電流を流さないようになる。
【００６９】
スイッチＴ4 は、デジタル信号Ｄ2 の値にかかわらず、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｌ」のときにＯＮとなり、それ以外のときにはＯＦＦとなる。
【００７０】
すなわち、デジタル信号Ｄ0 、Ｄ1 が、ＮＯＴゲート１６２、１６４に入力されて反転し、ＡＮＤゲート１６６に入力される。ＡＮＤゲート１６６は、ＮＯＴゲート１６２、１６４のいずれも「Ｈ」のときに「Ｈ」の信号を出力する。要するに、ＡＮＤゲート１６６は、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｌ」のときに「Ｈ」の信号を出力し、それ以外のときには「Ｌ」の信号を出力する。こうして、スイッチＴ4 は、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｌ」でデジタル信号Ｄ2 が「Ｈ」のときに端子１１１から電流を流し、それ以外のときには電流を遮断する。
【００７１】
なお、端子１１１に印加される電圧は、上述したように、電圧調整部１６０によって調整される。詳しくは、図４に示すように、デジタル信号Ｄ2 が「Ｌ」のときには端子１１１に印加される電圧は０Ｖであり、「Ｈ」のときには４Ｖである。
【００７２】
こうして、スイッチＴ1 〜Ｔ4 によって制御されて、端子１１２、１１３、１１４、１１１のいずれかの電圧が、出力端子１７０にあらわれる。出力端子１７０にあらわれる電圧Ｖs の値は、図４に示す通りである。すなわち、デジタル信号Ｄ0 〜Ｄ2 の値が、１ビットずつ増加するに従って、出力端子１７０の電圧Ｖs は、０〜７Ｖまで１Ｖずつ増加するようになっている。こうして、デジタル信号Ｄ0 〜Ｄ2 に応じてＤ／Ａ変換ができるようになっている。出力端子１７０の電圧Ｖs は、信号線１５に印加されて液晶パネル１０（図２参照）の駆動が行われる。
【００７３】
本実施形態は、上記のように構成されており、以下その作用について説明する。まず、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＬ」（０００）のときを例に挙げる。このとき、電圧調整部１６０には、デジタル信号Ｄ2 から「Ｌ」の信号が入力されるので、端子１１５には４Ｖが印加され、端子１１１は０Ｖにされる。そして、両端子１１１、１１５間の４Ｖが、電圧降下部１２０、１３０、１４０、１５０によって１Ｖずつ分割される。
【００７４】
ここで、高電位側の電圧降下部１５０の両端には、当初、４Ｖの電位差が生じる。そして、一方のＭＯＳ ＦＥＴ１５２に電流が流れる。ここで、ＭＯＳ ＦＥＴ１５２は非線形素子であり、しきい値電圧が０．８である。したがって、しきい値電圧よりも大きい４Ｖの電圧が印加されて、ＭＯＳ ＦＥＴ１５２には急速に電流が流れる。そして、電圧降下部１４０、１３０、１２０へと電流が流れて行き、各電圧降下部１２０、１３０、１４０、１５０において１Ｖずつの電圧降下が生じて平衡状態となる。詳しくは、ＭＯＳ ＦＥＴ１４２、１３２、１２２を電流が流れる。
【００７５】
そうすると、各電圧降下部１２０、１３０、１４０、１５０の両端の電位差が１Ｖであり、しきい値電圧に近いので、電流があまり流れなくなり消費電力が低減される。
【００７６】
そして、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＬ」（０００）のときには、スイッチＴ4 のみがＯＮであるため、出力端子１７０の電圧Ｖs は、０Ｖである。
【００７７】
次に、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＨ」（００１）のときには、スイッチＴ1 のみがＯＮとなり、出力端子１７０の電圧Ｖs は、端子１１２と同電圧すなわち１Ｖである。
【００７８】
また、例えば、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＬＬ」（１００）のときには、まず、デジタル信号Ｄ2 が「Ｈ」であるため、電圧調整部１６０によって端子１１１、１１５の電圧が４Ｖ、８Ｖにされる。そして、スイッチＴ4 のみがＯＮとなり、出力端子１７０の電圧Ｖs は、端子１１１と同電圧すなわち４Ｖとなる。
【００７９】
さらに、例えば、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＨＨ」（１１１）のときには、デジタル信号Ｄ2 が「Ｈ」であるため、電圧調整部１６０によって端子１１１、１１５の電圧が４Ｖ、８Ｖになり、スイッチＴ3 のみがＯＮとなるので、出力端子１７０の電圧Ｖs は、端子１１４と同電圧すなわち７Ｖとなる。
【００８０】
こうして、Ｄ／Ａ変換されたアナログ出力が信号線１５に印加される。ここで、信号線１５は、比較的大きな寄生容量を有する。したがって、一旦大きな電圧が信号線１５に印加されると、それに対応する電荷が信号線１５に蓄積される。この蓄積された電荷に対応する電圧は、次の走査期間において出力端子１７０から印加される電圧よりも大きい場合がある。
【００８１】
そこで、各電圧降下部１２０、１３０、１４０、１５０が、一対のＭＯＳ ＦＥＴから構成されたことが効果を発揮する。その作用を、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＨＨ」（１１１）から、「ＬＬＨ」（００１）に切り換えられた場合を例に挙げて説明する。
【００８２】
デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＨＨ」（１１１）のときには、端子１１１、１１５のそれぞれに、４Ｖ、８Ｖが印加されている。そして、ＭＯＳ ＦＥＴ１２２、１３２、１４２、１５２に電流が流れ、端子１１４の電圧が信号線１５に印加される。端子１１４の電圧は、端子１１５の電圧８Ｖから、ＭＯＳ ＦＥＴ１５２によって１Ｖの電圧降下が生じた７Ｖとなっている。
【００８３】
次に、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＨ」（００１）に切り換わると、端子１１１、１１５のそれぞれに、０Ｖ、４Ｖが印加され、端子１１２の電圧が信号線１５に印加されることになる。端子１１２の電圧は、端子１１５の電圧４Ｖから、ＭＯＳ ＦＥＴ１５２、１４２、１３２によって３Ｖの電圧降下が生じる１Ｖである。
【００８４】
したがって、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＨＨ」（１１１）から、「ＬＬＨ」（００１）に切り換えられると、７Ｖの電圧が印加されていた信号線１５に１Ｖが印加されることになる。しかしながら、信号線１５には、７Ｖの電圧が印加されることで寄生容量に電荷が蓄積されている。そうすると、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＨ」（００１）となって、スイッチＴ1 がＯＮになると、１Ｖの端子１１２に、信号線１５から７Ｖが印加される。
【００８５】
このとき、電圧降下部１３０をはさんで端子１１２とは反対側の端子１１３の電圧は、端子１１２に印加される７Ｖよりも低い。
【００８６】
ここで、電圧降下部１３０は、端子１１２から端子１１３の方向に電流が流れるＭＯＳ ＦＥＴ１３４を有する。したがって、端子１１２から端子１１３の方向に電流が流れる。しかも、電圧降下部１２０のＭＯＳ ＦＥＴ１２２には、端子１１２から端子１１１の方向にも電流が流れる。要するに、端子１１２からは、電圧降下部１２０、１３０の両方向に電流が流れる。こうして、急速に電流を逃がして、端子１１２の電圧を１Ｖにすることができ、信号線１５の電圧を１Ｖにすることができる。
【００８７】
このように、本実施形態では、各電圧降下部１２０、１３０、１４０、１５０が、逆方向に電流を流す一対のＭＯＳ ＦＥＴ１２２及び１２４、１３２及び１３４、１４２及び１４４、又は１５２及び１５４を有する。これによって、速やかに電流を流して所望の電圧にすることができる。
【００８８】
また、ＭＯＳ ＦＥＴが非線形素子であることから、両端の電位差が大きいときには大きな電流が流れて所定の電圧に急速に収束する。
【００８９】
さらに、ＭＯＳ ＦＥＴが非線形素子であることから、両端の電位差が小さくなると電流も小さくなって消費電力を低減することができる。
【００９０】
また、本実施形態によれば、液晶のγ補正が可能になる。すなわち、液晶表示装置において、液晶に印加される印加電圧と液晶の光透過率とは、非線形の関係にある。そして、印加電圧が均等の割合で増減しても、光透過率は均等の割合で増減しないため、液晶表示装置において適正な階調を得られない。
【００９１】
そこで、本実施形態では、電位調整部１６０によって端子１１１、１１５に印加される電圧を調整することで、光透過率が均等の割合で増減するように、γ補正を行うことができる。
【００９２】
（第２実施形態）
図５は、本発明の第２実施形態に係る分圧回路を示す図である。同図に示す分圧回路２１０は、図１に示す分圧回路１１０の代わりに使用することができる。すなわち、上述した電圧が印加される端子１１１、１１５の間に、分圧回路２１０は接続され、分割電圧を取り出すための端子１１２、１１３、１１４を有する。
【００９３】
分圧回路２１０は、直列に接続された電圧降下部２２０、２３０、２４０、２５０を有する。電圧降下部２２０、２３０、２４０、２５０は、ＭＯＳ ＦＥＴ２２２、２２４、２３２、２３４、２４２、２４４、２５２、２５４を有する。これらのＭＯＳ ＦＥＴは、いずれもＰ形である点で、図１のＭＯＳ ＦＥＴと異なる。
【００９４】
そして、ＭＯＳ ＦＥＴがＰ形であるため、ゲート（Ｇ）が低電位となったときに正孔によるチャネルが形成される。したがって、端子１１５側から端子１１１側へ電流が流れるときには、ＭＯＳ ＦＥＴ２２２、２３２、２４２、２５２に電流が流れる。一方、端子１１５側から端子１１１側へ電流が流れるときには、ＭＯＳ ＦＥＴ２２４、２３４、２４４、２５４に電流が流れる。
【００９５】
本実施形態における作用効果は、上記第１実施形態と同様である。
【００９６】
（第３実施形態）
図６は、本発明の第３実施形態に係る分圧回路を示す図である。同図に示す分圧回路３１０も、図１に示す分圧回路１１０の代わりに使用することができる。すなわち、上述した電圧が印加される端子１１１、１１５の間に、分圧回路３１０は接続され、分割電圧を取り出すための端子１１２、１１３、１１４を有する。
【００９７】
分圧回路３１０は、直列に接続された電圧降下部３２０、３３０、３４０、３５０を有する。電圧降下部３２０、３３０、３４０、３５０は、それぞれ一対のＭＯＳ ＦＥＴ３２２及び３２４、３３２及び３３４、３４２及び３４４、３５２及び３５４を有する。一対のＭＯＳ ＦＥＴは、Ｐ形及びＮ形の組み合わせである点で、図１のＭＯＳ ＦＥＴと異なる。
【００９８】
例えば、電圧降下部３２０において、ＭＯＳ ＦＥＴ３２２はＰ形であり、ＭＯＳ ＦＥＴ３２４はＮ形である。また、ＭＯＳ ＦＥＴ３２２、３２４は、いずれも端子１１１側に接続されている。
【００９９】
そして、ＭＯＳ ＦＥＴ３２２はＰ形であるため、ゲート（Ｇ）が低電位となったときに正孔によるチャネルが形成される。一方、ＭＯＳ ＦＥＴ３２４はＮ形であるため、ゲート（Ｇ）が高電位となったときに電子によるチャネルが形成される。
【０１００】
したがって、端子１１５側から端子１１１側へ電流が流れるときには、ＭＯＳＦＥＴ３２２に電流が流れる。一方、端子１１５側から端子１１１側へ電流が流れるときには、ＭＯＳ ＦＥＴ３２４に電流が流れる。
【０１０１】
本実施形態における作用効果は、上記第１実施形態と同様である。
【０１０２】
（第４実施形態）
図７は、本発明の第４実施形態に係る分圧回路を示す図である。同図に示す分圧回路４１０は、図１に示す分圧回路１１０の代わりに使用することができる。すなわち、上述した電圧が印加される端子１１１、１１５の間に、分圧回路４１０は接続され、分割電圧を取り出すための端子１１２、１１３、１１４を有する。
【０１０３】
分圧回路４１０は、直列に接続された電圧降下部４２０、４３０、４４０、４５０を有する。電圧降下部４２０、４３０、４４０、４５０は、ダイオード４２２、４２４、４３２、４３４、４４２、４４４、４５２、４５４を有する。図１に示すＭＯＳ ＦＥＴが３端子素子であるのに対して、ダイオードは２端子素子である点で、第１実施形態と異なる。なお、ダイオードは、非線形素子である点では、ＭＯＳ ＦＥＴと共通する。
【０１０４】
そして、図７に示すように、各電圧降下部において、逆方向に電流が流れるように一対のダイオードが並列接続されている。こうすることで、上記実施形態と同様の効果を達成することができる。
【０１０５】
（その他の実施形態）
本発明は、上記実施形態に限定されるものではなく、種々の変形実施が可能である。例えば、段階的に電圧降下したいずれかの電圧を選択するスイッチについては、図１に示す回路に限るものではなく、図１０に示すように構成してもよい。
【０１０６】
また、電圧降下部については、図１１に示すように、ＭＯＳ ＦＥＴ５１０、５２０のそれぞれのドレイン及びソース間に抵抗５３０を接続することが好ましい。こうすることで、より正確な電圧分割が可能になる。なお、抵抗５３０の抵抗値は、ＭＯＳ ＦＥＴ５１０、５２０がＯＮになったときの抵抗値とＯＦＦになったときの抵抗値との間の値が好ましい。このように抵抗を接続しても、従来の抵抗のみからなる分圧回路を用いるよりも、抵抗値を低くして貫通電流を小さくすることができる。
【０１０７】
分圧回路の電圧降下部を構成するＭＯＳ ＦＥＴは、薄膜トランジスタ（ＴＦＴ）以外の一般的な単結晶シリコンから形成されてもよい。あるいは、その他の３端子素子として、バイポーラ・トランジスタによって電圧降下部を構成してもよい。また、２端子素子として、ＭＩＭ (metal-insulator-metal)素子、薄膜ダイオード、バリスタなどを使用してもよい。
【０１０８】
上記実施形態は、本発明を液晶表示装置に適用した例であるが、これに限定されるものではなく、本発明は種々の電子機器に適用することができる。
【０１０９】
【実施例】
次に、図８及び図９を参照して、上記第１実施形態に係る分圧回路１１０の実験結果を説明する。図８は、実験における時間と電圧との関係を示すグラフである。
【０１１０】
この実験では、まず、分圧回路１１０の端子１１１に印加する電圧ＶL を０Ｖとし、端子１１５に印加する電圧ＶH を１．０Ｖとした。このとき、端子１１２、１１３、１１４の電圧Ｖ1 〜Ｖ3 は、電圧ＶH 、ＶL の電位差１Ｖを均等に４分割して段階的に増加する値になっている。そして、３００μｓの時点で、電圧ＶL を１．０Ｖとし、電圧ＶH を２．０Ｖとした。そうすると、端子１１２、１１３、１１４の電圧Ｖ1 〜Ｖ3 も、図８に示すように変化した。例えば、電圧Ｖ2 は、電圧ＶL 、ＶH の変化から８．１３７μｓ後に、１．３７５Ｖとなった。１．３７５Ｖは、電圧Ｖ1 、Ｖ2 が最終的に落ち着く電圧の中間電圧である。
【０１１１】
次に、図９は、特性試験における時間と電流との関係を示すグラフである。同図において、本実施形態に係るデータを実線で示し、比較のため従来例のデータを一点鎖線で示す。なお、この従来例は、直線的な電圧電流特性を有する抵抗を直列接続してなる分圧回路であって、図８に示すのと同様な特性を有するものである。すなわち、電圧Ｖ2 が、８．１３７μｓ後に１．３７５Ｖとなり、所定の電圧を得るのにかかる時間が等しいという意味で、同様な特性を有するものである。
【０１１２】
図９に示すように、本実施形態及び従来例のいずれにおいても、電流値は、３００μｓの時点で一旦増加し急速に減少している。これは、分圧回路の両端の電圧が変化したためである。
【０１１３】
ここで、増加した電流の最高値は、本実施形態の方が従来例よりも大きい。これは、本実施形態に係る分圧回路１１０が非線形素子のＭＯＳ ＦＥＴから構成されており、両端の電位差が一時的に大きくなって指数関数的に電流が増加したためである。
【０１１４】
一方、分圧回路の両端の電位差が一定のときには、本実施形態の方が従来例よりも電流値が小さい。これも、本実施形態に係る分圧回路１１０が非線形素子のＭＯＳ ＦＥＴから構成されていることに起因する。つまり、両端の電位差が小さいため、抵抗値が大きくなって電流があまり流れないからである。
【０１１５】
そして、３００〜４００μｓの間の平均電流を計算すると、従来例においては、１．３９９７μＡであったのに対して、本実施形態では０．８４２７２４μＡで済んだ。実際には、さらに長時間にわたって使用されるので、平均電流はさらに減る。
【０１１６】
このように、本実施形態では、直列接続の抵抗を用いた分圧回路よりも、消費電流が少ないことが実験的に明らかになった。
【０１１７】
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＤ／Ａ変換回路を示す図である。
【図２】第１の実施形態に係る液晶表示装置の分解斜視図である。
【図３】第１の実施形態に係る液晶表示装置用の駆動回路を示す図である。
【図４】デジタル信号の値とスイッチの切り換えとの関係を示す表である。
【図５】本発明の第２実施形態に係る分圧回路を示す図である。
【図６】本発明の第３実施形態に係る分圧回路を示す図である。
【図７】本発明の第４実施形態に係る分圧回路を示す図である。
【図８】第１実施形態に係る分圧回路の実験結果を示す図である。
【図９】第１実施形態に係る分圧回路の実験結果を示す図である。
【図１０】電圧を選択するスイッチの変形例を示す図である。
【図１１】電圧降下部の変形例を示す図である。
【符号の説明】
１００ Ｄ／Ａ変換回路
１１０ 分圧回路
１１１、１１５ 端子
１１２、１１３、１１４ 端子（分圧端子）
１２０、１３０、１４０、１５０ 電圧降下部
１２２、１２４ ＭＯＳ ＦＥＴ（非線形素子）
１３２、１３４ ＭＯＳ ＦＥＴ（非線形素子）
１４２、１４４ ＭＯＳ ＦＥＴ（非線形素子）
１５２、１５４ ＭＯＳ ＦＥＴ（非線形素子）
１６０ 電圧調整部
Ｔ1 〜Ｔ4 スイッチ
【発明の属する技術分野】
本発明は、分圧回路、Ｄ／Ａ変換器、回路基板、電子機器及び液晶表示装置に関する。
【０００２】
【発明の背景】
Ｄ／Ａ変換器として、抵抗を直列に接続して分圧回路を形成し、デジタル信号に応じたアナログ出力を得るものが知られている。例えば、日本特許情報機構のＰＡＴＯＬＩＳにより、検索式
（（（ＤＡ＋Ｄ／Ａ＋（デジタル＊アナログ））＊（Ｃ＋コンバータ））
＋駆動回路）＊抵抗＊直列＊（電位＋電圧）＊液晶
で調査を行ったところ５９件が対応した。
【０００３】
このような従来のＤ／Ａ変換器によれば、直列接続された抵抗から分圧回路が構成され、直列接続された全ての抵抗には、常に貫通電流が流れており、消費電力が大きいという問題があった。
【０００４】
または、特開昭５９−４６６８７号公報には、電圧供給不要時に分圧回路をオフ状態にする回路が開示されているが、この回路によれば、オン・オフを制御する手段が必要となる。また、分圧回路が各分圧端子に所定の電圧を得たときから、分圧回路がオフ状態になるときまでにも、無駄な電流が流れ、消費電力を浪費している。
【０００５】
あるいは、特開平６−３２４６４０号公報に開示されるように、抵抗値を大きくして消費電流を小さくすることもできるが、その場合には、出力電流が小さくなるのでアンプが必要となる。特に、液晶表示装置などにおいて、薄膜トランジスタにより駆動回路を形成する場合、結晶シリコンに比べて素子特性のバラツキが大きいため、高精度のアンプを形成するのは困難である。
【０００６】
そこで、本発明の目的は、消費電力を低減する分圧回路、Ｄ／Ａ変換器、回路基板、電子機器及び液晶表示装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
（１）上記目的を達成するために、本発明に係る分圧回路は、
電圧が印加される一対の端子間に直列に接続される複数の電圧降下部と、
隣同士の前記電圧降下部間に接続される分圧端子と、
を含み、
それぞれの前記電圧降下部は、抵抗を有するとともに、電圧が増加すると直線的な比例関係を超えて電流が増加する非直線的な電圧電流特性を有する。
【０００８】
本発明によれば、複数の電圧降下部の抵抗によって段階的に電圧が降下し、分圧端子から所望の電圧を得ることができる。ここで、電圧降下部は、電圧が増加すると直線的な比例関係を超えて電流が増加する非直線的な電圧電流特性を有する。したがって、電圧降下部の両端の電位差が大きいときには、電流も大きくなって速やかに所定の電圧に到達する。一方、電圧降下部の両端の電位差が小さくなると、電流も小さくなって消費電力を低減することができる。
【０００９】
（２）それぞれの前記電圧降下部は、非線形素子から構成してもよい。非線形素子は、電圧が増加すると直線的な比例関係を超えて電流が増加する素子の典型例である。
【００１０】
（３）それぞれの前記電圧降下部は、整流作用のある第１及び第２の非線形素子が並列に接続されてなり、
前記第１の非線形素子は、一方の前記端子から他方の前記端子に電流が流れ、前記第２の非線形素子は、前記第１の非線形素子とは反対方向に電流が流れるようにしてもよい。
【００１１】
こうすることで、各分圧端子に所定の電圧を得るために、各電圧降下部を流れる電流がいずれの方向に流れる場合でも、第１又は第２のいずれかの非線形素子に電流が流れて所定の電圧を出力することができる。
【００１２】
（４）前記非線形素子は、２端子素子であってもよい。
【００１３】
（５）前記非線形素子は、３端子素子であってもよい。
【００１４】
（６）前記非線形素子は、ＭＯＳ ＦＥＴであり、ソース及びドレインが前記一対の端子間に接続され、チャネルが形成されるようにゲートが接続されてもよい。
【００１５】
詳しくは、Ｎチャネル形のＭＯＳ ＦＥＴであれば、電子によるチャネルを形成するためにゲートがソース又はドレインの高電圧側に接続され、Ｐチャネル形のＭＯＳ ＦＥＴであれば、正孔によるチャネルを形成するためにゲートが低電圧側に接続される。
【００１６】
こうすることで、ＭＯＳ ＦＥＴのような３端子素子でも、電圧降下部の構成要素とすることができる。
【００１７】
（７）前記非線形素子のしきい値電圧は、該非線形素子において要求される電圧降下の値以下とすることが好ましい。
【００１８】
ここで、しきい値電圧は、急激に電流が増加するようになる電圧であり、しきい値電圧以下では電流がほとんど流れない。したがって、しきい値電圧よりも小さい電圧で、安定した電圧降下を生じさせることが難しい。そこで、しきい値電圧を、要求される電圧降下の値以下とすることで、安定した電圧降下を得ることができる。例えば、各非線形素子において１Ｖの電圧降下が要求されているときには、しきい値電圧を０．８Ｖ程度とすることが好ましい。
【００１９】
（８）本発明に係るＤ／Ａ変換器は、上述した分圧回路と、デジタル信号に基づいて前記分圧回路によって段階的に電圧降下したいずれかの電圧を選択するスイッチと、出力端子と、を有する。
【００２０】
本発明によれば、上述した分圧回路を使用することで、消費電力を低減することができる。
【００２１】
（９）前記Ｄ／Ａ変換器は、前記分圧回路の前記一対の端子に印加する電圧を変える電圧調整手段を有することが好ましい。
【００２２】
こうすることで、さらに多段階に変化する電圧を出力することができる。
【００２３】
（１０）本発明に係る回路基板は、上述したＤ／Ａ変換器と、所望の配線パターンが形成された基板と、を有する。
【００２４】
（１１）本発明に係る電子機器は、上述した回路基板を有する。
【００２５】
（１２）本発明に係る液晶表示装置は、上述した分圧回路と、デジタル信号に基づいて前記分圧回路によって段階的に電圧降下したいずれかの電圧を選択するスイッチと、前記分圧回路の前記一対の端子に印加する電圧を変える電圧調整手段と、を有し、前記デジタル信号に基づくアナログ出力が信号線に供給されて液晶が駆動される。
【００２６】
本発明によれば、分圧回路と、印加電圧を変える電圧調整手段と、によって多段階のアナログ出力が得られるので、多階調表示の液晶表示装置を得ることができる。特に、液晶の印加電圧に対する透過率特性の線形性からのズレを補正し、デジタル信号に対して所望の透過率を得るための、ガンマ補正を行うことが可能となる。
【００２７】
ここで、液晶表示装置の信号線には、走査期間ごとに所定の電圧のアナログ出力が供給される。信号線の寄生容量は、比較的大きく、前回の走査期間の電圧に対応する電荷が蓄積されている。したがって、次の走査期間におけるアナログ出力の電圧と、寄生容量に蓄積された電荷に対応する電圧と、に大きな差があり、電圧降下部の両端の電位差が大きくなると、電流降下部を流れる電流も大きくなって速やかに所定の電圧に到達する。一方、アナログ出力の電圧と、寄生容量に蓄積された電荷に対応する電圧と、の差が小さいときには、電圧降下部を流れる電流も小さくなって消費電力が低減される。
【００２８】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を図面を参照して説明する。
【００２９】
（第１実施形態）
図２に、第１実施形態に係る液晶表示装置の分解斜視図を示す。この液晶表示装置は、アクティブマトリクス型の液晶パネル１０を有する。液晶パネル１０は、画素電極１２への電圧の供給を制御する薄膜トランジスタ１４を有するＴＦＴ基板１６と、対向電極１８を有するカラーフィルタ基板２０との間に液晶２２が封入されてなる。薄膜トランジスタ１４は、走査線１３からの信号によって駆動され、信号線１５から画素電極１２への電圧の供給を制御する。そして、液晶パネル１０の両面に偏光板２４、２６が取り付けられ、一方の偏光板２６にはバックライト２８が取り付けられている。また、ＴＦＴ基板１６には、駆動回路３０が形成されており、走査線１３に信号を送るとともに信号線１５へ電圧を供給するようになっている。
【００３０】
図３に、第１の実施形態に係る液晶表示装置用の駆動回路を示す。駆動回路３０は、本発明に係るＤ／Ａ変換回路１００を含む。Ｄ／Ａ変換回路１００は、３ビットのデジタル信号をアナログ電圧に変換できるようになっている。本実施形態では、説明を容易にするために、３ビット対応のＤ／Ａ変換回路１００が用いられるが、鮮明な画像を表示するには、それ以上のビットに対応するＤ／Ａ変換回路を使用することが好ましい。
【００３１】
また、ＴＦＴ基板１６上の回路は、全て低温プロセスにより形成されたポリシリコンから成る。
【００３２】
図３において、３本のデジタル配線４０のそれぞれには、デジタル信号Ｄ0 〜Ｄ2 が入力される。デジタル信号Ｄ0 〜Ｄ2 は、クロックＣＬ１及び反転クロックｎＣＬ１に応じてラッチ回路Ａ0 〜Ａ2 に保持される。
【００３３】
シフトレジスタ５０は、信号線１５の本数に対応する段のレジスタ５１、５２、…を有し、それぞれが、クロックＣＬ１としてのサンプリングパルスＳＰを出力する。サンプリングパルスＳＰの信号レベルは、インバータ６２によって反転し、反転クロックｎＣＬ１が生成される。
【００３４】
各レジスタ５１、５２、…のそれぞれに対応してラッチ回路Ａ0 〜Ａ2 が設けられている。ラッチ回路Ａ0 〜Ａ2 に信号が保持されると、全ての信号は一斉に後段のラッチ回路Ｂ0 〜Ｂ2 に移される。そのために、クロックＣＬ２及び反転クロックｎＣＬ２がラッチ回路Ｂ0 〜Ｂ2 に入力される。
【００３５】
ラッチパルス配線７０には、クロックＣＬ２としてのラッチパルスＬＰが入力される。ラッチパルスＬＰの信号レベルは、インバータ６４によって反転し、反転クロックｎＣＬ２が生成される。
【００３６】
後段のラッチ回路Ｂ0 〜Ｂ2 に信号が移されると、この信号に従ってＤ／Ａ変換の処理が行われる。この処理中に、各レジスタ５１、５２、…のそれぞれに対応するラッチ回路Ａ0 〜Ａ2 に、次の信号を順次入力することができる。
【００３７】
ラッチ回路Ｂ0 〜Ｂ2 に保持された信号は、Ｄ／Ａ変換回路１００に入力される。
【００３８】
図１は、第１実施形態におけるＤ／Ａ変換回路を示す図である。同図に示すように、Ｄ／Ａ変換回路１００は、分圧回路１１０を有する。分圧回路１１０は、電圧が印加される一対の端子１１１、１１５間に、直列に接続された４つの電圧降下部１２０、１３０、１４０、１５０を有する。各電圧降下部１２０、１３０、１４０、１５０は、いずれも同様の構成である。
【００３９】
例えば、電圧降下部１３０は、一対のＮチャネル形のＭＯＳ ＦＥＴ１３２、１３４が並列に接続されてなる。各ＭＯＳ ＦＥＴ１３２、１３４は、ゲート（Ｇ）・ソース（Ｓ）間の電圧ＶGSが増加すると直線的な比例関係を超えてドレイン（Ｄ）電流ＩD が増加する非直線的な電圧電流特性を有する非線形素子である。また、ソース（Ｓ）・ドレイン（Ｄ）間のチャネルには抵抗が形成されている。チャネルの抵抗値は、ＭＯＳ ＦＥＴ１３２、１３４のいずれも同一である。なお、チャネルの抵抗値は、チャネル幅を大きくすると小さくなり、チャネル長を長くすると大きくなる。
【００４０】
それぞれのＭＯＳ ＦＥＴ１３２、１３４のゲート（Ｇ）は、他の２端子の一方に接続されている。ＭＯＳ ＦＥＴ１３２、１３４は、Ｎチャネル形であることから、ゲート（Ｇ）が高電位になると、電子によるチャネルが形成される。したがって、チャネルが形成された状態でいえば、ゲート（Ｇ）はドレイン（Ｄ）に接続されていることになる。
【００４１】
ただし、ＭＯＳ ＦＥＴ１３２、１３４は、それぞれのゲート（Ｇ）が逆に接続されている。すなわち、図１において、ＭＯＳ ＦＥＴ１３２は、端子１１５側にゲート（Ｇ）が接続されているのに対して、ＭＯＳ ＦＥＴ１３４は、端子１１１側にゲート（Ｇ）が接続されている。
【００４２】
したがって、端子１１３が高電位で、端子１１２が低電位であれば、ＭＯＳ ＦＥＴ１３２のゲート（Ｇ）が高電位となるので、そのソース（Ｓ）・ドレイン（Ｄ）間に電流が流れる。一方、ＭＯＳ ＦＥＴ１３４のゲート（Ｇ）は低電位となるので、そのソース（Ｓ）・ドレイン（Ｄ）間に電流が流れない。
【００４３】
逆に、端子１１５が低電位で、端子１１１が高電位であれば、ＭＯＳ ＦＥＴ１３４のゲート（Ｇ）が高電位となるので、そのソース（Ｓ）・ドレイン（Ｄ）間に電流が流れる。一方、ＭＯＳ ＦＥＴ１３２のゲート（Ｇ）は低電位となるので、そのソース（Ｓ）・ドレイン（Ｄ）間に電流が流れない。
【００４４】
こうして、ＭＯＳ ＦＥＴ１３２、１３４は、お互いに逆方向に電流が流れるようになっている。
【００４５】
そして、ゲート（Ｇ）・ソース（Ｓ）間の電圧ＶGSが増加すると、チャネルの幅が拡がり、直線的な比例関係を超えて、指数関数的にドレイン（Ｄ）電流ＩD が増加する。電圧ＶGSが大きいときには急速に電流が流れる。一方、電圧ＶGSが小さいときには、電流が小さくなって消費電力を低減することができる。
【００４６】
ＭＯＳ ＦＥＴ１３２、１３４は、しきい値電圧が０．８Ｖになっている。つまり、ゲート（Ｇ）・ソース（Ｓ）間の電圧ＶGSがＯ．８Ｖを超えると、ドレイン（Ｄ）電流ＩD が急激に増加する。あるいは、電圧ＶGSがＯ．８Ｖに至るまでは、電流ＩD がほとんど流れない。この値に設定した理由は、後述する。
【００４７】
電圧降下部１３０は、上述したように抵抗を有し、電圧降下部１２０、１４０、１５０も、これと同様の構成であり、これら全てが端子１１１、１１５間で直列に接続されている。したがって、端子１１１、１１５間の電圧を、電圧降下部１２０、１３０、１４０、１５０によって分割することができる。
【００４８】
なお、電圧降下部１２０、１４０、１５０のそれぞれを構成するＭＯＳ ＦＥＴ１２２、１２４、１４２、１４４、１５２、１５４の抵抗値及びしきい値電圧も、電圧降下部１３０を構成するＭＯＳ ＦＥＴ１３２、１３４と同一である。
【００４９】
そして、隣同士の電圧降下部１２０、１３０の間には端子１１２が接続され、隣同士の電圧降下部１３０、１４０の間には端子１１３が接続され、隣同士の電圧降下部１４０、１５０の間には端子１１４が接続されている。
【００５０】
こうして、端子１１２、１１３、１１４から、端子１１１、１１５間の電圧を分割した電圧を取り出すことができる。
【００５１】
本実施形態において、端子１１１、１１５間に印加される電圧は４Ｖである。詳しくは、端子１１１に印加される電圧は０Ｖ又は４Ｖに切り換えられ、端子１１５に印加される電圧は４Ｖ又は８Ｖに切り換えられる。ただし、端子１１１に印加される電圧が０Ｖのときには、端子１１５に印加される電圧は４Ｖであり、端子１１１に印加される電圧が４Ｖのときには、端子１１５に印加される電圧は８Ｖになっている。
【００５２】
このような電圧の切換は、電圧調整部１６０によってなされる。すなわち、電圧調整部１６０には、最上位ビットのデジタル信号Ｄ2 がラッチ回路Ｂ2 から入力される。そして、デジタル信号Ｄ2 の値に応じて、端子１１１及び１１５に接続される電圧が、０Ｖ及び４Ｖあるいは４Ｖ及び８Ｖのいずれかに切り換えられる。
【００５３】
また、本実施形態では、４つの電圧降下部１２０、１３０、１４０、１５０が直列接続されているので、端子１１１、１１５間の電圧を４分割するようになっている。端子１１１、１１５間の電圧は４Ｖであるから、１つの電圧降下部によって１Ｖの電圧降下が生じる。
【００５４】
各電圧降下部を構成するＭＯＳ ＦＥＴのしきい値は、電圧降下が要求される１Ｖ以下の数値に設定してある。すなわち、電圧降下部１２０を構成するＭＯＳＦＥＴ１２２、１２４のしきい値は０．８Ｖであり、これ以外のＭＯＳ ＦＥＴも同じ値である。こうすることで、１Ｖの電位差があれば、ＭＯＳ ＦＥＴのドレイン（Ｄ）電流ＩD が流れるので、安定した電圧降下を生じさせることができる。
【００５５】
もし、ＭＯＳ ＦＥＴのしきい値が例えば１．２Ｖに設定されていると、ゲート（Ｇ）・ソース（Ｓ）間の電圧ＶGSが１．２Ｖ以下になったところで、ほとんど電流ＩD が流れないので、ＭＯＳ ＦＥＴにおいて１．０Ｖの電圧降下を生じさせることができない。例えば、電圧降下部１２０、１３０、１４０、１５０の電圧降下が、それぞれ１．２Ｖ、０．８Ｖ、１．２Ｖ、０．８Ｖとなるようなことも起こる。
【００５６】
本実施形態において、Ｄ／Ａ変換回路１００は、上記分圧回路１１０によって分割された電圧を利用している。
【００５７】
すなわち、分圧回路１１０の電圧降下部１２０、１３０、１４０、１５０において、１Ｖずつ電圧降下するので、これに対応した電圧を、端子１１２、１１３、１１４から取り出すことができる。
【００５８】
詳しくは、端子１１１の電圧ＶL が０Ｖで端子１１５の電圧ＶH が４Ｖのときには、電圧降下部１５０において１Ｖの電圧降下が生じるので端子１１４にあらわれる電圧は３Ｖである。同様にして、端子１１３に２Ｖ、端子１１２に１Ｖの電圧があらわれる。また、端子１１１の電圧ＶL が４Ｖで端子１１５の電圧ＶH が８Ｖのときには、端子１１４に７Ｖ、端子１１３に６Ｖ、端子１１２に５Ｖの電圧があらわれる。
【００５９】
以上のことから、端子１１１の電圧ＶL （０又は４Ｖ）も含めると、０、１、２、３、４、５、６、７Ｖの段階的な電圧を取り出すことができる。そこで、デジタル信号Ｄ0 〜Ｄ2 の値に応じて、いずれかの電圧を選択すれば、Ｄ／Ａ変換が可能である。
【００６０】
Ｄ／Ａ変換回路１００は、図１に示すように、スイッチＴ1 〜Ｔ4 を有する。各スイッチＴ1 〜Ｔ4 は、いずれもＮ形のＭＯＳ ＦＥＴから構成されている。したがって、各スイッチＴ1 〜Ｔ4 は、ゲート（Ｇ）に「Ｈ」の信号が入力されるとＯＮになる。スイッチＴ1 〜Ｔ4 のゲート（Ｇ）に入力される信号は、デジタル信号Ｄ0 〜Ｄ2 の値に対応している。
【００６１】
スイッチＴ1 は端子１１２からの電流を制御し、スイッチＴ2 は端子１１３からの電流を制御し、スイッチＴ3 は端子１１４からの電流を制御し、スイッチＴ4 は端子１１１と同電位の電流を制御する。また、端子１１２、１１３、１１４、１１１は、スイッチＴ1 〜Ｔ4 を介して、出力端子１７０に接続されている。
【００６２】
図４は、デジタル信号Ｄ0 〜Ｄ2 の値とスイッチＴ1 〜Ｔ4 の切り換えとの関係を示す表である。
【００６３】
スイッチＴ1 は、デジタル信号Ｄ2 の値に関わらず、デジタル信号Ｄ0 が「Ｈ」でデジタル信号Ｄ1 が「Ｌ」のときにＯＮとなり、それ以外のときにはＯＦＦとなる。
【００６４】
すなわち、デジタル信号Ｄ0 、Ｄ1 がExclusive ＯＲゲート１２６に入力される。Exclusive ＯＲゲート１２６は、デジタル信号Ｄ0 、Ｄ1 のいずれか一方の信号が「Ｈ」のときのみ「Ｈ」の信号を出力する。そして、Exclusive ＯＲゲート１２６からの信号及びデジタル信号Ｄ0 がＡＮＤゲート１２８に入力される。こうして、ＡＮＤゲート１２８は、デジタル信号Ｄ0 が「Ｈ」でデジタル信号Ｄ1 が「Ｌ」のときに「Ｈ」の信号を出力し、それ以外のときには「Ｌ」の信号を出力する。こうして、スイッチＴ1 は、デジタル信号Ｄ0 が「Ｈ」でデジタル信号Ｄ1 が「Ｌ」のときに端子１１２から電流を流し、それ以外のときには端子１１２から電流を流さないようになる。
【００６５】
スイッチＴ2 は、デジタル信号Ｄ2 の値に関わらず、デジタル信号Ｄ0 が「Ｌ」でデジタル信号Ｄ1 が「Ｈ」のときにＯＮとなり、それ以外のときにはＯＦＦとなる。
【００６６】
すなわち、デジタル信号Ｄ0 、Ｄ1 がExclusive ＯＲゲート１３６に入力される。Exclusive ＯＲゲート１３６は、デジタル信号Ｄ0 、Ｄ1 のいずれか一方の信号が「Ｈ」のときのみ「Ｈ」の信号を出力する。そして、Exclusive ＯＲゲート１３６からの信号及びデジタル信号Ｄ1 がＡＮＤゲート１３８に入力される。こうして、ＡＮＤゲート１３８は、デジタル信号Ｄ0 が「Ｌ」でデジタル信号Ｄ1 が「Ｈ」のときに「Ｈ」の信号を出力し、それ以外のときには「Ｌ」の信号を出力する。こうして、スイッチＴ2 は、デジタル信号Ｄ0 が「Ｌ」でデジタル信号Ｄ1 が「Ｈ」のときに端子１１３から電流を流し、それ以外のときには端子１１３から電流を流さないようになる。
【００６７】
スイッチＴ3 は、デジタル信号Ｄ2 の値に関わらず、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｈ」のときにＯＮとなり、それ以外のときにはＯＦＦとなる。
【００６８】
すなわち、デジタル信号Ｄ0 、Ｄ1 がＡＮＤゲート１４８に入力される。ＡＮＤゲート１４８は、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｈ」のときに「Ｈ」の信号を出力し、それ以外のときには「Ｌ」の信号を出力する。こうして、スイッチＴ3 は、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｈ」のときに端子１１４から電流を流し、それ以外のときには端子１１４から電流を流さないようになる。
【００６９】
スイッチＴ4 は、デジタル信号Ｄ2 の値にかかわらず、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｌ」のときにＯＮとなり、それ以外のときにはＯＦＦとなる。
【００７０】
すなわち、デジタル信号Ｄ0 、Ｄ1 が、ＮＯＴゲート１６２、１６４に入力されて反転し、ＡＮＤゲート１６６に入力される。ＡＮＤゲート１６６は、ＮＯＴゲート１６２、１６４のいずれも「Ｈ」のときに「Ｈ」の信号を出力する。要するに、ＡＮＤゲート１６６は、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｌ」のときに「Ｈ」の信号を出力し、それ以外のときには「Ｌ」の信号を出力する。こうして、スイッチＴ4 は、デジタル信号Ｄ0 、Ｄ1 がいずれも「Ｌ」でデジタル信号Ｄ2 が「Ｈ」のときに端子１１１から電流を流し、それ以外のときには電流を遮断する。
【００７１】
なお、端子１１１に印加される電圧は、上述したように、電圧調整部１６０によって調整される。詳しくは、図４に示すように、デジタル信号Ｄ2 が「Ｌ」のときには端子１１１に印加される電圧は０Ｖであり、「Ｈ」のときには４Ｖである。
【００７２】
こうして、スイッチＴ1 〜Ｔ4 によって制御されて、端子１１２、１１３、１１４、１１１のいずれかの電圧が、出力端子１７０にあらわれる。出力端子１７０にあらわれる電圧Ｖs の値は、図４に示す通りである。すなわち、デジタル信号Ｄ0 〜Ｄ2 の値が、１ビットずつ増加するに従って、出力端子１７０の電圧Ｖs は、０〜７Ｖまで１Ｖずつ増加するようになっている。こうして、デジタル信号Ｄ0 〜Ｄ2 に応じてＤ／Ａ変換ができるようになっている。出力端子１７０の電圧Ｖs は、信号線１５に印加されて液晶パネル１０（図２参照）の駆動が行われる。
【００７３】
本実施形態は、上記のように構成されており、以下その作用について説明する。まず、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＬ」（０００）のときを例に挙げる。このとき、電圧調整部１６０には、デジタル信号Ｄ2 から「Ｌ」の信号が入力されるので、端子１１５には４Ｖが印加され、端子１１１は０Ｖにされる。そして、両端子１１１、１１５間の４Ｖが、電圧降下部１２０、１３０、１４０、１５０によって１Ｖずつ分割される。
【００７４】
ここで、高電位側の電圧降下部１５０の両端には、当初、４Ｖの電位差が生じる。そして、一方のＭＯＳ ＦＥＴ１５２に電流が流れる。ここで、ＭＯＳ ＦＥＴ１５２は非線形素子であり、しきい値電圧が０．８である。したがって、しきい値電圧よりも大きい４Ｖの電圧が印加されて、ＭＯＳ ＦＥＴ１５２には急速に電流が流れる。そして、電圧降下部１４０、１３０、１２０へと電流が流れて行き、各電圧降下部１２０、１３０、１４０、１５０において１Ｖずつの電圧降下が生じて平衡状態となる。詳しくは、ＭＯＳ ＦＥＴ１４２、１３２、１２２を電流が流れる。
【００７５】
そうすると、各電圧降下部１２０、１３０、１４０、１５０の両端の電位差が１Ｖであり、しきい値電圧に近いので、電流があまり流れなくなり消費電力が低減される。
【００７６】
そして、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＬ」（０００）のときには、スイッチＴ4 のみがＯＮであるため、出力端子１７０の電圧Ｖs は、０Ｖである。
【００７７】
次に、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＨ」（００１）のときには、スイッチＴ1 のみがＯＮとなり、出力端子１７０の電圧Ｖs は、端子１１２と同電圧すなわち１Ｖである。
【００７８】
また、例えば、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＬＬ」（１００）のときには、まず、デジタル信号Ｄ2 が「Ｈ」であるため、電圧調整部１６０によって端子１１１、１１５の電圧が４Ｖ、８Ｖにされる。そして、スイッチＴ4 のみがＯＮとなり、出力端子１７０の電圧Ｖs は、端子１１１と同電圧すなわち４Ｖとなる。
【００７９】
さらに、例えば、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＨＨ」（１１１）のときには、デジタル信号Ｄ2 が「Ｈ」であるため、電圧調整部１６０によって端子１１１、１１５の電圧が４Ｖ、８Ｖになり、スイッチＴ3 のみがＯＮとなるので、出力端子１７０の電圧Ｖs は、端子１１４と同電圧すなわち７Ｖとなる。
【００８０】
こうして、Ｄ／Ａ変換されたアナログ出力が信号線１５に印加される。ここで、信号線１５は、比較的大きな寄生容量を有する。したがって、一旦大きな電圧が信号線１５に印加されると、それに対応する電荷が信号線１５に蓄積される。この蓄積された電荷に対応する電圧は、次の走査期間において出力端子１７０から印加される電圧よりも大きい場合がある。
【００８１】
そこで、各電圧降下部１２０、１３０、１４０、１５０が、一対のＭＯＳ ＦＥＴから構成されたことが効果を発揮する。その作用を、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＨＨ」（１１１）から、「ＬＬＨ」（００１）に切り換えられた場合を例に挙げて説明する。
【００８２】
デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＨＨ」（１１１）のときには、端子１１１、１１５のそれぞれに、４Ｖ、８Ｖが印加されている。そして、ＭＯＳ ＦＥＴ１２２、１３２、１４２、１５２に電流が流れ、端子１１４の電圧が信号線１５に印加される。端子１１４の電圧は、端子１１５の電圧８Ｖから、ＭＯＳ ＦＥＴ１５２によって１Ｖの電圧降下が生じた７Ｖとなっている。
【００８３】
次に、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＨ」（００１）に切り換わると、端子１１１、１１５のそれぞれに、０Ｖ、４Ｖが印加され、端子１１２の電圧が信号線１５に印加されることになる。端子１１２の電圧は、端子１１５の電圧４Ｖから、ＭＯＳ ＦＥＴ１５２、１４２、１３２によって３Ｖの電圧降下が生じる１Ｖである。
【００８４】
したがって、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＨＨＨ」（１１１）から、「ＬＬＨ」（００１）に切り換えられると、７Ｖの電圧が印加されていた信号線１５に１Ｖが印加されることになる。しかしながら、信号線１５には、７Ｖの電圧が印加されることで寄生容量に電荷が蓄積されている。そうすると、デジタル信号Ｄ2 、Ｄ1 、Ｄ0 が「ＬＬＨ」（００１）となって、スイッチＴ1 がＯＮになると、１Ｖの端子１１２に、信号線１５から７Ｖが印加される。
【００８５】
このとき、電圧降下部１３０をはさんで端子１１２とは反対側の端子１１３の電圧は、端子１１２に印加される７Ｖよりも低い。
【００８６】
ここで、電圧降下部１３０は、端子１１２から端子１１３の方向に電流が流れるＭＯＳ ＦＥＴ１３４を有する。したがって、端子１１２から端子１１３の方向に電流が流れる。しかも、電圧降下部１２０のＭＯＳ ＦＥＴ１２２には、端子１１２から端子１１１の方向にも電流が流れる。要するに、端子１１２からは、電圧降下部１２０、１３０の両方向に電流が流れる。こうして、急速に電流を逃がして、端子１１２の電圧を１Ｖにすることができ、信号線１５の電圧を１Ｖにすることができる。
【００８７】
このように、本実施形態では、各電圧降下部１２０、１３０、１４０、１５０が、逆方向に電流を流す一対のＭＯＳ ＦＥＴ１２２及び１２４、１３２及び１３４、１４２及び１４４、又は１５２及び１５４を有する。これによって、速やかに電流を流して所望の電圧にすることができる。
【００８８】
また、ＭＯＳ ＦＥＴが非線形素子であることから、両端の電位差が大きいときには大きな電流が流れて所定の電圧に急速に収束する。
【００８９】
さらに、ＭＯＳ ＦＥＴが非線形素子であることから、両端の電位差が小さくなると電流も小さくなって消費電力を低減することができる。
【００９０】
また、本実施形態によれば、液晶のγ補正が可能になる。すなわち、液晶表示装置において、液晶に印加される印加電圧と液晶の光透過率とは、非線形の関係にある。そして、印加電圧が均等の割合で増減しても、光透過率は均等の割合で増減しないため、液晶表示装置において適正な階調を得られない。
【００９１】
そこで、本実施形態では、電位調整部１６０によって端子１１１、１１５に印加される電圧を調整することで、光透過率が均等の割合で増減するように、γ補正を行うことができる。
【００９２】
（第２実施形態）
図５は、本発明の第２実施形態に係る分圧回路を示す図である。同図に示す分圧回路２１０は、図１に示す分圧回路１１０の代わりに使用することができる。すなわち、上述した電圧が印加される端子１１１、１１５の間に、分圧回路２１０は接続され、分割電圧を取り出すための端子１１２、１１３、１１４を有する。
【００９３】
分圧回路２１０は、直列に接続された電圧降下部２２０、２３０、２４０、２５０を有する。電圧降下部２２０、２３０、２４０、２５０は、ＭＯＳ ＦＥＴ２２２、２２４、２３２、２３４、２４２、２４４、２５２、２５４を有する。これらのＭＯＳ ＦＥＴは、いずれもＰ形である点で、図１のＭＯＳ ＦＥＴと異なる。
【００９４】
そして、ＭＯＳ ＦＥＴがＰ形であるため、ゲート（Ｇ）が低電位となったときに正孔によるチャネルが形成される。したがって、端子１１５側から端子１１１側へ電流が流れるときには、ＭＯＳ ＦＥＴ２２２、２３２、２４２、２５２に電流が流れる。一方、端子１１５側から端子１１１側へ電流が流れるときには、ＭＯＳ ＦＥＴ２２４、２３４、２４４、２５４に電流が流れる。
【００９５】
本実施形態における作用効果は、上記第１実施形態と同様である。
【００９６】
（第３実施形態）
図６は、本発明の第３実施形態に係る分圧回路を示す図である。同図に示す分圧回路３１０も、図１に示す分圧回路１１０の代わりに使用することができる。すなわち、上述した電圧が印加される端子１１１、１１５の間に、分圧回路３１０は接続され、分割電圧を取り出すための端子１１２、１１３、１１４を有する。
【００９７】
分圧回路３１０は、直列に接続された電圧降下部３２０、３３０、３４０、３５０を有する。電圧降下部３２０、３３０、３４０、３５０は、それぞれ一対のＭＯＳ ＦＥＴ３２２及び３２４、３３２及び３３４、３４２及び３４４、３５２及び３５４を有する。一対のＭＯＳ ＦＥＴは、Ｐ形及びＮ形の組み合わせである点で、図１のＭＯＳ ＦＥＴと異なる。
【００９８】
例えば、電圧降下部３２０において、ＭＯＳ ＦＥＴ３２２はＰ形であり、ＭＯＳ ＦＥＴ３２４はＮ形である。また、ＭＯＳ ＦＥＴ３２２、３２４は、いずれも端子１１１側に接続されている。
【００９９】
そして、ＭＯＳ ＦＥＴ３２２はＰ形であるため、ゲート（Ｇ）が低電位となったときに正孔によるチャネルが形成される。一方、ＭＯＳ ＦＥＴ３２４はＮ形であるため、ゲート（Ｇ）が高電位となったときに電子によるチャネルが形成される。
【０１００】
したがって、端子１１５側から端子１１１側へ電流が流れるときには、ＭＯＳＦＥＴ３２２に電流が流れる。一方、端子１１５側から端子１１１側へ電流が流れるときには、ＭＯＳ ＦＥＴ３２４に電流が流れる。
【０１０１】
本実施形態における作用効果は、上記第１実施形態と同様である。
【０１０２】
（第４実施形態）
図７は、本発明の第４実施形態に係る分圧回路を示す図である。同図に示す分圧回路４１０は、図１に示す分圧回路１１０の代わりに使用することができる。すなわち、上述した電圧が印加される端子１１１、１１５の間に、分圧回路４１０は接続され、分割電圧を取り出すための端子１１２、１１３、１１４を有する。
【０１０３】
分圧回路４１０は、直列に接続された電圧降下部４２０、４３０、４４０、４５０を有する。電圧降下部４２０、４３０、４４０、４５０は、ダイオード４２２、４２４、４３２、４３４、４４２、４４４、４５２、４５４を有する。図１に示すＭＯＳ ＦＥＴが３端子素子であるのに対して、ダイオードは２端子素子である点で、第１実施形態と異なる。なお、ダイオードは、非線形素子である点では、ＭＯＳ ＦＥＴと共通する。
【０１０４】
そして、図７に示すように、各電圧降下部において、逆方向に電流が流れるように一対のダイオードが並列接続されている。こうすることで、上記実施形態と同様の効果を達成することができる。
【０１０５】
（その他の実施形態）
本発明は、上記実施形態に限定されるものではなく、種々の変形実施が可能である。例えば、段階的に電圧降下したいずれかの電圧を選択するスイッチについては、図１に示す回路に限るものではなく、図１０に示すように構成してもよい。
【０１０６】
また、電圧降下部については、図１１に示すように、ＭＯＳ ＦＥＴ５１０、５２０のそれぞれのドレイン及びソース間に抵抗５３０を接続することが好ましい。こうすることで、より正確な電圧分割が可能になる。なお、抵抗５３０の抵抗値は、ＭＯＳ ＦＥＴ５１０、５２０がＯＮになったときの抵抗値とＯＦＦになったときの抵抗値との間の値が好ましい。このように抵抗を接続しても、従来の抵抗のみからなる分圧回路を用いるよりも、抵抗値を低くして貫通電流を小さくすることができる。
【０１０７】
分圧回路の電圧降下部を構成するＭＯＳ ＦＥＴは、薄膜トランジスタ（ＴＦＴ）以外の一般的な単結晶シリコンから形成されてもよい。あるいは、その他の３端子素子として、バイポーラ・トランジスタによって電圧降下部を構成してもよい。また、２端子素子として、ＭＩＭ (metal-insulator-metal)素子、薄膜ダイオード、バリスタなどを使用してもよい。
【０１０８】
上記実施形態は、本発明を液晶表示装置に適用した例であるが、これに限定されるものではなく、本発明は種々の電子機器に適用することができる。
【０１０９】
【実施例】
次に、図８及び図９を参照して、上記第１実施形態に係る分圧回路１１０の実験結果を説明する。図８は、実験における時間と電圧との関係を示すグラフである。
【０１１０】
この実験では、まず、分圧回路１１０の端子１１１に印加する電圧ＶL を０Ｖとし、端子１１５に印加する電圧ＶH を１．０Ｖとした。このとき、端子１１２、１１３、１１４の電圧Ｖ1 〜Ｖ3 は、電圧ＶH 、ＶL の電位差１Ｖを均等に４分割して段階的に増加する値になっている。そして、３００μｓの時点で、電圧ＶL を１．０Ｖとし、電圧ＶH を２．０Ｖとした。そうすると、端子１１２、１１３、１１４の電圧Ｖ1 〜Ｖ3 も、図８に示すように変化した。例えば、電圧Ｖ2 は、電圧ＶL 、ＶH の変化から８．１３７μｓ後に、１．３７５Ｖとなった。１．３７５Ｖは、電圧Ｖ1 、Ｖ2 が最終的に落ち着く電圧の中間電圧である。
【０１１１】
次に、図９は、特性試験における時間と電流との関係を示すグラフである。同図において、本実施形態に係るデータを実線で示し、比較のため従来例のデータを一点鎖線で示す。なお、この従来例は、直線的な電圧電流特性を有する抵抗を直列接続してなる分圧回路であって、図８に示すのと同様な特性を有するものである。すなわち、電圧Ｖ2 が、８．１３７μｓ後に１．３７５Ｖとなり、所定の電圧を得るのにかかる時間が等しいという意味で、同様な特性を有するものである。
【０１１２】
図９に示すように、本実施形態及び従来例のいずれにおいても、電流値は、３００μｓの時点で一旦増加し急速に減少している。これは、分圧回路の両端の電圧が変化したためである。
【０１１３】
ここで、増加した電流の最高値は、本実施形態の方が従来例よりも大きい。これは、本実施形態に係る分圧回路１１０が非線形素子のＭＯＳ ＦＥＴから構成されており、両端の電位差が一時的に大きくなって指数関数的に電流が増加したためである。
【０１１４】
一方、分圧回路の両端の電位差が一定のときには、本実施形態の方が従来例よりも電流値が小さい。これも、本実施形態に係る分圧回路１１０が非線形素子のＭＯＳ ＦＥＴから構成されていることに起因する。つまり、両端の電位差が小さいため、抵抗値が大きくなって電流があまり流れないからである。
【０１１５】
そして、３００〜４００μｓの間の平均電流を計算すると、従来例においては、１．３９９７μＡであったのに対して、本実施形態では０．８４２７２４μＡで済んだ。実際には、さらに長時間にわたって使用されるので、平均電流はさらに減る。
【０１１６】
このように、本実施形態では、直列接続の抵抗を用いた分圧回路よりも、消費電流が少ないことが実験的に明らかになった。
【０１１７】
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＤ／Ａ変換回路を示す図である。
【図２】第１の実施形態に係る液晶表示装置の分解斜視図である。
【図３】第１の実施形態に係る液晶表示装置用の駆動回路を示す図である。
【図４】デジタル信号の値とスイッチの切り換えとの関係を示す表である。
【図５】本発明の第２実施形態に係る分圧回路を示す図である。
【図６】本発明の第３実施形態に係る分圧回路を示す図である。
【図７】本発明の第４実施形態に係る分圧回路を示す図である。
【図８】第１実施形態に係る分圧回路の実験結果を示す図である。
【図９】第１実施形態に係る分圧回路の実験結果を示す図である。
【図１０】電圧を選択するスイッチの変形例を示す図である。
【図１１】電圧降下部の変形例を示す図である。
【符号の説明】
１００ Ｄ／Ａ変換回路
１１０ 分圧回路
１１１、１１５ 端子
１１２、１１３、１１４ 端子（分圧端子）
１２０、１３０、１４０、１５０ 電圧降下部
１２２、１２４ ＭＯＳ ＦＥＴ（非線形素子）
１３２、１３４ ＭＯＳ ＦＥＴ（非線形素子）
１４２、１４４ ＭＯＳ ＦＥＴ（非線形素子）
１５２、１５４ ＭＯＳ ＦＥＴ（非線形素子）
１６０ 電圧調整部
Ｔ1 〜Ｔ4 スイッチ
Claims (12)
- 分圧回路において、
電圧が印加される一対の端子間に直列に接続される複数の電圧降下部と、
隣同士の前記電圧降下部間に接続される分圧端子と、
を含み、
それぞれの前記電圧降下部は、整流作用のある第１及び第２の非線形素子が並列に接続されてなり、
前記第１の非線形素子は、一方の前記端子から他方の前記端子に電流が流れ、前記第２の非線形素子は、前記第１の非線形素子とは反対方向に電流が流れる分圧回路。 - 請求項１記載の分圧回路において、
前記非線形素子は、２端子素子である分圧回路。 - 請求項１記載の分圧回路において、
前記非線形素子は、３端子素子である分圧回路。 - 請求項３記載の分圧回路において、
前記非線形素子は、ＭＯＳ ＦＥＴである分圧回路。 - 請求項４記載の分圧回路において、
前記第１及び第２の非線形素子のソース及びドレインが前記一対の端子間に接続され、チャネルが形成されるようにゲートが接続される分圧回路。 - 請求項４記載の分圧回路において、
前記第１及び第２の非線形素子のそれぞれのソース及びドレイン間に抵抗が接続されてなる分圧回路。 - 請求項１から請求項６のいずれかに記載の分圧回路において、
前記非線形素子のしきい値電圧は、該非線形素子において要求される電圧降下の値以下である分圧回路。 - 請求項１から請求項７のいずれかに記載の分圧回路と、デジタル信号に基づいて前記分圧回路によって段階的に電圧降下したいずれかの電圧を選択するスイッチと、出力端子と、を有するＤ／Ａ変換器。
- 請求項８記載のＤ／Ａ変換器において、
前記分圧回路の前記一対の端子に印加する電圧を変える電圧調整手段を有するＤ／Ａ変換器。 - 請求項８又は請求項９記載のＤ／Ａ変換器と、所望の配線パターンが形成された基板と、を有する回路基板。
- 請求項１０記載の回路基板を有する電子機器。
- 請求項１から請求項７のいずれかに記載の分圧回路と、デジタル信号に基づいて前記分圧回路によって段階的に電圧降下したいずれかの電圧を選択するスイッチと、前記分圧回路の前記一対の端子に印加する電圧を変える電圧調整手段と、を有し、前記デジタル信号に基づくアナログ出力が信号線に供給されて液晶が駆動される液晶表示装置。
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