JP4240163B2 - プラズマディスプレイパネルの駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マトリクス表示形式のPDP(プラズマディスプレイパネル)の駆動方法に関する。
【0002】
PDPは、カラー画面の実用化を機にテレビジョン映像やコンピュータのモニターなどの民生用途でも広く用いられるようになってきた。PDPにおいては、駆動周波数を高めて発光周期を短くすることによって画面をより明るくすることができる。しかし、PDPの画面を構成するセルは電源からみて容量性の負荷であるので、電極電位の変化に伴って容量の充放電が生じる。この充放電における電荷の移動は発光に寄与しない無効電流である。駆動周波数を高めると無効電力は増加してしまう。したがって、消費電力を低減するには、充電に費やした電力を効率的に再利用する必要がある。
【0003】
【従来の技術】
カラー表示デバイスとして3電極面放電構造のAC型PDPが商品化されている。これは、マトリクス表示のライン(行)毎に点灯維持のための一対の主電極(第1及び第2の電極)が配置され、列毎にアドレス電極(第3の電極)が配置されたものである。表示に際しては、主電極を覆う誘電体層のメモリ機能が利用される。すなわち、ライン走査形式で表示内容に応じた帯電状態を形成するアドレッシングを行った後、各ラインの主電極対に対して一斉に交番極性の点灯維持電圧Vsを印加する。点灯維持電圧Vsは(1)式を満たす。
【0004】
Vf−Vwall<Vs<Vf …(1)
Vf :放電開始電圧
Vwall:壁電圧
点灯維持電圧Vsの印加により、壁電荷の存在するセルのみにおいて実効電圧(セル電圧ともいう)Veff が放電開始電圧Vfを越えて基板面に沿った面放電が生じる。点灯維持電圧Vsの印加周期を短くすれば、見かけの上で連続した点灯状態が得られる。
【0005】
図15は従来の駆動装置の要部の回路図、図16は従来の駆動方法の信号波形図である。
図15(A)のように、第1の主電極Xjの電位は、電源ラインと接地ラインとの間に直列接続されたスイッチングデバイスQ91,Q92のオンオフによって制御される。第2の主電極Yjについても同様に、その電位は一対のスイッチングデバイスQ91’,Q92’のオンオフによって制御される。主電極Xj及び主電極Yjにはそれぞれ電力回収回路95,95’が設けられる。電力回収回路95,95’の構成は同一である。
【0006】
従来の電力回収回路95は、キャパシタC91、インダクタL91、逆流防止用ダイオードD91,D92、及びスイッチングデバイスQ93,Q94からなる。キャパシタC91のキャパシタンスは、駆動の対象となる全てのセルCの静電容量の総和と比べて十分に大きい値(例えば数十倍)である。インダクタL91はLC共振を利用して電位の推移を振幅拡大し、高速化するために設けられている。
【0007】
キャパシタC91に十分な量の電荷が蓄積されている状態でスイッチングデバイスQ93をオンすると、LC共振によってキャパシタC91から主電極XjへセルCのもつ静電容量を充電する電流(これを容量充電電流という)が流れ、主電極Xjの電位が上昇する。次にスイッチングデバイスQ93に代えてスイッチングデバイスQ91をオンすると、電源ラインからセルCへ容量充電電流が流れ、主電極Xjの電位がさらに上昇する。セルCの静電容量の端子間電圧が点灯維持電圧Vsに達して充電が終わった時点から若干遅れてガス放電が起こり、それにともなってガス放電電流(これを発光電流という)が流れる。図では1つの主電極対のみが示されているが、実際には画面内の全ての主電極対が一斉に駆動される。ガス放電の開始時期にはセル間のバラツキがあるので、発光電流の波形は比較的になだらかである。これに対して静電容量の充電はほぼ一斉に始まるので、容量充電電流の波形は急峻である。次に、スイッチングデバイスQ91に代えてスイッチングデバイスQ94をオンすると、LC共振によってセルCからキャパシタC91を充電する電流(これを容量放電電流という)が流れ、主電極Xjの電位が降下する。続いてスイッチングデバイスQ94に代えてスイッチングデバイスQ92をオンすると、セルCから接地ラインへ容量放電電流が流れ、主電極Xjの電位が接地電位まで下がる。その後、主電極Yjについても同様の手順で電力回収回路95’及びスイッチングデバイスQ91’Q92’の制御を行ってガス放電を生じさせる。
【0008】
このように主電極Xjと主電極Yjとを交互に電源ラインと接続することによって点灯状態が維持され、その際に電力回収回路95,95’を適切に制御することによって消費電力が低減される。
【0009】
【発明が解決しようとする課題】
上述の点灯状態の維持において、適切な強度のガス放電を生じさせるには、ガス放電の開始時点までに主電極Xj又は主電極Yjの電位を十分に立ち上げる必要がある。特に実効電圧が放電開始電圧を越えてからガス放電の生じるまでの放電遅れ時間が短い場合には、インダクタL91のインダクタンスを小さくして共振周波数を高くしなければならない。しかし、共振周波数が高い場合には、電力回収回路95,95’の制御タイミングが少しでもずれると、一旦回収された電荷がセルCに戻ってしまい、電力回収効率が低下する。制御タイミングやインダクタンスは使用環境の温度変化の影響を受けるので、実際には電力回収効率を最大値に保つのは難しい。
【0010】
また、従来ではインダクタ(コイル)L91が駆動回路の小型化及び低価格化の妨げとなっていた。
さらに、LC共振を利用して電位の高速に推移させて電力回収を行う従来の駆動方法は、アドレッシングに適用できないという問題もあった。点灯状態の維持における主電極Xj,Yjに対する電圧印加のパターンは一定であるが、アドレッシングにおけるアドレス電極に対する電圧印加のパターンは表示内容によって異なるので、アドレス電極どうしの間の静電容量が不定となり、共振周波数を設定することができないからである。画面の行数が増加するにつれてアドレッシングのためのガス放電の回数も増加するので、アドレッシングでの電力回収は重要である。
【0011】
本発明は、電力回収効率の安定化を図ることを目的としている。他の目的はインダクタを用いずに高速に電極の電位を推移させることにある。さらに他の目的は、複数のセルに対する電圧印加のパターンに係わらず電力回収を行って消費電力を低減することにある。
【0012】
【課題を解決するための手段】
本発明においては、電極の電位を推移させる際に、推移開始時点の電位との電位差が推移開始時点の電位と目標電位との電位差より大きい所定電位の端子に電極を電気的に接続する。これにより、目標電位の端子と接続する場合と比べて短い時間内に電極の電位が目標電位に達する。容量素子(キャパシタ)の第1端子を上述の所定電位の端子として電極に接続し、第2端子の電位を切り換えることにより、電力の回収とセルの充電とを行う。容量素子のキャパシタンスを駆動の対象となるセルの静電容量の総和の1.5程度の比較的に小さい値に選定すれば、容量素子からセルへの電荷移動(充電)に伴って容量素子の端子間電圧が下がるので、第2端子の電位を回収時の電位に切り換えたときに、電極と第1端子との電位差が端子間電圧の降下分だけ大きくなり、電位の推移が高速になる。
【0013】
請求項1の発明の方法は、画面を構成するセルでガス放電を生じさせるための電極と第1電位を有する電源ラインとの間及び前記電極と前記第1電位よりも低い第2電位を有する電源ラインとの間にそれぞれ開閉回路を設け、これら開閉回路の開閉によってガス放電を制御し、前記電極と前記第1電位を有する電源ラインとの接続に先立って電力回収用の容量素子から前記セルへ電荷を移動させる充電を行い,前記電極と前記第2電位を有する電源ラインとの接続に先立って前記セルから前記容量素子へ電荷を移動させる電力回収を行うプラズマディスプレイパネルの駆動方法であって、前記電極と前記第2電位を有する前記電源ラインとの接続に先立って、前記容量素子の第1端子を前記電極に接続した状態で、当該容量素子の第2端子を、前記第2電位より低く且つ当該第2電位との電位差が前記第1電位と当該第2電位との電位差より大きい第3電位を有する電源端子に接続することによって前記電力回収を行い、前記電極と前記第1電位を有する前記電源ラインとの接続に先立って、充電状態の前記容量素子の第1端子を前記電極に接続した状態で、当該第1端子の電位が前記第1電位よりも高くなるように前記第2端子をバイアスすることによって前記充電を行うものである。
【0014】
請求項2の発明の駆動方法は、前記充電に伴って前記容量素子の端子間電圧が低下するように当該容量素子のキャパシタンスを選定するものである。
【0015】
請求項3の発明の駆動方法は、前記充電の終了後に前記第1端子に電源端子から電流を供給して当該第1端子の電位を前記第2電位にするものである。
【0016】
請求項4の発明の駆動方法において、前記電極は、行単位のアドレッシングに際して各列におけるガス放電の有無を設定するためのデータ電極である。
請求項5の発明の駆動方法は、前記画面を行方向に複数の領域に区画し、当該各領域毎に前記開閉回路及び前記容量素子を設けるものである。
【0017】
請求項6の発明の駆動方法において、前記電極は、交番極性の電圧印加によって点灯状態を維持するための維持電極である。
【0018】
【発明の実施の形態】
図1は本発明に係るプラズマ表示装置100の構成図である。
プラズマ表示装置100は、フラット型カラー表示デバイスであるAC型のPDP1と、m列n行の画面(スクリーン)を構成する縦横に並んだセルCを選択的に点灯させるための駆動ユニット80とから構成されており、壁掛け式テレビジョン受像機、コンピュータシステムのモニターなどとして利用される。
【0019】
例示のPDP1は、対をなす第1及び第2の主電極X,Yが平行配置され、各セルCにおいて主電極X,Yと第3の電極としてのアドレス電極Aとが交差する“3電極面放電構造”のPDPである。主電極X,Yはともに画面の行方向(水平方向)に延び、一方の主電極Yはアドレッシングに際して行単位にセルCを選択するためのスキャン電極として用いられる。アドレス電極Aは列方向(垂直方向)に延びており、列単位にセルCを選択するためのデータ電極として用いられる。基板面のうちの主電極群とアドレス電極群とが交差する範囲が画面(すなわち表示領域)となる。
【0020】
駆動ユニット80は、スキャンコントローラ81、共通ドライバコントローラ82、データ処理回路83、電源回路84、X共通ドライバ85、スキャンドライバ86、Y共通ドライバ87、及びアドレスドライバ89を有している。駆動ユニット80には、TVチューナ、コンピュータなどの外部装置からR,G,Bの各色の輝度レベル(階調レベル)を示す画素単位のフィールドデータDFが各種の同期信号とともに入力される。なお、駆動ユニット80はPDP1の背面側に配置され、各ドライバと電極とが図示しないフレキシブルケーブルで電気的に接続される。
【0021】
フィールドデータDFは、データ処理回路83におけるフレームメモリ830に一旦格納された後、後述のようにフィールドを所定数のサブフィールドに分割して階調表示を行うためのサブフィールドデータDsfに変換される。サブフィールドデータDsfはフレームメモリ830に格納され、適時にアドレスドライバ89に転送される。サブフィールドデータDsfの各ビットの値は、サブフィールドにおけるセルの点灯の要否を示す情報、厳密にはアドレス放電の要否を示す情報である。
【0022】
X共通ドライバ85は画面全体又は画面を分割した各区画に対応する複数の主電極Xに一括に駆動電圧を印加する。主電極Xの電気的な共通化は図示のようなパネル上の配線に限られず、X共通ドライバ85の内部配線、又は接続用ケーブル上での配線により行うことができる。スキャンドライバ86はアドレッシングにおいて各主電極Yに個別に駆動電圧を印加する。Y共通ドライバ87は点灯維持に際して画面全体又は画面を分割した各区画に対応する複数の主電極Yに一括に駆動電圧を印加する。また、アドレスドライバ回路89はサブフィールドデータDsfに応じて計m本のアドレス電極Aに選択的に駆動電圧を印加する。これらドライバには電源回路85から図示しない配線導体(電源ライン、接地ライン)を介して所定の電力が供給される。共通ドライバコントローラ82には、X共通ドライバ85及びY共通ドライバ87に与える制御信号のタイミングを規定するデータを記憶した波形ROM820が設けられている。
【0023】
図2はPDP1の内部構造を示す斜視図である。
PDP1では、前面側基板構体の基材であるガラス基板11の内面に、行毎に一対ずつ主電極X,Yが配列されている。行は画面における水平方向のセル列である。主電極X,Yは、それぞれが透明導電膜41と金属膜(バス導体)42とからなり、低融点ガラスからなる厚さ30μm程度の誘電体層17で被覆されている。誘電体層17の表面にはマグネシア(MgO)からなる厚さ数千オングストロームの保護膜18が設けられている。アドレス電極Aは、背面側基板構体の基材であるガラス基板21の内面に配列されており、厚さ10μm程度の誘電体層24によって被覆されている。誘電体層24の上には、高さ150μmの平面視直線帯状の隔壁29が各アドレス電極Aの間に1つずつ設けられている。これらの隔壁29によって放電空間30が行方向にサブピクセル(単位発光領域)毎に区画され、且つ放電空間30の間隙寸法が規定されている。そして、アドレス電極Aの上方及び隔壁29の側面を含めて背面側の内面を被覆するように、カラー表示のためのR,G,Bの3色の蛍光体層28R,28G,28Bが設けられている。放電空間30には主成分のネオンにキセノンを混合した放電ガスが充填されており、蛍光体層28R,28G,28Bは放電時にキセノンが放つ紫外線によって局部的に励起されて発光する。表示の1ピクセル(画素)は行方向に並ぶ3個のサブピクセルで構成される。各サブピクセル内の構造体がセル(表示素子)Cである。隔壁29の配置パターンがストライプパターンであることから、放電空間30のうちの各列に対応した部分は全ての行Lに跨がって列方向に連続している。
【0024】
以下、プラズマ表示装置100におけるPDP1の駆動方法を説明する。最初に階調表示及び駆動シーケンスの概要を説明し、その後に本発明に特有の回路構成及び制御を詳述する。
【0025】
図3はフィールド構成と駆動シーケンスの概要とを示す図である。
例えばテレビジョン映像の表示においては、2値の点灯制御によって階調再現を行うために、入力画像である時系列の各フィールドf(符号の添字は表示順位を表す)を例えば8個のサブフレームsf1,sf2,sf3,sf4,sf5,sf6,sf7,sf8に分割する。言い換えれば、フレームFを構成する各フィールドfを8個のサブフレームsf1〜sf8の集合に置き換える。ただし、コンピュータ出力などのノンインタレース形式の画像を再生する場合には、各フレームを8分割する。そして、これらサブフィールドsf1〜sf8における輝度の相対比率が1:2:4:8:16:32:64:128となるように重み付けをして各サブフィールドsf1〜sf8のサステイン放電回数を設定する。サブフィールド単位の点灯/非点灯の組合せでRGBの各色毎に256段階の輝度設定を行うことができるので、表示可能な色の数は2563 となる。なお、サブフィールドsf1〜sf8を輝度の重みの順に表示する必要はない。例えば重みの大きいサブフィールドsf8を表示期間の中間に配置するといった最適化を行うことができる。
【0026】
各サブフィールドsf1〜sf8に割り当てるサブフィールド期間Tsfは、帯電分布を均一化するアドレッシング準備期間TR、表示内容に応じた帯電分布を形成するアドレス期間TA、及び階調レベルに応じた輝度を確保するために点灯状態を維持するサステイン期間TSからなる。これらのうち、サステイン期間TSにおける主電極X,Yの制御、及びアドレス期間TAにおけるアドレス電極Aの制御が本発明の実施に好適である。各サブフィールド期間Tsfにおいて、アドレッシング準備期間TR及びアドレス期間TAの長さは輝度の重みに係わらず一定であるが、サステイン期間TSの長さは輝度の重みが大きいほど長い。つまり、1つのフィールドfに対応する8つのサブフィールド期間Tsfの長さは互いに異なる。
【0027】
アドレッシング準備期間TRにおいては、主電極Xに正極性の電圧パルスPrを印加する第1過程と、主電極Xに正極性の電圧パルスPrxを印加し且つ主電極Yに負極性の電圧パルスPryを印加する第2過程とによって、1つ前のサブフィールドにおいて点灯した“前回点灯セル”及び点灯しなかった“前回非点灯セル”に所定の極性の壁電荷が形成される。なお、第1過程ではアドレス電極Aを50〜120V程度の正電位にバイアスし、アドレス電極Aと主電極Xとの間の不要の放電を防止する。第2過程に続いて、帯電の均一性を高めるため、主電極Yに正極性の電圧パルスPrsを印加して全てのセルで面放電を生じさせる。この面放電によって帯電極性は反転する。その後、電荷の消失を避けるため、主電極Yの電位を所定値まで緩やかに低減させる。
【0028】
アドレス期間TAにおいては、1行ずつ順に各行を選択し、該当する主電極Yに負極性のスキャンパルスPyを印加する。行の選択と同時に、非点灯とすべきセル(今回非点灯セル)に対応したアドレス電極Aに対して正極性のアドレスパルスPaを印加する。選択された行におけるアドレスパルスPaの印加されたセルでは、主電極Yとアドレス電極Aとの間で対向放電が起こって誘電体層17の壁電荷が消失する。アドレスパルスPaの印加時点では主電極Xの近傍には正極性の壁電荷が存在するので、その壁電圧でアドレスパルスPaが打ち消され、主電極Xとアドレス電極Aとの間では放電は起きない。このような消去アドレッシングは、書込みアドレッシングとは違って電荷の再形成が不要であるので、高速化に適している。
【0029】
サステイン期間TSにおいては、不要の放電を防止するために全てのアドレス電極Aを正極性の電位にバイアスし、最初に全ての主電極Xに正極性のサステインパルスPsを印加する。その後、主電極Yと主電極Xとに対して交互にサステインパルスPsを印加する。本実施形態では、最終のサステインパルスPsは主電極Yに印加される。サステインパルスPsの印加によって、アドレス期間TAにおいて壁電荷の残されたセル(今回点灯セル)で面放電が生じる。
【0030】
図4は点灯維持動作に係わる駆動回路構成の概略図である。
サステイン期間TSにおいては、主電極Yの集合である電極群YGがスキャンドライバ86を介してY共通ドライバ87と接続される。Y共通ドライバ87は電力回収回路150を含んでいる。主電極Xの集合である電極群XGは上述のようにX共通ドライバ85によって駆動される。X共通ドライバ85も電力回収回路150を含んでいる。Y共通ドライバ87の基本的な回路構成はX共通ドライバ85と同一であるので、以下では一方の構成のみについて説明する。
【0031】
図5は本発明に係る回路構成の第1例を示す図である。
X共通ドライバ85は、電極群XGにサステインパルスPsを印加するための一対のスイッチング素子Q1,Q2、逆流防止用のダイオードD1,D2、及び本発明に特有の電力回収回路150からなる。スイッチング素子Q1,Q2及び電力回収回路150の動作は、上述の共通ドライバコントローラ82からのスイッチング信号S1,S2,S3,S4によって制御される。パルス印加に係わる基本動作は次のとおりである。スイッチング素子Q1をオンすると、点灯維持電圧Vsに相当する電位v1の電源ライン51からスイッチング素子Q1とダイオードD1とを通って電極群XGに容量充電電流が流れる。充電の速度は、電流路の寄生インピーダンス(抵抗成分とインダクタンス成分の直列合成値)Z1と主電極間の静電容量Cxyとに依存する。寄生インピーダンスZ1は回路配線と電極のパターンにより決まり、通常は無視できない値である。このとき、電極群YGは接地ライン(GND)52と接続されており、実効電圧が上昇してガス放電が生じると、電源ライン51から接地ライン52へ発光電流が流れる。一方、電極群YGが電源ライン51と接続されるとき、すなわち電極群YGにサステインパルスPsを印加するときには、スイッチング素子Q2がオンされる。これにより、電極群XGからダイオードD2とスイッチング素子Q2とを通って接地ライン52に発光電流が流れる。このようなパルス印加に際して、静電容量Cxyの充電に費やした電力を再利用するために電力回収回路150が設けられている。
【0032】
電力回収回路150は、キャパシタC1と2個のスイッチング素子Q3,Q4からなるチャージポンプ回路である。キャパシタC1の一方の端子p2は電極群XGと接続され、他方の端子p1はスイッチング素子Q3,Q4に接続されている。スイッチング素子Q3は端子p1と設定電位v2の電源端子との導通を制御するために設けられ、スイッチング素子Q4は端子p1と設定電位v3の電源端子との導通を制御するために設けられている。設定電位v3は、電源ライン51の電位v1と反対極性であり、接地電位との電位差が接地ライン52と電源ライン51との電位差より大きい値に選定される。設定電位v3と接地電位との電位差が大きいほどセルの充電が高速になる。例示では、設定電位v3と接地電位との電位差が点灯維持電圧Vsの2倍とされている。設定電位v2は、充電状態(電力回収状態)のキャパシタC1の端子p2を電位v1より高い電位にバイアスできるように選定される。ここでいう“高い”とは接地ラインとの電位差が大きいことを意味する。例示では、設定電位v2は接地電位とされている。
【0033】
図6は図5に対応した駆動のタイミングを示す波形図である。ここでは、キャパシタC1のキャパシタンスが、主電極間の静電容量Cxyの1.5倍程度の比較的に小さい値に選定されているものとする。
【0034】
まず、スイッチング素子Q2,Q4がオンであり、キャパシタC1には十分な電荷が蓄積されてキャパシタC1の端子間電圧が2Vsになっている状態を想定する。この状態でスイッチング素子Q2,Q4をオフした後に、スイッチング素子Q3をオンすると、キャパシタC1の端子p1の電位はv3(−2Vs)から接地電位(0ボルト)に上昇して固定される。スイッチング素子のオン抵抗が十分に小さく、高速のスイッチングが行われるならば、端子p2の電位も同時に2Vsだけ上昇する。このときキャパシタClからインピーダンスZ1を経由して静電容量Cxyに電流が流れ、主電極X上の点p3の電位は2×Vs+Vαに相当する電位に向けて上昇する。VαはインピーダンスZ1中のインダクタンス成分により決まり、Vsより十分に小さい(Vs≫Vα)。この上昇速度はキャパシタC1、静電容量Cxy、インピーダンスZ1、及び端子p2の電位によって決まる。静電容量Cxyに対してキャパシタC1のキャパシタンスが十分に大きく、インピーダンスZ1中のインダクタンス成分が小さいとすると、キャパシタC1から静電容量Cxyへの充電に際して端子p2の電位はほとんど変化せず、時定数τはCxy×Z1となる。
【0035】
ここで、仮に設定電位v3が点灯維持電圧Vsの1倍に相当する値、すなわち電極群XGのバイアスの目標電位と同値であったとすると、キャパシタC1のキャパシタンスが十分に大きい場合でも、スイッチング素子Q3をオンにした後、時間τが経過しても点p3の電位は0.63×Vsに相当する値までしか達せず、時間3τが経過しても0.95×Vsに相当する値までしか達しない。すなわち従来と比べて立ち上がりの遅い駆動波形となってしまう。
【0036】
これに対して、本発明では、設定電位v3を接地ライン52との電位差が点灯維持電圧Vsより大きくなるように設定するので(例示は2倍)、立ち上がりの速い駆動波形となる。また、キャパシタC1のキャパシタンスが1.5×Cxyであるので、キャパシタC1から静電容量Cxyへの充電に際して端子p2の電位はVs/2に相当する分だけ下がって1.5×Vsに相当する値になる。したがって、Vsに相当する電位よりも高い電位に向けての電圧変化であり電圧Vsにはより速い時間で到達できる。1.5×Vsへ向けて点p3の電位は上昇し、1.1×τの経過時点で点p3の電位がVsまで達する。さらに本発明では、点p3の電位がVsに達するタイミングに合わせてスイッチング素子Q3のオフとスイッチング素子Q1のオンとを行う。スイッチング素子Q3をオフにすると端子p1はフローテイングとなる。このときキャパシタC1にはまだ電荷が残っているので、端子p1の電位は端子p2に対しVs/2分だけ低い値(−Vs/2)になる。このとき、スイッチング素子Q1をオンにすることで、点p3の電位をVsに相当する値に保持する。点p3の電位が所定の放電開始電圧に達してから時間Tdだけ遅れて主電極間でガス放電が起こる。発光電流は電源ライン51から供給される。
【0037】
ガス放電が起こった後、スイッチング素子Q1をオフし、続いてスイッチング素子Q4をオンすると端子p1の電位はv3(−2Vs)に固定され、端子p2の電位も同時に2Vs−Vs/2だけ降下して−Vs/2に達する。このとき、静電容量CxyからインピーダンスZ1を経由して、キャパシタC1に電流が放出され、点p3の電位は−Vs/2に向けて降下する。
【0038】
上述の立ち上がりと同様に立ち下がり時間は1.1×τである。点p3の電位が接地電位に達した時点でスイッチング素子Q2をオンして点p3を接地電位に固定する。点p3が接地電位に達した時点において、静電容量Cxyに充電されていた電荷は全てキャパシタC1に回収されていることになる。
【0039】
以上の動作において、C1≫Cxyの場合には、静電容量Cxyの充電はより高速に行えるが、充電に費やした電荷を回収するときには、キャパシタC1の端子間電圧が2Vsのままであり、端子p2の電位は接地電位になるため、静電容量CxyからキャパシタC1への電荷放出は遅くなる。このため本発明ではキャパシタC1のキャパシタンスは静電容量Cxyよりも大きくかつ、近い値に選定する。なお、Y共通ドライバ87については、X共通ドライバ85と位相が180度ずれたタイミングでスイッチング素子Q1〜Q4のオンオフが行われる。
【0040】
図7は本発明に係る回路構成の第2例を示す図である。
例示のX共通ドライバ85bの基本構成は、上述した図5のX共通ドライバ85と同様であり、電力回収回路の構成に差異がある。X共通ドライバ85bの電力回収回路150bは、キャパシタC1に電荷を充電するためスイッチング素子Q5及び逆流防止用ダイオードD5を有している。スイッチング素子Q5はキャパシタC1の端子p2と設定電位v4の電源端子との間の電流路を開閉する。
【0041】
図8は図7に対応した駆動のタイミングを示す波形図である。
図8においても図5,図6の例と同様に、設定電位v2を接地電位とし、設定電位v3を−2Vsに相当する値とし、キャパシタC1のキャパシタンスを1.5×Cxyとする。また、設定電位v4を接地電位とする。
【0042】
まず、スイッチング素子Q2,Q4がオンであり、キャパシタC1には十分な電荷が蓄積されてキャパシタC1の端子間電圧が2Vsになっている状態を想定する。図6で説明したとおり、キャパシタC1から静電容量Cxyへの電荷の充電と、静電容量CxyからキャパシタC1への電荷放出(回収)を行う。その電荷移動において、実際にはインピーダンスZ1などで電流が消費され、キャパシタC1から充電のために流れ出て行った電荷量よりも回収される電荷量が少なくなる。すなわち、スイッチング素子Q4をオンにしたとき、静電容量CxyからキャパシタClへ電荷が回収された後、点p3の電位は接地電位よりもVdだけ低い電位になる。そこで、本例では、スイッチング素子Q4をオンにした後、点p3の電位が接地電位に達するタイミングにおいて、スイッチング素子Q5をオンすることによって、設定電位v4(0ボルト)の電源端子から電流を供給し、消費された電流分を補充して点p3の電位をVdだけ上昇させ接地電位になるようにする。
【0043】
図9は本発明に係る回路構成の第3例を示す図である。
図9の例は、図5の電力回収回路150をアドレスドライバ89に適用したものである。アドレスドライバ89では、データ処理回路83(図1参照)からのサブフィールドデータDsf及び制御信号に従ってデータコントロール回路891がスイッチング素子Qi1,Qi2(i=1〜m)をオンオフ制御し、それによってアドレス電極Aiがアドレス電圧Vaに相当する電位v1又は接地電位に制御される。なお、データコントロール回路891及びスイッチング素子Qi1,Qi2はアドレスドライバLSIとして集積化されている。
【0044】
図10は図9に対応した駆動のタイミングを示す波形図である。
この例では、アドレス電極A1,A2に0または1のデータが入力され、その他のアドレス電極A3〜Amは0固定とする。アドレス電極A1とアドレス電極A2のデータが異なるときのみ電極間容量(セル容量)Caaが発生する。
【0045】
図9においても図5、図7で示したと同様に、回路配線、電極パターンで決まるインピーダンスZ2が電流経路中に存在する。電源側から見た場合、このインピーダンスZ2も静電容量Caaと同様に表示内容(入力データ)によって変化し、静電容量Caaが発生する電極にのみインピーダンスZ2が発生するという関係となる。
【0046】
図10のようにサブフィールドデータDsfが入力され、A1=A2=0からA1=1,A2=0へと変化する場合、アドレスドライバLSIのスイッチング素子Q11がオンすると同時に電力回収回路150のスイッチング素子Q2を一時的にオンする。また、A1=0,A2=0へと変化する前にスイッチング素子Q3を一時的にオンする。上述の動作と同様に、キャパシタC1からアドレス電極A1,A2間の静電容量Caaへの充電によりアドレス電極A1は電位v1になり、静電容量CaaからキャパシタC1へ電荷放出により接地電位に戻る。
【0047】
スイッチング素子Qi1,Qi2が例えばFETの場合、逆方向の寄生ダイオードを内臓しているため、スイッチング素子Q3をオンしたときスイッチング素子Q11がオフであっても、静電容量Caaからアドレス電極A1及びこの寄生ダイオード経由でキャパシタC1へ電荷を戻すことができる。次のタイミングでアドレス電極A1,A2がともに0となる時は、静電容量Caaは発生しないので電流の移動は無い。さらにA1=0,A2=1となる時は、同様に容量充放電電流が流れる。ここで放電電流は電位v1の電源から供給される。
【0048】
図11は本発明に係る回路構成の第4例を示す図である。
図11の例は、図7の電力回収回路150bをアドレスドライバ89bに適用し、ダイオードD1,D2の間にダイオードD3,D4を設けたものである。
【0049】
上述のようにスイッチング素子Qi1,Qi2の寄生ダイオードを電流路に利用した場合、リカバリータイム(応答速度)が遅いので、この寄生ダイオード経由でキャパシタC1へ電荷を戻そうとしても、所定時間内に電荷を十分回収できない。そこで、本発明では、接地ライン(GND)へ直接接続せずにアドレスドライバLSIの接地側電源端子(VDL)をスイッチング素子Q2経由で接地ラインへ接続し、スイッチング素子Q2がオフのとき、接地側電源端子を経由して静電容量CaaからキャパシタC1へ電荷を戻す構成とした。
【0050】
図12は図11に対応した駆動のタイミングを示す波形図である。
図12において、スイッチング素子Q3,Q4,Q1の制御の位相をスイッチング素子Qi1,Qi2の位相に対し時間Td2だけ遅らせる。これによりアドレス電極A1,A2の波形も時間Td2だけ遅れることになる。図中の時間Td2の期間でスイッチング素子Q12とスイッチング素子Q4が同時にオンとなっており、静電容量Caaのから接地側電源端子経由でキャパシタC1へ電荷を回収することができる。
【0051】
図13は本発明に係る回路構成の第5例を示す図である。
図13の例は、図7の電力回収回路150bとスキャンドライバ86との接続例である。アドレス期間TAにおいて、シフトレジスタ回路871はスイッチング素子Qj1,Qj2(j=1〜n)を制御して主電極Yjを順に電源VDHに接続する。サステイン期間TSにおいて、シフトレジスタ回路871はスイッチング素子Qj1,Qj2をオフし、主電極Yjをアドレッシング用の電源から切り離す。キャパシタC1の一方の端子p2は、ダイオードD3,D4及びダイオードDj1,Dj2によって双方向の電荷移動が可能に各主電極Yjと接続されている。
【0052】
図14は本発明に係る回路構成の第6例を示す図である。
アドレス電極A1〜Amを複数のグループに分け、グループ毎にアドレスドライバLSIと電力回収回路150b(又は150)を設けることができる。これによれば、電力回収回路1個当たりのアドレス電極間静電容量の和を小さくすることができ、容量充放電の速度を早めることができる。
【0053】
以上の各例の他の実施形態としては、図5又は図7のX共通ドライバ及びY共通ドライバを持ち、図9又は図11のアドレスドライバを有し、これらのドライバの制御のための波形ROMを有する駆動ユニットがある。
【0054】
【発明の効果】
請求項1乃至請求項6の発明によれば、電力回収効率の安定化を図ることができるとともに、インダクタを用いずに高速に電極の電位を推移させることができる。さらに複数のセルに対する電圧印加のパターンに係わらず電力回収を行って消費電力を低減することができるので、例えばアドレッシングにおけるデータ電極間の静電容量についての電力回収を実現し、消費電力の大幅な低減を図ることができる。
【図面の簡単な説明】
【図1】本発明に係るプラズマ表示装置の構成図である。
【図2】PDPの内部構造を示す斜視図である。
【図3】フィールド構成と駆動シーケンスの概要とを示す図である。
【図4】点灯維持動作に係わる駆動回路構成の概略図である。
【図5】本発明に係る回路構成の第1例を示す図である。
【図6】図5に対応した駆動のタイミングを示す波形図である。
【図7】本発明に係る回路構成の第2例を示す図である。
【図8】図7に対応した駆動のタイミングを示す波形図である。
【図9】本発明に係る回路構成の第3例を示す図である。
【図10】図9に対応した駆動のタイミングを示す波形図である。
【図11】本発明に係る回路構成の第4例を示す図である。
【図12】図11に対応した駆動のタイミングを示す波形図である。
【図13】本発明に係る回路構成の第5例を示す図である。
【図14】本発明に係る回路構成の第6例を示す図である。
【図15】従来の駆動装置の要部の回路図である。
【図16】従来の駆動方法の信号波形図である。
【符号の説明】
1 PDP(プラズマディスプレイパネル)
ES 画面
C セル
X,Y 主電極(維持電極)
A アドレス電極(データ電極)
Q1,Q2 スイッチング素子(開閉回路の構成要素)
C1 キャパシタ(電力回収用の容量素子)
p2 第1端子
p1 第2端子
v3 電位
Claims (6)
- 画面を構成するセルでガス放電を生じさせるための電極と第1電位を有する電源ラインとの間及び前記電極と前記第1電位よりも低い第2電位を有する電源ラインとの間にそれぞれ開閉回路を設け、これら開閉回路の開閉によってガス放電を制御し、前記電極と前記第1電位を有する電源ラインとの接続に先立って電力回収用の容量素子から前記セルへ電荷を移動させる充電を行い、前記電極と前記第2電位を有する電源ラインとの接続に先立って前記セルから前記容量素子へ電荷を移動させる電力回収を行うプラズマディスプレイパネルの駆動方法であって、
前記電極と前記第2電位を有する前記電源ラインとの接続に先立って、前記容量素子の第1端子を前記電極に接続した状態で、当該容量素子の第2端子を、前記第2電位より低く且つ当該第2電位との電位差が前記第1電位と当該第2電位との電位差より大きい第3電位を有する電源端子に接続することによって前記電力回収を行い、
前記電極と前記第1電位を有する前記電源ラインとの接続に先立って、充電状態の前記容量素子の第1端子を前記電極に接続した状態で、当該第1端子の電位が前記第1電位よりも高くなるように前記第2端子をバイアスすることによって前記充電を行う
ことを特徴とするプラズマディスプレイパネルの駆動方法。 - 前記充電に伴って前記容量素子の端子間電圧が低下するように当該容量素子のキャパシタンスを選定する
請求項1記載のプラズマディスプレイパネルの駆動方法。 - 前記充電の終了後に前記第1端子に電源端子から電流を供給して当該第1端子の電位を前記第2電位にする
請求項2記載のプラズマディスプレイパネルの駆動方法。 - 前記電極は、行単位のアドレッシングに際して各列におけるガス放電の有無を設定するためのデータ電極である
請求項1乃至請求項3のいずれかに記載のプラズマディスプレイパネルの駆動方法。 - 前記画面を行方向に複数の領域に区画し、当該各領域毎に前記開閉回路及び前記容量素子を設ける
請求項4記載のプラズマディスプレイパネルの駆動方法。 - 前記電極は、交番極性の電圧印加によって点灯状態を維持するための維持電極である
請求項1乃至請求項3のいずれかに記載のプラズマディスプレイパネルの駆動方法。
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