JPH09160522A

JPH09160522A - Ａｃ型ｐｄｐの駆動方法及びプラズマ表示装置

Info

Publication number: JPH09160522A
Application number: JP7314272A
Authority: JP
Inventors: Nobuyoshi Kondo; 信義近藤; Tan Niyan Guen; タンニヤングェン
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-12-01
Filing date: 1995-12-01
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】減衰振動電圧の印加による残留電荷の消去のた
めの回路構成を簡単化することを目的とする。【解決手段】ＡＣ型ＰＤＰによる表示に際して、第１及
び第２の電極Ｘ，Ｙの間でサステイン放電を生じさせる
サステイン期間の直後に、残留電荷を消去するためのイ
レース期間を設け、イレース期間において、第１の電極
Ｘと第２の電極Ｙとをこれらに駆動電圧を印加するため
の駆動回路から電気的に切り離し、第１の電極Ｘと第２
の電極Ｙとを、インダクタ１６１を介して電気的に接続
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＣ型ＰＤＰ（Pl
asma Display Panel：プラズマディスプレイパネル）の
駆動方法、及びＡＣ型ＰＤＰによって画面表示を行うプ
ラズマ表示装置に関する。ＰＤＰは、テレビジョンに適
合する高速表示が可能な自己発光型の薄型表示デバイス
である。特に面放電形式のＡＣ型カラーＰＤＰは、コン
ピュータの画面出力などに利用されており、ＨＤＴＶ用
の大画面の実現手段として注目されている。

【０００２】表示素子であるセルの集合によって画面が
構成されるマトリクス表示方式のＰＤＰにおいて、セル
の点灯状態の維持（サステイン）にメモリ効果が利用さ
れている。ＡＣ型ＰＤＰは、主放電のための電極を誘電
体で被覆することにより構造的にメモリ機能を有するよ
うに構成されている。ＡＣ型ＰＤＰによる表示に際して
は、表示内容に応じて点灯（発光）すべきセルのみに壁
電荷を蓄積させておき、例えば全てのセルに対して共通
に交番極性のサステイン電圧（サステインパルス）を印
加する。サステイン電圧は電極間の放電開始電圧より低
い値とする。壁電荷の存在するセルでは、壁電圧がサス
テイン電圧に重畳するので、セルに加わる実効電圧（セ
ル電圧）が放電開始電圧を越えて放電が生じる。放電に
よって壁電荷が一旦消失した後、以前と逆の極性の壁電
荷が蓄積する。したがって、サステイン電圧の印加毎に
放電が生じる。サステイン電圧の印加周期を短くすれ
ば、見かけの上で連続的な点灯状態が得られる。

【０００３】

【従来の技術】表示内容を変更するには、アドレッシン
グに先立って、残留電極（壁電荷及び放電空間中の浮遊
電荷）を消去する必要がある。

【０００４】従来において、不要の電荷を消去する方法
として、パルス幅がサステインパルスより短く且つ波高
値が漸減する消去パルスを、サステイン電極対の一方の
電極と他方の電極とに１パルスずつ交互に印加する方法
が提案されている（特公昭５４−４１１７５号）。電極
間の電圧波形は減衰振動波形となる。

【０００５】最初の消去パルスにより残留電荷の存在す
るセルで消去放電が生じ、壁電荷の全部又は一部が消失
する。消去パルスのパルス幅が短いので、静電吸引によ
る新たな壁電荷の蓄積はほとんど生じない。その後、電
荷の残留量が比較的に多いセルでは、第２番目以降の消
去パルスによっても消去放電が生じる。残留電荷が減少
すると、消去パルスを印加しても消去放電は生じない。
ただし、各セルでは消去パルスの印加毎に電界方向が反
転することから、往復移動によって浮遊電荷の中和が促
進される。電界強度の減衰にともなって電離の発生確率
が減少し、全体的にみて残留電荷が消失する。

【０００６】

【発明が解決しようとする課題】上述のように減衰振動
電圧をセルに印加する消去方法は、壁電荷の残留量にバ
ラツキが比較的に顕著であっても、壁電荷を十分に消去
することができる。また、浮遊電荷を積極的に消去して
新たな壁電荷の蓄積を防止することができる。これらの
ことから、表示画面の全域を一様に初期化し、その後の
誤表示を避けることができる。

【０００７】しかし、従来の消去方法においては、波高
値が漸減する高周波パルス（消去パルス）を発生させる
必要があるので、駆動系の回路構成が複雑になるという
問題があった。

【０００８】本発明は、減衰振動電圧の印加による残留
電荷の消去のための回路構成を簡単化することを目的と
している。

【０００９】

【課題を解決するための手段】請求項１の発明の駆動方
法は、ＡＣ型ＰＤＰによる表示に際して、第１及び第２
の電極の間でサステイン放電を生じさせるサステイン期
間の直後に、残留電荷を消去するためのイレース期間を
設け、前記イレース期間において、前記第１の電極と第
２の電極とをこれらに駆動電圧を印加するための駆動回
路から電気的に切り離し、前記第１の電極と第２の電極
とを、インダクタを介して電気的に接続するものであ
る。

【００１０】請求項２の発明の駆動方法は、前記イレー
ス期間において、前記サステイン放電を生じさせるため
の電圧の印加周期より短い周期の共振を生じさせるもの
である。

【００１１】請求項３の発明の装置は、主放電のための
第１及び第２の電極が放電空間に対して誘電体層で被覆
されたＡＣ型ＰＤＰと、表示内容に応じて前記ＡＣ型Ｐ
ＤＰに対して駆動電圧を印加する駆動ユニットとからな
るプラズマ表示装置であって、前記駆動ユニットが、前
記駆動電圧を発生する電圧源と、前記第１の電極を前記
電圧源から切り離すことが可能な第１の駆動回路と、前
記第２の電極を前記電圧源から切り離すことが可能な第
２の駆動回路と、インダクタとスイッチング素子が直列
に接続された２端子回路であり、一端が前記第１の電極
と接続され且つ他端が前記第２の電極と接続されたイレ
ース回路と、サステイン期間の直後のイレース期間のみ
において、前記第１及び第２の電極を前記電圧源から電
気的に切り離すとともに、前記第１の電極と第２の電極
とを前記インダクタを介して電気的に接続するように、
前記第１及び第２の駆動回路と前記スイッチング素子と
を制御する通電路切換え制御手段とを備えた装置であ
る。

【００１２】サステイン電圧を印加する一対の電極の間
の静電容量を利用して共振を生じさせることにより、電
極間の電圧を振動させる。残留電荷の減少にともなって
電極間の電圧は減衰する。

【００１３】

【発明の実施の形態】図１は本発明を適用したプラズマ
表示装置１のブロック図である。プラズマ表示装置１
は、マトリクス形式のフルカラー表示デバイスであるＡ
Ｃ型のＰＤＰ１０と、表示画面を構成する多数のセル
（表示素子）Ｃを選択的に点灯させるための駆動ユニッ
ト１００とからなり、壁掛け式テレビジョン受像機など
として利用される。

【００１４】ＰＤＰ１０は、放電形式による分類では、
主放電を生じさせるための一対のサステイン電極Ｘ，Ｙ
が平行配置された面放電型である。セルＣは、サステイ
ン電極Ｘ，Ｙとアドレス電極Ａとからなる電極マトリク
スの交点に形成されている。

【００１５】駆動ユニット１００は、サステイン電極Ｘ
に対して所定の駆動電圧を印加するためのＸドライバ１
１０、サステイン電極Ｙに対して所定の駆動電圧を印加
するためのＹドライバ１２０、アドレス電極Ａに対して
所定の駆動電圧を印加するためのアドレスドライバ１３
０、各種の駆動電圧を発生する駆動電圧源１４０、表示
制御を担うコントローラ１５０、及び減衰振動電圧の印
加によって残留電荷を消去するためのイレース回路１６
０を有している。Ｘドライバ１１０、Ｙドライバ１２０
及びイレース回路１６０は、それぞれがライン毎に１つ
ずつ設けられている。コントローラ１５０は、Ｘドライ
バ１１０に対して制御信号Ｓ１を出力し、Ｙドライバ１
２０に対して制御信号Ｓ２を出力し、イレース回路１６
０に対して制御信号Ｓ６を出力する。

【００１６】プラズマ表示装置１の組立てに際して、駆
動ユニット１００はＰＤＰ１０の背面側に配置される。
ＰＤＰ１０と駆動ユニット１００との電気的接続には、
フレキシブル配線板が用いられる。図１ではサステイン
電極Ｘ，Ｙの両方において同じ側の端部が駆動ユニット
１００と接続されているが、実際にはサステイン電極
Ｘ，Ｙの外部接続端子はラインの両端に振り分けて設け
られる。

【００１７】図２はＰＤＰ１０の内部構造を示す斜視図
である。ＰＤＰ１０では、パネル外囲器を構成する基板
対における前面側のガラス基板１１の内面に、基板面に
沿った面放電を生じさせるためのサステイン電極Ｘ，Ｙ
が、ライン毎に一対ずつ配列されている。そして、これ
らのサステイン電極Ｘ，Ｙを放電空間３０に対して被覆
するように、ＡＣ駆動のための誘電体層１７が設けられ
ている。誘電体層１７の表面には保護膜１８が蒸着され
ている。誘電体層１７及び保護膜１８はともに透光性を
有している。

【００１８】サステイン電極Ｘ，Ｙは、それぞれがＩＴ
Ｏ薄膜からなる幅の広い直線帯状の透明電極４１と金属
薄膜（Ｃｒ／Ｃｕ／Ｃｒ）からなる幅の狭い直線帯状の
バス電極４２とから構成されている。透明電極４１の幅
は１５０μｍ程度であり、バス電極４２の幅は６０μｍ
程度である。バス電極４２は、適正な導電性を確保する
ための補助電極であり、透明電極４１における面放電ギ
ャップから遠い側の端縁部に積層配置されている。この
電極構造を採用することにより、表示光の遮光を最小限
に抑えつつ、面放電領域を拡げて発光効率を高めること
ができる。

【００１９】一方、背面側のガラス基板２１の内面に
は、サステイン電極Ｘ，Ｙと直交するようにアドレス電
極Ａが配列されている。各アドレス電極Ａの間に、高さ
１５０μｍの平面視直線状の隔壁２９が１つずつ設けら
れている。これらの隔壁２９によって放電空間３０がラ
イン方向（サステイン電極Ｘ，Ｙの延長方向）にサブピ
クセル毎に区画され、且つ放電空間３０の間隙寸法が規
定されている。そして、アドレス電極Ａの上部及び隔壁
２９の側面を含めて背面側の壁面を被覆するように、カ
ラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８が設
けられている。

【００２０】マトリクス表示の１ラインには一対のサス
テイン電極Ｘ，Ｙが対応し、１列には１本のアドレス電
極Ａが対応する。そして、３列が１ピクセルに対応す
る。つまり、１ピクセルはライン方向に並ぶＲ，Ｇ，Ｂ
の３つのサブピクセルからなる。各サブピクセルは１つ
のセルＣからなる。アドレス電極Ａとサステイン電極Ｙ
との間の対向放電によって、誘電体層１７における壁電
荷の蓄積状態が制御される。サステイン電極Ｘ，Ｙに交
互にサステインパルスを印加すると、壁電荷が蓄積され
ているセルＣで面放電（主放電）が生じる。蛍光体層２
８は、面放電で生じた紫外線によって局部的に励起され
て所定色の可視光を放つ。この可視光の内、ガラス基板
１１を透過する光が表示光となる。なお、隔壁２９の配
置パターンがいわゆるストライプパターンであることか
ら、放電空間３０の内の各列に対応した部分は、全ての
ラインに跨がって列方向に連続している。

【００２１】図３はプラズマ表示装置１の要部の回路図
である。Ｘドライバ１１０は、駆動電圧源１４０のバイ
アス端子とサステイン電極Ｘとの導通制御のためのスイ
ッチング素子１１１、及び、接地端子とサステイン電極
Ｘとの導通制御のためのスイッチング素子１１２を有し
ている。同様に、Ｙドライバ１２０は、駆動電圧源１４
０のバイアス端子とサステイン電極Ｙとの導通制御のた
めのスイッチング素子１２１、及び、接地端子とサステ
イン電極Ｘとの導通制御のためのスイッチング素子１２
２を有している。イレース回路１６０は、直列に接続さ
れたインダクタ１６１とコンデンサ１６２とスイッチン
グ素子１６３とからなる２端子回路である。イレース回
路１６０の一方の端子はサステイン電極Ｘと接続され、
他方の端子はサステイン電極Ｙと接続されている。

【００２２】スイッチング素子１６３がオフの状態にお
いて、例えばスイッチング素子１１１とスイッチング素
子１２２とをオンとし、スイッチング素子１１２とスイ
ッチング素子１２１とをオフとすると、サステイン電極
Ｙが接地されてサステイン電極Ｘが所定電位にバイアス
される。すなわちセルＣに対して所定の駆動電圧が印加
される。バイアス電位は、駆動電圧源１４０の出力に依
存し、表示シーケンスに従って切り換わる。誘電体層１
７の壁電荷を利用したサステイン放電を生じさせる場合
のバイアス電位は、サステイン電極Ｘ，Ｙ間の相対電圧
が面放電の開始電圧より低いサステイン電圧（Ｖｓ）と
なるように設定される。逆にサステイン電極Ｘを接地し
てサステイン電極Ｙをバイアスする場合には、スイッチ
ング素子１１２とスイッチング素子１２１とをオンと
し、スイッチング素子１１１とスイッチング素子１２２
とをオフとする。なお、便宜的に、サステイン電極Ｘを
バイアスすることを「サステイン電極Ｘに駆動電圧を印
加する」といい、サステイン電極Ｙをバイアスすること
を「サステイン電極Ｙに駆動電圧を印加する」というこ
とがある。

【００２３】一方、イレース回路１６０のスイッチング
素子１６３をオンにすると、サステイン電極Ｘとサステ
イン電極Ｙとが、駆動電圧源１４０を介することなく電
気的に接続される。ＰＤＰ１０は一種のコンデンサであ
るので、スイッチング素子１６３をオンにより、イレー
ス回路１６０とＰＤＰ１０とからなる通電ループ８０が
形成される。サステイン電極Ｘ又はサステイン電極Ｙに
駆動電圧を印加している状態で、スイッチング素子１６
３をオフからオンに切り換え、同時にスイッチング素子
１１１，１１２，１２１，１２２をオフにしてサステイ
ン電極Ｘ，Ｙを駆動電圧源１４０から切り離すと、サス
テイン電極Ｘ，Ｙ間での電荷の充放電において共振が生
じる。共振周波数ｆ₀は次式で与えられる。

【００２４】通電ループ８０は駆動電圧源１４０から切り離されてい
るので、共振の開始から時間の経過にともなって通電ル
ープ８０内の電荷エネルギーは漸減する。このため、サ
ステイン電極Ｘ，Ｙ間の相対電圧は減衰振動電圧とな
る。

【００２５】次に、ＰＤＰ１０の駆動方法について説明
する。図４はフィールドｆの構成図であり、図５はアド
レス期間及びサステイン期間における印加電圧の波形図
である。図６は図３の各部の動作を示す図である。

【００２６】ＰＤＰ１による表示に際しては、画面（１
フレーム）に例えば１つのフィールドｆを対応づける。
２５６階調表示を行う場合には、１つのフィールドｆを
８つのサブフィールドｓｆに分割する。各サブフィール
ドｓｆを、アドレス期間ＴＡ、サステイン期間ＴＳ、及
びイレース期間ＴＥに区分する。そして、各サブフィー
ルドｓｆにおける輝度の相対比率が１：２：４：８：１
６：３２：６４：１２８となるように重み付けをして、
各サブフィールドｓｆのサステイン期間ＴＳにおける発
光回数を設定する。各サブフィールドｓｆは、１つの階
調レベルの画面表示期間である。なお、テレビジョンの
ようにインタレース形式で走査された画面を再生する場
合には、１画面（１フレーム）を表示するために２つの
フィールドｆを用いる。

【００２７】アドレス期間ＴＡは、ライン順次のアドレ
ッシングを行う期間である。サステイン電極Ｘを接地電
位に対して正電位Ｖａｘ（例えば＋５０ボルト）にバイ
アスし、全てのサステイン電極Ｙを負電位Ｖｓｃ（例え
ば−７０ボルト）にバイアスする。この状態で、先頭の
ラインＬから１ラインずつ順に各ラインを選択し、サス
テイン電極Ｙに負極性のスキャンパルスＰｙを印加す
る。選択されたラインのサステイン電極Ｙの電位は、一
時的に負電位Ｖｙ（例えば−１７０ボルト）にバイアス
される。ラインの選択と同時に、点灯すべきセルに対応
したアドレス電極Ａに対して波高値Ｖａ（例えば＋６０
ボルト）の正極性のアドレスパルスＰａを印加する。

【００２８】選択されたラインにおいて、アドレスパル
スＰａの印加されたセルでは、サステイン電極Ｙとアド
レス電極Ａとの間でアドレス放電が起こる。サステイン
電極ＸがアドレスパルスＰａと同極性の電位にバイアス
されているので、そのバイアスでアドレスパルスＰａが
打ち消され、サステイン電極Ｘとアドレス電極Ａとの間
では放電は起きない。また、サステイン電極Ｘのバイア
ス電位Ｖａｘは、ライン内の非選択のセルに壁電荷が蓄
積するのを防止するため、サステイン電極Ｘとサステイ
ン電極Ｙとの相対電圧が面放電開始電圧Ｖｆ_XYより低く
なるように設定されている。通常、面放電開始電圧Ｖｆ
_XYは、サステイン電極Ｙとアドレス電極Ａとの間の放電
開始電圧Ｖｆ_AYより高い。

【００２９】サステイン期間ＴＳは、階調レベルに応じ
た輝度を確保するために、アドレッシングによって設定
された点灯状態を維持する期間である。対向放電を防止
するため、全てのアドレス電極Ａを正極性の電位（例え
ばＶｓ／２）にバイアスし、最初に全てのサステイン電
極Ｙに波高値Ｖｓ（Ｖｓ＜Ｖｆ_XY）の正極性のサステイ
ンパルスＰｓを印加する。その後、サステイン電極Ｘと
サステイン電極Ｙとに対して、交互に波高値Ｖｓの正極
性のサステインパルスＰｓを印加する。

【００３０】図６のように、サステイン電極Ｙにサステ
インパルスＰｓを印加する場合にはスイッチング素子１
１２，１２１がオンされ、サステイン電極Ｘにサステイ
ンパルスＰｓを印加する場合にはスイッチング素子１１
１，１２２がオンされる。サステイン期間ＴＳでは、サ
ステインパルスＰｓの印加毎にサステイン電極Ｘ，Ｙ間
の相対電圧Ｖ_XYの極性が反転し、アドレス期間ＴＡにお
いて壁電荷の蓄積したセルＣで面放電が生じる。なお、
電荷蓄積状態の安定化のため、最初のサステインパルス
Ｐｓの印加時間を他のサステインパルスＰｓの印加時間
と比べて長めに設定する場合もある。

【００３１】サステイン期間ＴＳに続くイレース期間Ｔ
Ｅは、次のサブフィールドｓｆにおける誤表示を防止す
るために、残留電荷を消去する期間である。図６のよう
に、サステイン期間ＴＳにおける最後のサステインパル
スＰｓの印加終了と同時にイレース期間ＴＥが始まる。
イレース期間ＴＥでは、Ｘドライバ１１０及びＹドライ
バ１２０のスイッチング素子１１１，１１２，１２１，
１２２が全てオフにされ、イレース回路１６０のスイッ
チング素子１６３がオフからオンに切り換えられる。こ
れにより、上述したように、サステイン電極Ｘ，Ｙが駆
動電圧源１４０から切り離され、通電ループ８０が形成
されて共振が生じる。この結果、各セルＣに減衰振動電
圧が加わる。

【００３２】イレース期間ＴＥの初期段階では、減衰振
動電圧の振幅が比較的に大きいので、サステインパルス
Ｐｓの印加と同様に、壁電圧の重畳によるサステイン放
電が生じる。ここで、減衰振動の周期ｔｅがサステイン
パルスＰｓの印加周期ｔｓより十分に短い場合には、サ
ステイン放電が生じたとしても新たな壁電荷の蓄積は生
じない。サステイン放電が生じない場合にも、電圧Ｖ_XY
の減衰振動によってセルＣに交番電界が加わるので、放
電空間３０中の浮遊電荷の中和が促進されて残留電荷が
効率的に消去される。イレース期間ＴＥの長さとして
は、１０〜１００μｓが好ましい。

【００３３】上述の実施形態では面放電形式のＰＤＰ１
０を例示したが、本発明は一対のサステイン電極Ｘ，Ｙ
が放電空間３０を挟んで対向し且つ互いに交差するよう
に配置された対向放電形式のＰＤＰにも適用可能であ
る。サステイン電極Ｘ，Ｙ間のキャパシティＣ₀によっ
てはコンデンサ１６２を省略し、インダクタ１６１とス
イッチング素子１６３とを直結してもよい。イレーサ回
路１６０の回路定数はＰＤＰ１０の構造に応じて最適化
すればよい。アドレッシングの方法、サステインパルス
Ｐｓの極性、駆動ユニット１００の回路構成などは、図
示の例に限定されない。

【００３４】

【発明の効果】請求項１乃至請求項３の発明によれば、
減衰振動電圧の印加による残留電荷の消去のための回路
構成を簡単化することができる。

【００３５】請求項２の発明によれば、放電空間中の浮
遊電荷を迅速に消去することができる。

【図面の簡単な説明】

【図１】本発明を適用したプラズマ表示装置のブロック
図である。

【図２】ＰＤＰの内部構造を示す斜視図である。

【図３】プラズマ表示装置の要部の回路図である。

【図４】フィールドの構成図である。

【図５】アドレス期間及びサステイン期間における印加
電圧の波形図である。

【図６】図３の各部の動作を示す図である。

【符号の説明】

１プラズマ表示装置１０ＰＤＰ（ＡＣ型ＰＤＰ）１７誘電体層３０放電空間１００駆動ユニット１１０Ｘドライバ（第１の駆動回路）１２０Ｙドライバ（第２の駆動回路）１４０駆動電圧源（電圧源）１５０コントローラ（通電路切換え制御手段）１６０イレース回路１６１インダクタ１６３スイッチング素子ＴＳサステイン期間ＴＥイレース期間ｔｓ印加周期ｔｅ減衰振動の周期（共振の周期）Ｘサステイン電極（第１の電極）Ｙサステイン電極（第２の電極）

Claims

【特許請求の範囲】

【請求項１】第１及び第２の電極の間でサステイン放電
を生じさせるサステイン期間の直後に、残留電荷を消去
するためのイレース期間を設け、前記イレース期間において、前記第１の電極と第２の電極とを、これらに駆動電圧を
印加するための電圧源から電気的に切り離し、前記第１の電極と第２の電極とを、インダクタを介して
電気的に接続することを特徴とするＡＣ型ＰＤＰの駆動
方法。
【請求項２】前記イレース期間において、前記サステイ
ン放電を生じさせるための電圧の印加周期より短い周期
の共振を生じさせる請求項１記載のＡＣ型ＰＤＰの駆動
方法。
【請求項３】主放電のための第１及び第２の電極が放電
空間に対して誘電体層で被覆されたＡＣ型ＰＤＰと、表
示内容に応じて前記ＡＣ型ＰＤＰに対して駆動電圧を印
加する駆動ユニットとからなるプラズマ表示装置であっ
て、前記駆動ユニットは、前記駆動電圧を発生する電圧源と、前記第１の電極を前記電圧源から切り離すことが可能な
第１の駆動回路と、前記第２の電極を前記電圧源から切り離すことが可能な
第２の駆動回路と、インダクタとスイッチング素子が直列に接続された２端
子回路であり、一端が前記第１の電極と接続され且つ他
端が前記第２の電極と接続されたイレース回路と、サステイン期間の直後のイレース期間のみにおいて、前
記第１及び第２の電極を前記電圧源から電気的に切り離
すとともに、前記第１の電極と第２の電極とを前記イン
ダクタを介して電気的に接続するように、前記第１及び
第２の駆動回路と前記スイッチング素子とを制御する通
電路切換え制御手段と、を備えてなることを特徴とする
プラズマ表示装置。