JPH09259768A

JPH09259768A - Ａｃ型ｐｄｐ及びその駆動方法

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Publication number: JPH09259768A
Application number: JP6259796A
Authority: JP
Inventors: Hiroyuki Nakahara; 裕之中原; Tan Niyan Guen; タンニヤングェン
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-03-19
Filing date: 1996-03-19
Publication date: 1997-10-03
Anticipated expiration: 2016-03-19
Also published as: JP3591971B2

Abstract

(57)【要約】【課題】アドレッシングのための印加電圧を低くして駆
動を容易化することを目的とする。【解決手段】第１の基板１１上にマトリクス表示の行方
向に延びる第１及び第２のサステイン電極Ｘ，Ｙを有
し、放電空間３０を介して第１の基板１１と対向する第
２の基板２１上に列方向に延びる第１のアドレス電極Ａ
１を有したＡＣ型ＰＤＰにおいて、サステイン電極Ｘ，
Ｙよりも第１のアドレス電極Ａ１に近づいた第１の基板
１１上の位置に、行方向に延びる第２のアドレス電極Ａ
２を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、面放電セルを画定
する電極対を有したマトリクス表示形式のＡＣ型のＰＤ
Ｐ（プラズマディスプレイパネル）に関する。

【０００２】選択発光に壁電荷を利用するＡＣ駆動形式
のＰＤＰの内、特に面放電型ＰＤＰは蛍光体によるカラ
ー表示に適しており、ハイビジョン用の大画面表示デバ
イスとして注目されている。

【０００３】

【従来の技術】図７は従来の面放電型ＰＤＰ８０の電極
構造を示す平面図、図８は従来の面放電型ＰＤＰ８０の
内部構造を示す分解斜視図である。

【０００４】ＰＤＰ８０は、互いに平行に延びる直線状
のサステイン電極（主電極）Ｘｊ，Ｙｊからなる複数の
電極対１２ｊと、サステイン電極Ｘｊ，Ｙｊと直交する
複数の直線状のアドレス電極Ａｊとを有する。各電極対
１２ｊはマトリクス表示の１ライン（行）に対応し、各
アドレス電極Ａｊは１列に対応する。つまり、ＰＤＰ８
０のセル（表示素子）の電極構造は、電極対１２ｊとア
ドレス電極Ａｊとが交差する３電極構造である。

【０００５】図８のように、ＰＤＰ８０は、前面側のガ
ラス基板１１ｊ、サステイン電極Ｘｊ，Ｙｊ、ＡＣ駆動
のための誘電体層１７ｊ、保護膜１８ｊ、背面側のガラ
ス基板２１ｊ、アドレス電極Ａｊ、平面視直線状の隔壁
２９ｊ、及びフルカラー表示のための蛍光体層２８ｊな
どから構成されている。内部の放電空間３０ｊは、隔壁
２９ｊによってライン方向（サステイン電極Ｘｊ，Ｙｊ
の延長方向）にサブピクセルＥＵ毎に区画され、且つそ
の間隙寸法が規定されている。

【０００６】サステイン電極Ｘｊ、Ｙｊは、ガラス基板
１１ｊの内面に配列されており、それぞれが幅の広い透
明導電膜４１ｊと導電性を確保するための金属膜４２ｊ
とから構成されている。透明導電膜４１ｊは、面放電が
拡がるように金属膜４２ｊより幅の広い帯状にパターニ
ングされている。

【０００７】蛍光体層２８ｊは、サステイン電極Ｘｊ，
Ｙｊから遠ざけて面放電によるイオン衝撃を軽減するた
めに背面側のガラス基板２１ｊ上の各隔壁２９ｊの間に
設けられており、面放電で生じた紫外線によって局部的
に励起されて発光する。蛍光体層２８ｊの表層面（放電
空間と接する面）で発光した可視光の内、ガラス基板１
１ｊを透過する光が表示光となる。

【０００８】マトリクス画面のピクセル（画素）ＥＧ
は、ライン方向に並ぶ３つのサブピクセルＥＵからな
る。これら発光色（Ｒ，Ｇ，Ｂ）は互いに異なり、Ｒ，
Ｇ，Ｂの組み合わせによってカラー表示が行われる。隔
壁２９ｊの配置パターンはいわゆるストライプパターン
であり、放電空間３０ｊの内の各列に対応した部分は、
全てのラインに跨がって列方向に連続している。各列内
のサブピクセルＥＵの発光色は同一である。

【０００９】ＰＤＰ８０による表示に際しては、各サブ
ピクセルＥＵの点灯（発光）／非点灯の選択（アドレッ
シング）に、アドレス電極Ａｊと電極対１２ｊの一方の
サステイン電極Ｙｊとが用いられる。すなわち、ｎ本
（ｎはライン数）のサステイン電極Ｙｊに対して１本ず
つ順にスキャンパルスを印加することによってライン走
査が行われ、サステイン電極Ｙｊと表示内容に応じて選
択されたアドレス電極Ａｊとの間での対向放電（アドレ
ス放電）によって、ライン毎に所定の帯電状態が形成さ
れる。アドレッシングの後、サステイン電極Ｘｊとサス
テイン電極Ｙｊとに交互に所定波高値のサステインパル
スを印加すると、アドレッシングの終了時点で所定量の
壁電荷が存在したセルで面放電（サステイン放電）が生
じる。

【００１０】

【発明が解決しようとする課題】上述のようにアドレス
電極Ａｊと電極対１２ｊとが放電空間３０を挟んで対向
する構造は、アドレス電極Ａｊと電極対１２ｊとの容量
結合を防止できる利点を有する。アドレス電極Ａｊと電
極対１２ｊとが同一基板上で交差する構造では、電極間
の静電容量が比較的に大きいことから、アドレッシング
において必要以上に電流が流れる。

【００１１】しかし、ＡＣ駆動形式では、電流制限・帯
電・電極保護の上で、電極対１２ｊと放電空間３０との
間に十分に厚い（例えば３０〜４０μｍ）誘電体層１７
ｊを設ける必要がある。このため、従来においては、ア
ドレッシングに際して対向放電を生じさせるために、ア
ドレス電極Ａｊとサステイン電極Ｙｊとの間の電位差を
大きくする必要があった。また、放電が生じない放電ミ
スの発生確率も大きいという問題もあった。

【００１２】本発明は、アドレッシングのための印加電
圧を低くして駆動を容易化することを目的としている。

【００１３】

【課題を解決するための手段】サステイン電極対を配置
する側の基板上にサステイン電極対と同一方向に延びる
第４の電極を設け、サステイン放電のための電極対とア
ドレス放電のための電極対とを分離する。

【００１４】請求項１の発明のＰＤＰは、第１の基板上
にマトリクス表示の行方向に延びる第１及び第２のサス
テイン電極が設けられ、放電空間を介して前記第１の基
板と対向する第２の基板上に列方向に延びる第１のアド
レス電極が設けられ、前記第１の基板上の位置であっ
て、前記第１及び第２のサステイン電極よりも前記第１
のアドレス電極に近づいた位置に、前記行方向に延びる
第２のアドレス電極が設けられてなる。

【００１５】請求項２の発明のＰＤＰは、前記第２のア
ドレス電極が、平面視において前記第２のサステイン電
極と重なるように配置され、前記放電空間に対して誘電
体層で被覆されたものである。

【００１６】請求項３の発明の駆動方法は、アドレス期
間において、前記第１及び第２のアドレス電極の間で放
電を生じさせて表示内容に応じた壁電荷蓄積状態を形成
し、前記アドレス期間に続くサステイン期間において、
前記第１及び第２のサステイン電極の間で周期的に放電
を生じさせるものである。

【００１７】

【発明の実施の形態】図１は本発明のＰＤＰ１の要部断
面図である。ＰＤＰ１は面放電形式のＡＣ型ＰＤＰであ
る。前面側のガラス基板１１の内面に、ライン毎に一対
のサステイン電極Ｘ，Ｙが配置されている。サステイン
電極Ｘ，Ｙは、それぞれが透明導電膜４１と金属膜４２
とからなり、ＡＣ駆動のための誘電体層１７で被覆され
ている。誘電体層１７の表面にはＭｇＯからなる保護膜
１８が蒸着されている。

【００１８】ＰＤＰ１では誘電体層１７の中にライン方
向に延びるアドレス電極Ａ２が埋め込まれている。すな
わち、誘電体層１７は下層１７１と上層１７２とからな
り、下層１７１と上層１７２との間にアドレス電極Ａが
設けられている。アドレス電極Ａ２は、平面視において
サステイン電極Ｙの金属膜４２とほぼ完全に重なるよう
に配置されており、サステイン電極Ｘ，Ｙよりも放電空
間３０に近い位置に存在する。アドレス電極Ａ２の幅が
金属膜４２の幅とほぼ等しいので、アドレス電極Ａ２を
設けたことによる表示光量の減少は僅かであって表示に
支障はない。

【００１９】一方、背面側のガラス基板２１の内面に
は、列方向（ライン方向と直交する方向）に延びるアド
レス電極Ａ１、絶縁層２４、図示しない隔壁、及び蛍光
体層２８が設けられている。各隔壁は、放電空間３０を
ライン方向にサブピクセル毎に区画し、且つ放電空間３
０の間隙寸法を一定に規定する役割をもつ。ＰＤＰ１の
隔壁構造及び蛍光体の配置パターンは、従来のＰＤＰ８
０（図７参照）と同一である。

【００２０】ＰＤＰ１による表示に際しては、背面側の
アドレス電極Ａ１と前面側のアドレス電極Ａ２との間で
放電を生じさせることによってアドレッシングが行われ
る。アドレス電極Ａ２は、サステイン電極Ｙよりもアド
レス電極Ａ１に近い位置にあり、アドレス電極Ａ２を覆
う誘電体層（上層１７２）は薄いので、サステイン電極
Ｙとアドレス電極Ａ１との間で放電を生じさせる場合よ
りも低い電圧の印加でアドレス放電が生じる。

【００２１】図２は電極端子構造を示す要部拡大図、図
３は電極端子構造の他の例を示す要部拡大図である。こ
れらの図において、同一機能を有した構成要素には、形
状の差異に係わらず同一の符号を付してある。

【００２２】図２（Ａ）において、サステイン電極Ｙを
構成する金属膜４２は、ガラス基板１１とガラス基板２
１とを接合する封止材３１の外側に導出され、ガラス基
板１１の端縁に設けられた端子Ｙｔと一体化されてい
る。封止材３１の外側で且つ端子Ｙｔの内側の位置に端
子Ａ２ｔが設けられ、この端子Ａ２ｔとアドレス電極Ａ
２とが一体化されている。端子Ｙｔ及び端子Ａ２ｔは、
図示しないプリント配線板を介して駆動回路と電気的に
接続される。図２（Ｂ）のように端子Ｙｔと端子Ａ２ｔ
との間には下層１７１の厚さ分の段差がある。つまり、
図２では、端子Ｙｔと端子Ａ２ｔとが段違いに配置され
ている。

【００２３】これに対して、図３の例では、サステイン
電極Ｙの端子Ｙｔとアドレス電極Ａ２の端子Ａ２ｔとが
同一平面上に隣接配置されている。端子Ａ２ｔがサステ
イン電極Ｙの延長線上にないので、アドレス電極Ａ２の
端部は屈曲形状にパターニングされている。

【００２４】図２の電極端子構造には、所定の端子面積
を確保しつつサステイン電極Ｙの配列ピッチを縮小する
ことができるという利点がある。図３の電極端子構造に
は、ガラス基板２１に対するガラス基板１１の張出し幅
を小さくすることができるという利点がある。

【００２５】次にＰＤＰ１の駆動方法を説明する。図４
は印加電圧の波形図である。ＰＤＰ１による表示に際し
ては、画面（１フレーム）に例えば１つのフィールドを
対応づける。ただし、テレビジョンのようにインタレー
ス形式で走査された画面を再生する場合には、１画面
（１フレーム）を表示するために２つのフィールドを用
いる。

【００２６】階調表示を行うためにフィールドを例えば
６〜８個程度のサブフィールドｓｆに分割する。各サブ
フィールドｓｆは、リセット期間ＴＲ、アドレス期間Ｔ
Ａ、及びサステイン期間ＴＳからなる。各サブフィール
ドｓｆの輝度に適切な重み付けをして、各サブフィール
ドｓｆのサステイン期間ＴＳにおける発光回数を設定す
る。各サブフィールドｓｆは、１つの階調レベルの画面
表示期間である。

【００２７】リセット期間ＴＲは、それ以前の点灯状態
の影響を防ぐため、有効表示領域の壁電荷の消去（全面
消去）を行う期間である。全てのラインのサステイン電
極Ｘに書込みパルスＰＷを印加し、同時に全てのアドレ
ス電極Ａ１にパルスＰａｗ（書込みパルスＰＷと同極
性）を印加する。書込みパルスＰＷの立上がりに呼応し
て全てのラインで強い面放電が生じ、誘電体層１７に一
旦、壁電荷が蓄積する。しかし、書込みパルスＰＷの立
下がりに呼応して、壁電荷によるいわゆる自己放電が生
じ、誘電体層１７の壁電荷が消失する。パルスＰａｗ
は、背面側の壁面への壁電荷の蓄積を抑えるために印加
される。

【００２８】アドレス期間ＴＡは、ライン順次のアドレ
ッシングを行う期間である。サステイン電極Ｘを接地電
位に対して正電位Ｖａｘにバイアスする。この状態で、
先頭のラインから１ラインずつ順に各ラインを選択し、
アドレス電極Ａ２に負極性のスキャンパルスＰｙを印加
する。ラインの選択と同時に、点灯（発光）すべきセル
に対応したアドレス電極Ａ１に対して、波高値Ｖａの正
極性のアドレスパルスＰａを印加する。選択されたライ
ンにおいて、アドレスパルスＰａの印加されたセルで
は、アドレス電極Ａ１とアドレス電極Ａ２との間でアド
レス放電が起こる。サステイン電極Ｘがアドレスパルス
Ｐａと同極性の電位にバイアスされているので、そのバ
イアスでアドレスパルスＰａが打ち消され、サステイン
電極Ｘとアドレス電極Ａ１との間では放電は起きない。
アドレス期間ＴＡにおいて、サステイン電極Ｙとアドレ
ス電極Ａ２との間の電位差が大きい場合には放電ミスが
生じ易い。放電ミスを防止するため、全てのサステイン
電極Ｙをフローティング状態にする。また、ライン走査
に伴うアドレス電極Ａ２の電位変動に係わらず、図中に
破線で示すようにサステイン電極Ｙを一定の負電位にバ
イアスすることによって放電ミスを低減することもでき
る。

【００２９】サステイン期間ＴＳは、階調レベルに応じ
た輝度を確保するために、アドレッシングによって設定
された点灯状態を維持する期間である。対向放電を防止
するため、全てのアドレス電極Ａ１を正極性の電位（例
えばＶｓ／２）にバイアスし、最初に全てのサステイン
電極Ｙに波高値Ｖｓの正極性のサステインパルスＰｓを
印加する。その後、サステイン電極Ｘとサステイン電極
Ｙとに対して、交互に波高値Ｖｓの正極性のサステイン
パルスＰｓを印加する。サステインパルスＰｓの印加毎
に、アドレス期間ＴＡに壁電荷の蓄積したセルで面放電
が生じる。サステイン期間ＴＳにおいては、面放電への
影響を防ぐため、アドレス電極Ａ２をフローティング状
態とするか、又は図中に破線で示すようにサステイン電
極Ｙに対するサステインパルスＰｓの印加と同期させ
て、アドレス電極Ａ２をサステインパルスＰｓと同極性
の電位にバイアスする。

【００３０】図５は駆動回路の要部のブロック図、図６
は図５の各信号の波形図である。上述の説明から明らか
なように、実質的に、アドレス電極Ａ２はアドレス期間
ＴＡのみにおいて用いられ、サステイン電極Ｙはサステ
イン期間ＴＳのみにおいて用いられる。したがって、サ
ステイン電極Ｙとアドレス電極Ａ２とを時分割形式で制
御することが可能である。

【００３１】サステイン電極Ｙに対する駆動電圧の印加
はＹドライバ１３２が担い、アドレス電極Ａ２に対する
駆動電圧の印加はＡ２ドライバ１３３が担う。そして、
これらＹドライバ１３２及びＡ２ドライバ１３３の動作
は、１個のパルスジェネレータ１４１によって規定され
る。パルスジェネレータ１４１は、サステインパルスの
印加タイミングを規定する制御信号ＳＹとアドレスデー
タ信号ＳＡとの合成信号に相当するパルス信号Ｓ１を生
成して信号分離回路１４２に出力する。信号分離回路１
４２は、図示しないコントローラからのタイミング信号
ＳＣ１，ＳＣ２に従って動作し、パルス信号Ｓ１を制御
信号ＳＹとアドレスデータ信号ＳＡとに分離する。分離
された２つの信号の一方の制御信号ＳＹはＹドライバ１
３２に入力され、他方のアドレスデータ信号ＳＡはＡ２
ドライバ１３３に入力される。

【００３２】

【発明の効果】請求項１乃至請求項３の発明によれば、
従来よりも低い電圧の印加でアドレッシングを行うこと
ができ、アドレッシングにおける放電ミスの発生確率を
低減することができる。

【００３３】請求項２の発明によれば、サステイン電極
の配列密度を損なうことなくアドレッシングにおける印
加電圧を低くすることができるとともに、壁電荷を効率
的に蓄積させることができる。

【図面の簡単な説明】

【図１】本発明のＰＤＰの要部断面図である。

【図２】電極端子構造を示す要部拡大図である。

【図３】電極端子構造の他の例を示す要部拡大図であ
る。

【図４】印加電圧の波形図である。

【図５】駆動回路の要部のブロック図である。

【図６】図５の各信号の波形図である。

【図７】従来の面放電型ＰＤＰの電極構造を示す平面図
である。

【図８】従来の面放電型ＰＤＰの内部構造を示す分解斜
視図である。

【符号の説明】

１ＰＤＰ（ＡＣ型ＰＤＰ）１１ガラス基板（第１の基板）２１ガラス基板（第２の基板）３０放電空間１７２上層（誘電体層）Ａ１アドレス電極（第１のアドレス電極）Ａ２アドレス電極（第２のアドレス電極）ＴＡアドレス期間ＴＳサステイン期間Ｘサステイン電極（第１のサステイン電極）Ｙサステイン電極（第２のサステイン電極）

Claims

【特許請求の範囲】

【請求項１】第１の基板上にマトリクス表示の行方向に
延びる第１及び第２のサステイン電極が設けられ、放電空間を介して前記第１の基板と対向する第２の基板
上に、列方向に延びる第１のアドレス電極が設けられ、前記第１の基板上の、前記第１及び第２のサステイン電
極よりも前記第１のアドレス電極に近づいた位置に、前
記行方向に延びる第２のアドレス電極が設けられてなる
ことを特徴とするＡＣ型ＰＤＰ。
【請求項２】前記第２のアドレス電極は、平面視におい
て前記第２のサステイン電極と重なるように配置され、
前記放電空間に対して誘電体層で被覆されてなる請求項
１記載のＡＣ型ＰＤＰ。
【請求項３】請求項１又は請求項２記載のＡＣ型ＰＤＰ
による表示に際して、アドレス期間において、前記第１及び第２のアドレス電
極の間で放電を生じさせて、表示内容に応じた壁電荷蓄
積状態を形成し、前記アドレス期間に続くサステイン期間において、前記
第１及び第２のサステイン電極の間で周期的に放電を生
じさせることを特徴とするＡＣ型ＰＤＰの駆動方法。