JP4109144B2 - プラズマディスプレイパネル - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイパネルに関し、さらに詳しくは、プラズマディスプレイ装置に用いられるプラズマディスプレイパネル（以下、ＰＤＰという）の電極構造に関する。ＰＤＰは、広視野角をもった薄型表示デバイスとして注目されており、ハイビジョン分野などへの用途拡大に向けて高精細化および大画面化が進められている。
【０００２】
【従来の技術】
プラズマディスプレイ装置に用いられるＰＤＰとして、高精細化を図るために、表示電極を、隣接する電極どうしを電極対として面放電が生じるように配置したものが知られている（例えば、特許文献１参照）。
【０００３】
図１６はこのＰＤＰを平面的に見た状態を示す説明図である。
このＰＤＰでは、複数の表示電極Ｘn（ｎは任意の自然数）と表示電極Ｙnが画面の列方向に、面放電が発生できる間隔たとえば等間隔に配置されており、隣り合う表示電極Ｘ，Ｙ間と表示電極Ｙ，Ｘ間が全て面放電可能な表示ラインＬとなっている。そして、表示電極Ｘ，Ｙに対して垂直に交差する方向に複数の選択用電極としてのアドレス電極Ａが配置され、アドレス電極Ａとアドレス電極Ａとの間には隔壁２９が配置されている。表示ラインＬとアドレス電極Ａとの交差部がセル（単位発光領域）となる。なお、表示電極Ｘは、維持放電用の電極であるため維持電極と呼ばれたり、単にＸ電極と呼ばれたりもする。また、表示電極Ｙは、スキャン用の電極であるためスキャン電極と呼ばれたり、単にＹ電極と呼ばれたりもする。
【０００４】
図１７はこのＰＤＰの駆動回路を示すブロック図である。
Ｘ1〜n電極はＸ電極ドライバ回路４１に接続され、Ｙ1〜n電極はＹスキャンドライバ４２を介してＹ電極ドライバ回路４３に接続され、アドレス電極Ａ1〜nはアドレスドライバ回路４４に接続されている。そして、Ｘ電極ドライバ回路４１、Ｙ電極ドライバ回路４３およびアドレスドライバ回路４４は、制御回路部４５に接続され、この制御回路部４５によってＰＤＰの駆動が制御されるようになっている。
【０００５】
このＰＤＰでは、Ｘ電極とＹ電極とで面放電のための電極対を構成する。このため、隣り合う２行の表示ラインに１本のＹ電極がスキャン電極として共用されることになる。つまり、発光させるべきセルを選択するための選択用放電（以後「アドレス放電」という）を発生させる際に、奇数行の表示ラインＬ2n-1と偶数行の表示ラインＬ2nとで１本のＹn電極が共用される。なお、この表示電極が隣接する電極の全ての電極間で面放電を生じるよう配置された構造のＰＤＰを、この明細書では、ＡＬｉＳ（Alternate Lighting of Surfaces）構造のＰＤＰと呼ぶ。
【０００６】
このＡＬｉＳ構造のＰＤＰでは、画面の表示は、インタレース形式で行う。すなわち、１フレームを、奇数表示ラインを表示する奇数フィールドと、偶数表示ラインを表示する偶数フィールドとで構成し、各奇数フィールドと偶数フィールドを、さらに重み付けをした複数のサブフィールド（以後、サブフィールドを「ｓｆ」という）で構成する。
【０００７】
そして、奇数フィールドの各ｓｆでは、Ｙ1〜n電極に順次走査用の電圧を印加し、その間に所望のアドレス電極Ａに選択用の電圧を印加し、アドレス電極ＡとＹ電極間でアドレス放電を発生させてＹ電極の誘電体層上に壁電荷を形成することで、発光させるべきセルを選択する。そして、Ｘn電極とＹn電極間に交互に維持電圧を印加して維持放電を発生させることで、奇数表示ラインの表示を行う。
【０００８】
次に、偶数フィールドの各ｓｆでは、再度Ｙ1〜n電極に順次走査用の電圧を印加して、Ｙ電極の誘電体層上に壁電荷を形成し、Ｙn電極とＸn+1電極間に交互に維持電圧を印加して維持放電を発生させることで、偶数表示ラインの表示を行い、これにより、全ての表示ラインの表示を行うようにしている。
【０００９】
このＡＬｉＳ構造のＰＤＰでは、Ｘ電極とＹ電極と間の領域を全てセル領域として利用することができるため、画面の高精細化が可能である。
【００１０】
【特許文献１】
特開平９−１６０５２５号公報（図１）
【００１１】
【発明が解決しようとする課題】
しかしながら、単位面積あたりの画素数を増加させて高精細化を図ると、セルどうしが接近し、そのため放電の干渉が発生して表示動作が不安定になる。現在パネル構造の主流となっているストライプリブ構造（隔壁が縦方向に直線的に形成された構造、図１６参照）のＰＤＰでは、画面を横方向に区切る隔壁は設けられておらず、縦方向に隣接するセルについての放電の干渉が起こりやすい。
【００１２】
特に、ＡＬｉＳ構造のＰＤＰは、１本のＹ電極に付けた壁電荷を奇数表示ラインと偶数表示ラインとの両サイドで利用するパネル構造であるため、縦方向に隣接するセル間での放電の分離が困難となる。
【００１３】
ところで、一般に、１フレームを複数のｓｆで構成する階調駆動方式のＰＤＰでは、１つのｓｆが終了すると、そのｓｆの維持放電により生じた残留壁電荷を調整するために、リセット放電を発生させて、セルの初期化を行うようにしている（例えば、特許文献２参照）。
【００１４】
しかし、ＡＬｉＳ構造のＰＤＰでは、このセルの初期化の際、千鳥パターンのような特定パターンを画面表示したｓｆの後では、リセット放電を発生させても、発光セルと非発光セルとの残留壁電荷がアンバランスなままの状態となることがある。このように、セルの初期化が良好でない場合には、次のアドレス放電の際の放電の干渉がより加速される。また、このようにセルの初期化が良好に行われないと、アドレス放電がうまく発生せず、画素の表示が欠如したり、アドレス放電を発生させていないセルで維持放電が発生して、余剰発光となったりする等の不具合がある。
【００１５】
本発明は、このような事情を考慮してなされたもので、各主電極を、奇数表示ライン用の第１電極と偶数表示ライン用の第２電極とに分離するとともに、奇数表示ライン用の他方の第１電極と偶数表示ライン用の他方の第２電極とを接続することで、電極の引き出し線を増加させることなく、奇数表示ラインと偶数表示ラインとの放電の干渉を防止することを目的とするものである。
【００１６】
【特許文献２】
特開平１０−２０７４１７号公報。
【００１７】
【課題を解決するための手段】
本発明は、放電空間を形成する一対の基板間に、隣接する電極どうしを電極対として面放電が生じるように配置された複数の主電極と、それらの主電極と交差する方向に配置された複数の選択用電極とを備え、隣接する全ての主電極間に表示ラインが設定されるとともに、表示ラインと選択用電極との交差部にセルが設定され、発光させるべきセルを選択するための選択放電を発生させる際に、隣り合う奇数表示ラインと偶数表示ラインとで一本の主電極がスキャン用の電極として共用される電極構造のプラズマディスプレイパネルであって、前記主電極は、奇数表示ラインで面放電を発生させるための第１電極部と、その第１電極部と分離スリットによって電気的に絶縁され偶数表示ラインで面放電を発生させるための第２電極部とに分離され、かつ分離された第１電極部との間で奇数表示ラインを構成する他方の第１電極部が、分離された第２電極部との間で偶数表示ラインを構成する他方の第２電極部に電気的に接続されてなることを特徴とするプラズマディスプレイパネルである。
【００１８】
本発明によれば、各主電極が、奇数表示ライン用の第１電極部（以下「部」を省略）と偶数表示ライン用の第２電極部（以下「部」を省略）とに分離されているので、奇数表示ラインと偶数表示ラインとで放電の干渉が発生しない。また、奇数表示ライン用の他方の第１電極と偶数表示ライン用の他方の第２電極とが接続されているので、主電極を分離しても、電極の引き出し線を分離前の本数に抑えて、電極を駆動回路に接続することができる。
【００１９】
【発明の実施の形態】
本発明において、一対の基板としては、ガラス、石英、セラミック等の基板や、これらの基板上に、電極、絶縁膜、誘電体層、保護膜等の所望の構成物を形成した基板が含まれる。
【００２０】
複数の主電極は、一対の基板のいずれか一方の基板上に、隣接する電極どうしを電極対として面放電が生じるように配置されていればよく、当該分野で公知の各種の材料と方法を適用して形成することができる。具体的には、例えば、ＩＴＯ、ＳｎＯ2などの透明な導電性材料や、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属の導電性材料を用いて形成することができる。
【００２１】
主電極は、たとえば印刷などの厚膜形成技術を用いて形成してもよい。また、物理的堆積法または化学的堆積法からなる薄膜形成技術とフォトエッチングの技術を用いて形成してもよい。厚膜形成技術としては、スクリーン印刷法などが挙げられる。薄膜形成技術の内、物理的堆積法としては、蒸着法やスパッタ法などが挙げられる。化学的堆積方法としては、熱ＣＶＤ法や光ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。フォトエッチングの技術としては、当該分野で公知のリソグラフィー技術とエッチング技術を適用することができる。
【００２２】
選択用電極は、主電極と交差する方向に配置されていればよく、主電極と同様の材料と方法を用いて形成することができる。ただし、選択用電極は、一般に背面側の基板に形成されることが多く、その場合には、光透過性が要求されないので、ＩＴＯ、ＳｎＯ2などの透明な導電性材料を用いず、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属の導電性材料だけを用いて形成される。
【００２３】
本発明においては、各主電極を、奇数表示ラインで面放電を発生させるための第１電極と、偶数表示ラインで面放電を発生させるための第２電極とに分離し、第１電極と第２電極とを分離スリットによって電気的に絶縁する。そして、さらに、分離された第１電極と奇数表示ラインを介して面放電を発生させる他方の第１電極と、分離された第２電極と偶数表示ラインを介して面放電を発生させる他方の第２電極とを、互いに電気的に接続する。
【００２４】
第１電極と第２電極は、分離スリットによって電気的に絶縁されていればよく、この分離スリットには、空気を絶縁物とする空間を設けてもよいし、ガラス、セラミックス、樹脂などの絶縁物を配置してもよい。
【００２５】
また、他方の第１電極と他方の第２電極とは、互いに電気的に接続されていればよい。この接続は、どのような接続であってもよいが、前面側の基板または背面側の基板の表示領域外に配線用の電極を形成して接続することが望ましい。
【００２６】
駆動回路は、表示データに応じて、上記のプラズマディスプレイパネルの電極に駆動電圧を供給できるものであればよい。
【００２７】
上記の構成において、第１電極及び第２電極は、それぞれ帯状のバス電極と、そのバス電極から面放電間隙に向けて延出された突起形状の透明電極として形成することが望ましい。
【００２８】
第１電極と第２電極との間の分離スリットの少なくとも選択用電極と平面的に見て交差する位置には、第１電極と第２電極との放電の干渉を防止する放電障壁を設けることが望ましい。
【００２９】
第１電極と第２電極との間の分離スリットの位置には、光遮蔽体を設けておくことが望ましい。これによりパネルの反射率を低減させることができる。
【００３０】
スキャン電極として用いられる第１電極および第２電極と平面的に見て重なる位置の選択用電極には、島状のパッドを形成しておいてもよい。これにより、スキャン電極として用いられる主電極と選択用電極との間で発生される選択用放電をスムーズに発生させることができる。
【００３１】
駆動回路は、上記ＰＤＰに対し、１フレームを奇数フィールドと偶数フィールドで構成して画面表示を行い、奇数フィールドでは、奇数表示ラインを介して対向する第１電極間どうしで表示放電を発生させ、偶数フィールドでは、偶数表示ラインを介して対向する第２電極間どうしで表示放電を発生させるようにしてもよい。
【００３２】
また、駆動回路は、上記ＰＤＰに対し、奇数フィールドの表示放電の期間では、奇数表示ラインの表示放電を全て同じタイミングで発生させ、偶数フィールドの表示放電の期間では、偶数表示ラインの表示放電を全て同じタイミングで発生させるようにしてもよい。
【００３３】
さらに、駆動回路は、上記ＰＤＰに対し、奇数フィールドの表示放電の期間では、奇数表示ラインの表示放電を、奇数表示ライン中の奇数番目と偶数番目とで時間的に異なるタイミングで発生させ、偶数フィールドの表示放電の期間では、偶数表示ラインの表示放電を、偶数表示ライン中の奇数番目と偶数番目とで時間的に異なるタイミングで発生させるようにしてもよい。
【００３４】
あるいは、駆動回路は、上記ＰＤＰに対し、奇数フィールド及び偶数フィールドを、それぞれ複数のサブフィールドで構成し、各サブフィールドにセルの電荷を均一にするためのリセット放電を発生させるリセット期間と、発光させるべきセルを選択するための選択放電を発生させる選択期間とを設定して画面表示を行い、リセット期間において、奇数表示ラインを介して対向する第１電極間どうし、および偶数表示ラインを介して対向する第２電極間どうしに、正極性または負極性のパルス電圧を印加して、リセット放電を発生させるようにしてもよい。
【００３５】
また、駆動回路は、上記ＰＤＰに対し、奇数フィールド及び偶数フィールドを、それぞれ複数のサブフィールドで構成し、各サブフィールドにセルの電荷を均一にするためのリセット放電を発生させるリセット期間と、発光させるべきセルを選択するための選択放電を発生させる選択期間とを設定して画面表示を行い、選択期間において、分離された第１電極と第２電極に対し、異なる電位を印加して選択放電を発生させるようにしてもよい。
【００３６】
以下、図面に示す実施の形態に基づいて本発明を詳述する。なお、本発明はこれによって限定されるものではなく、各種の変形が可能である。
【００３７】
図１は本発明のプラズマディスプレイ装置に用いられるＰＤＰの構成を示す部分分解斜視図である。このＰＤＰはカラー表示用のＡＣ型３電極面放電形式のＰＤＰである。
【００３８】
本ＰＤＰ１０は、前面側（表示面側）の基板１１を含む前面側のパネルアセンブリと、背面側の基板２１を含む背面側のパネルアセンブリから構成されている。前面側の基板１１と背面側の基板２１としては、ガラス基板、石英基板、セラミックス基板等を使用することができる。
【００３９】
前面側の基板１１の内側面には、水平方向に複数の表示電極Ｘと表示電極Ｙがすべての隣接する電極間で面放電を生じるように等間隔に形成されている。そして、各表示電極Ｘは奇数表示ライン用の第１表示電極Ｘａと偶数表示ライン用の第２表示電極Ｘｂとに分離されている。また、各表示電極Ｙも奇数表示ライン用の第１表示電極Ｙａと偶数表示ライン用の第２表示電極Ｙｂとに分離されている。各表示電極Ｘａ，Ｘｂ，Ｙａ，Ｙｂは、ＩＴＯ、ＳｎＯ2などの幅の広い透明電極１２と、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等からなる金属製の幅の狭いバス電極１３から構成されている。これらの表示電極は、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とフォトエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。
【００４０】
表示電極Ｘ，Ｙの上には、それらの表示電極を覆うように交流（ＡＣ）駆動用の誘電体層１７が形成されている。誘電体層１７は、低融点ガラスペーストを、前面側の基板１１上にスクリーン印刷法で塗布し、焼成することにより形成している。
【００４１】
誘電体層１７の上には、表示の際の放電により生じるイオンの衝突による損傷から誘電体層１７を保護するための保護膜１８が形成されている。この保護膜は、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等からなる。
【００４２】
背面側の基板２１の内側面には、平面的にみて表示電極Ｘ，Ｙと交差する方向に複数のアドレス電極（選択用電極であり、信号電極やデータ電極などとも呼ばれる）Ａが形成され、そのアドレス電極Ａを覆って誘電体層２４が形成されている。アドレス電極Ａは、スキャン用の表示電極Ｙａ，Ｙｂとの交差部で発光セルを選択するためのアドレス放電を発生させるものであり、Ｃｒ／Ｃｕ／Ｃｒの３層構造で形成されている。このアドレス電極Ａは、その他に、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ等で形成することもできる。アドレス電極Ａも、表示電極と同様に、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とフォトエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。誘電体層２４は、誘電体層１７と同じ材料、同じ方法を用いて形成することができる。
【００４３】
隣接するアドレス電極Ａとアドレス電極Ａとの間の誘電体層２４上には、複数の隔壁２９が形成されている。隔壁２９は、サンドブラスト法、印刷法、フォトエッチング法等により形成することができる。例えば、サンドブラスト法では、低融点ガラスフリット、バインダー樹脂、溶媒等からなるガラスペーストを誘電体層２４上に塗布して乾燥させた後、そのガラスペースト層上に隔壁パターンの開口を有する切削マスクを設けた状態で切削粒子を吹きつけて、マスクの開口に露出したガラスペースト層を切削し、さらに焼成することにより形成する。また、フォトエッチング法では、切削粒子で切削することに代えて、バインダー樹脂に感光性の樹脂を使用し、マスクを用いた露光及び現像の後、焼成することにより形成する。
【００４４】
隔壁２９の側面及び隔壁間の誘電体層２４上には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層２８Ｒ、２８Ｇ、２８Ｂが形成されている。蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末とバインダー樹脂と溶媒とを含む蛍光体ペーストを隔壁２９間の凹溝状の放電空間内にスクリーン印刷、又はディスペンサーを用いた方法などで塗布し、これを各色毎に繰り返した後、焼成することにより形成している。この蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末と感光性材料とバインダー樹脂とを含むシート状の蛍光体層材料（いわゆるグリーンシート）を使用し、フォトリソグラフィー技術で形成することもできる。この場合、所望の色のシートを基板上の表示領域全面に貼り付けて、露光、現像を行い、これを各色毎に繰り返すことで、対応する隔壁間に各色の蛍光体層を形成することができる。
【００４５】
ＰＤＰ１０は、上記した前面側のパネルアセンブリと背面側のパネルアセンブリとを、表示電極Ｘ、Ｙとアドレス電極Ａとが交差するように対向配置し、周囲を封止し、隔壁２９で囲まれた放電空間３０に放電ガスを充填することにより作製されている。このＰＤＰでは、表示電極Ｘａ，Ｙａ間の奇数表示ラインとアドレス電極Ａとの交差部の放電空間３０、および表示電極Ｘｂ，Ｙｂ間の偶数表示ラインとアドレス電極Ａとの交差部の放電空間３０が、表示の最小単位である１つのセル領域（単位発光領域）となる。１画素はＲ、Ｇ、Ｂの３つのセルで構成される。
【００４６】
図２は表示電極の詳細構成を示す説明図である。
表示電極は、Ｘ側の電極に関しては、各Ｘ電極が、奇数表示ラインＬoddを表示するためのＸａ電極（第１電極）と、偶数表示ラインＬevenを表示するためのＸｂ電極（第２電極）とに、分離スリットＳを隔てて電気的に分離されている。また、Ｙ側の電極に関しても同様に、各Ｙ電極が、奇数表示ラインＬoddを表示するためのＹａ電極（第１電極）と、偶数表示ラインＬevenを表示するためのＹｂ電極（第２電極）とに、分離スリットＳを隔てて電気的に分離されている。
【００４７】
そして、分離されたＸａ電極と奇数表示ラインＬoddを介して面放電を発生させるＹａ電極と、分離されたＸｂ電極と偶数表示ラインＬevenを介して面放電を発生させるＹｂ電極とが、互いに電気的に接続されている。同様に、分離されたＹａ電極と奇数表示ラインＬoddを介して面放電を発生させるＸａ電極と、分離されたＹｂ電極と偶数表示ラインＬevenを介して面放電を発生させるＸｂ電極とが、互いに電気的に接続されている。そして、この接続されたＹａ電極とＹｂ電極が一本のＹ電極として基板の一方端に引き出され、接続されたＸａ電極とＸｂ電極が一本のＸ電極として基板の他方端に引き出されている。
【００４８】
図中Ｈは画面の表示領域であり、一方のＹａ電極と２表示ライン越えた他方のＹｂ電極との接続、および一方のＸａ電極と２表示ライン越えた他方のＸｂ電極との接続は、それぞれ前面側の基板の画面の表示領域Ｈ外に接続用の電極を形成することにより行われ、基板の一方と他方の端部に引き出されている。
【００４９】
本発明の電極構造と比較して、Ｙ電極が、Ｙａ電極とＹｂ電極のように分離されていない場合には、Ｙ電極の両側にあるセルに対してリセット放電を行うため、放電の始まりの差がリセット後における電荷アンバランスを助長することがあった。しかし、本発明の電極構造であれば、隣接しているＹ電極が、Ｙａ電極とＹｂ電極として電気的に分離されているため、それぞれの表示セルに対して、独立にリセット放電を発生させて、セルの初期化を確実に行うことができる。これにより、千鳥パターンのような特定パターンを画面表示したｓｆの後でも、セルの初期化が確実に行われるので、表示品位を向上させることができる。
【００５０】
また、奇数表示ラインＬoddと偶数表示ラインＬevenを挟んで対向するＸａ電極とＸｂ電極を接続するとともに、Ｙａ電極とＹｂ電極を接続するようにしたので、電極の引き出し線については、従来のＡＬｉＳ構造のＰＤＰと同じ本数とすることができる。
【００５１】
本発明の電極構造において、放電スリット（表示ラインＬのスリット）と分離スリットは任意に設定してよい。分離スリットを放電スリットより小さくした場合には、維持放電における放電がより伸びるので高輝度化が可能である。すなわち、たとえば、Ｘｂ電極−Ｙｂ電極間で維持放電を発生させた場合、Ｘｂに隣接するＸａ電極と、Ｙｂに隣接するＹａ電極まで放電が伸びるので、高輝度化が可能である。
【００５２】
一方、分離スリットを放電スリットより大きくした場合は、維持放電の伸びを抑えることができるため、放電の拡散によるマージンへの影響を少なくすることができる。このように、分離スリットと放電スリットに関しては、マージン、輝度等の総合的評価で決定すればよい。
【００５３】
また、本発明におけるセル構造において、バス電極の位置も任意に設定することができる。バス電極を放電スリット付近に配置した場合には、放電が始まる部分の電気抵抗が低いので、放電開始電圧を低減することができる。逆に、バス電極を分離スリット付近に配置した場合には、放電強度の弱い部分を遮光することとなるので、放電スリット付近に配置した場合よりも高輝度化を図ることができる。
【００５４】
図３は表示電極の形状を櫛歯状にした例を示す説明図である。
上述の表示電極はストレート構造のものを示したが、この例では、透明電極１２を、帯状のバス電極１３から面放電間隙に向けて延出された突起形状としており、表示電極の形状が全体として櫛歯状になっている。
【００５５】
図４は透明電極の形状をＴ字状にした例を示す説明図である。
この例では、透明電極１２を、帯状のバス電極１３から面放電間隙に向けて延出されたＴ字状としている。
図３および図４に示したように、透明電極１２を突起状電極とすることにより、ピーク電流の集中を防ぐことができる。
【００５６】
図５は分離スリットに放電障壁を設けた例を示す説明図である。
この例は、分離したＸａ電極とＸｂ電極との間の分離スリットＳ、および分離したＹａ電極とＹｂ電極との間の分離スリットＳに、放電障壁Ｂを設けた例である。この放電障壁Ｂは、平面的に見てアドレス電極Ａと重なる位置に設けている。この放電障壁Ｂは、隔壁２９と同じ材料を用いて、隔壁２９と同時に形成する。つまり、誘電体層２４の上に、隔壁２９と同じ高さで形成する。
【００５７】
この例では、隔壁２９と同じ高さの放電障壁Ｂを、平面的に見てアドレス電極Ａと重なる位置に設けているが、隔壁２９よりも低い高さの放電障壁Ｂを分離スリットＳ全体に配置してもよい。
この放電障壁Ｂにより、Ｘａ電極とＸｂ電極との間の放電の干渉、およびＹａ電極とＹｂ電極との間の放電の干渉を防止する。
【００５８】
図６は分離スリットに光遮蔽体を配置した例を示す説明図である。
この例は、分離したＸａ電極とＸｂ電極との間の分離スリットＳ、および分離したＹａ電極とＹｂ電極との間の分離スリットＳに、光遮蔽体Ｃを配置した例である。この光遮蔽体Ｃは、分離スリットＳ全体に配置している。
【００５９】
この光遮蔽体Ｃは、たとえば黒色顔料を添加した低融点ガラスペーストなどを用い、この低融点ガラスペーストを、電極形成後に分離スリットに塗布して焼成することにより形成する。この光遮蔽体Ｃを分離スリットＳに配置することにより、パネルの反射率を低減させることができる。
【００６０】
図７はアドレス電極のＹ電極対応位置に島状のパッドを形成した例を示す説明図である。
この例は、スキャン電極として用いられるＹａ電極と平面的に見て重なるアドレス電極Ａの位置と、Ｙｂ電極と平面的に見て重なるアドレス電極Ａの位置とに、島状のパッドＰを、それぞれ形成した例である。
これにより、アドレス放電を発生させる際のアドレス電極ＡとＹａ電極との間の放電、およびアドレス電極ＡとＹｂ電極との間の放電を、スムーズに生じさせることができる。
【００６１】
図８はＰＤＰの駆動回路を示すブロック図である。
Ｘａ電極とＸｂ電極が接続されたＸ1〜n電極は、Ｘ電極ドライバ回路３１に接続され、Ｙａ電極とＹｂ電極が接続されたＹ1〜n電極は、Ｙスキャンドライバ３２を介してＹ電極ドライバ回路３３に接続され、アドレス電極Ａ1〜nはアドレスドライバ回路３４に接続されている。そして、Ｘ電極ドライバ回路３１、Ｙ電極ドライバ回路３３およびアドレスドライバ回路３４は、制御回路部３５に接続され、この制御回路部３５によってＰＤＰの駆動が制御されるようになっている。
【００６２】
図９（ａ）および図９（ｂ）は本電極構造のＰＤＰの駆動方法を示す説明図であり、図１０はその駆動方法で駆動する際に印加する電圧波形を示す説明図である。この電圧波形印加の制御は制御回路部３５にて行う。
本電極構造のＰＤＰでは、画面の表示をインタレース形式で行うこともできるし、プログレッシブ形式で行うこともできる。
【００６３】
まず、インタレース形式で画面表示を行う場合について説明する。
画面表示の際には、１フレームＦを、画面の奇数表示ラインを表示する奇数フィールドｆ1と、画面の偶数表示ラインを表示する偶数フィールドｆ2とで構成する。なお、必ずしもこの手順で表示する必要はなく、奇数フィールドで偶数表示ラインを表示し、偶数フィールドで奇数表示ラインを表示してもよい。
【００６４】
そして、各奇数フィールドｆ1と偶数フィールドｆ2を、さらに１：２：４：８：１６：３２：６４：１２８の比で重み付けをした複数のサブフィールドｓｆ1〜ｓｆ8で構成する（図９（ａ）参照）。
【００６５】
そして、各サブフィールドｓｆ1〜ｓｆ8の期間Ｔｓｆおいて、それぞれ、セルの電荷を初期化するリセット期間ＴＲと、発光させるべきセルを選択するアドレス期間ＴＡと、選択したセルを発光させる維持放電期間ＴＳを設定する（図９（ｂ）参照）。
【００６６】
そして、奇数フィールドの各ｓｆでは、リセット期間ＴＲでセルの初期化を行う。このリセット期間では、Ｙ電極に関しては、Ｙ1〜n電極の内の奇数番目のＹ1〜2n-1電極と、偶数番目のＹ2〜2n電極とに同じ波形の電圧を印加する。Ｘ電極に関しても、Ｘ1〜n電極の内の奇数番目のＸ1〜2n-1電極と、偶数番目のＸ2〜2n電極とに同じ波形の電圧を印加する。
【００６７】
次のアドレス期間ＴＡでは、Ｘ 2n-1 電極に電圧Ｖｘを印加した状態でＹ1〜n電極の内の奇数番目のＹ1〜2n-1電極に順次走査用の電圧−Ｖｙを印加してゆき、その間に所望のアドレス電極Ａに選択用の電圧Ｖａを印加し、アドレス電極ＡとＹａ，Ｘａ電極間でアドレス放電を発生させてＹａ，Ｘａ電極の誘電体層上に壁電荷を形成することで、発光させるべき奇数表示ラインのセルを選択する（図１０中、「前半ＡＤＤ」として示す）。なお、この前半ＡＤＤ期間中、Ｙｂ電極側ではＸ 2n 電極に電圧Ｖｘが印加されていないので、Ｙｂ，Ｘｂ電極間にて放電が発生せず、次の維持放電期間にて放電できる壁電荷が蓄積されない。次に、同様にして、Ｘ 2n 電極に電圧Ｖｘを印加した状態でＹ1〜n電極の内の偶数番目のＹ2〜2n電極に順次走査用の電圧を印加してゆき、発光させるべき奇数表示ラインのセルを選択する（図１０中、「後半ＡＤＤ」として示す）。
【００６８】
そして、次の維持放電期間ＴＳでは、Ｘn電極群とＹn電極群との間に交互に維持電圧を印加して維持放電を発生させる。このとき、奇数番目のＹ1〜2n-1電極群と奇数番目のＸ1〜2n-1電極群との間の放電のタイミングと、偶数番目のＹ2〜2n電極群と偶数番目のＸ2〜2n電極群との間の放電のタイミングとを、同一にする。つまり、全てのＹ電極に同波形の電圧を同位相で印加し、全てのＸ電極に同波形の電圧を同位相で印加し、これを交互に繰り返して、奇数表示ラインで維持放電を発生させる。そして、このサブフィールドをｓｆ1〜ｓｆ8まで繰り返すことにより、奇数表示ラインの表示を行う。
【００６９】
次に、偶数フィールドの各ｓｆでは、Ｘ 2n 電極に電圧Ｖｘを印加した状態で再度Ｙ1〜n電極の内の奇数番目のＹ 1 〜 2n-1 電極に順次走査用の電圧−Ｖｙを印加してゆき、その間に所望のアドレス電極Ａに選択用の電圧Ｖａを印加し、アドレス電極ＡとＹｂ，Ｘｂ電極間でアドレス放電を発生させてＹｂ，Ｘｂ電極の誘電体層上に壁電荷を形成することで、発光させるべき偶数表示ラインのセルを選択する。なお、Ｙａ電極側ではＸ 2n-1 電極に電圧Ｖｘが印加されていないので、Ｙａ，Ｘａ電極間にて放電が発生せず、次の維持放電期間にて放電できる壁電荷が蓄積されない。次に、同様にして、Ｘ 2n-1 電極に電圧Ｖｘを印加した状態でＹ1〜n電極の内の偶数番目のＹ 2 〜 2n 電極に順次走査用の電圧を印加してゆき、発光させるべき偶数表示ラインのセルを選択する。そして、Ｙn電極群とＸn+1電極群との間に交互に維持電圧を印加して、偶数表示ラインで維持放電を発生させる。そして、このサブフィールドをｓｆ1〜ｓｆ8まで繰り返すことにより、偶数表示ラインの表示を行い、これにより、全ての表示ラインの表示を行う。
【００７０】
各セルの発光は、維持放電によって発生された紫外線で蛍光体層中の蛍光体を励起して、蛍光体から所望の色の可視光を発生させることにより行われる。
【００７１】
上記の例では、維持放電期間ＴＳにおいて、奇数Ｘodd電極と奇数Ｙodd電極との間での放電発光と、偶数Ｘeven電極と偶数Ｙeven電極との間での放電発光とを、同じタイミングで行ったが、異なるタイミングで行うようにしてもよい。同じタイミングで行う場合には、維持放電周期を短くできる利点がある。一方、異なるタイミングで行った場合には、放電における回路負荷を軽減することができる。
【００７２】
また、本発明の電極構造では、Ｙ電極がＹａ電極とＹｂ電極として電気的に分離されているので、アドレス放電時にＹａ電極とＹｂ電極に対して異なる電位を印加することができる。その電位差によって、選択させるセルにはより選択的に放電を発生させることができ、さらに隣接セルに対する放電干渉を抑えることができる。また、図７に示したように、アドレス電極Ａに島状のパッドを形成した場合には、さらに選択的にアドレス放電を発生させることができる。
【００７３】
図１１は電極を分離しない従来のＡＬｉＳ構造のＰＤＰを駆動する際に印加する電圧波形を示す説明図である。
本発明の電極構造であれば、この図に示すような電圧波形を印加して、ＰＤＰの画面表示を行うこともできる。
【００７４】
図１０に示した電圧波形との違いは、維持放電期間ＴＳに印加する電圧波形のみである。この例では、奇数番目のＹ1〜2n-1電極群と奇数番目のＸ1〜2n-1電極群との間の放電のタイミングと、偶数番目のＹ2〜2n電極群と偶数番目のＸ2〜2n電極群との間の放電のタイミングを、逆相にしている。これを交互に行って奇数表示ラインの表示を行い、その後、偶数表示ラインの表示を行い、これにより、全ての表示ラインの表示を行う。
【００７５】
図１２はアドレス放電の広がりが防止される様子を示す説明図である。図１３は比較例であり、電極を分離していない場合のアドレス放電が広がる様子を示す説明図である。
図１３の比較例に示すように、電極を分離していない場合には、アドレス期間にＹ3電極を走査して、Ｙ3電極とアドレス電極Ａとの間で放電を発生させると、放電Ｄ1は、Ｙ3電極上全体まで少なくとも広がる。これに対し、本発明の電極構造のように電極を分離した場合には、図１２に示すように、アドレス期間にＹ3電極を走査して、Ｙ3電極とアドレス電極Ａとの間で放電を発生させても、放電Ｄ2は、Ｙ3電極に隣接するＹ4電極の電位によってアドレス放電の広がりが抑制され、局所的なアドレス放電を発生させることができる。
【００７６】
次に、プログレッシブ形式で画面を表示する場合について説明する。
図１４は本電極構造のＰＤＰをプログレッシブ形式で駆動するための駆動シーケンスを示す説明図である。
プログレッシブ形式で画面表示を行うには、本願出願人が平成１３年６月１９日に出願した特願２００１−１８５３８７号（特開２００３−５６９９号公報）に記載のプラズマディスプレイパネルの駆動方法を適用することができる。ただし、本電極構造ではＸ電極とＹ電極とが、それぞれ２つに分離されている。
【００７７】
本駆動シーケンスでは、各サブフィールドｓｆを、第１リセット期間ＴＲ1、第１アドレス期間ＴＡ1、第２リセット期間ＴＲ2、第２アドレス期間ＴＡ2、およびサスティン（維持放電）期間ＴＳで構成する。
【００７８】
さらに、第１リセット期間ＴＲ1を、第１工程ＴＲ1a，第２工程ＴＲ1b，第３工程ＴＲ1cの３つのシーケンスで構成する。
【００７９】
また、第２リセット期間ＴＲ2も、第１工程ＴＲ2a，第２工程ＴＲ2b，第３工程ＴＲ2cの３つのシーケンスで構成する。
【００８０】
全体の動作としては、表示電極Ｘを、配列順位が奇数か偶数かでＸodd電極とＸeven電極に分け、Ｘodd電極を使用する表示ラインに対しては第１アドレス期間でアドレスを行い、Ｘeven電極を使用する表示ラインに対しては第２アドレス期間でアドレスを行った上で、サスティン期間に全表示ラインを動作させることにより、プログレッシブ表示を行う。
【００８１】
第１リセット期間ＴＲ1は、次の第１アドレス期間ＴＡ1におけるアドレス放電を正常に動作させるための準備期間である。第１アドレス期間ＴＡ1では、Ｘodd電極を使用する表示ラインに対してのみアドレスを行う。したがって、第１リセット期間ＴＲ1では、Ｘodd電極を使用する表示ラインをアドレス放電が可能な状態にし、Ｘeven電極を使用する表示ラインをアドレス放電が発生しない状態にする。
【００８２】
まず、第１リセット期間の第１工程ＴＲ1aにおいて、全表示ラインをアドレス放電が不可能な電荷状態にする（アドレス不能化）。その上で、Ｘodd電極を使用する表示ラインのみ、第２工程ＴＲ1bで書き込みを行い、第３工程ＴＲ1cで電荷を調整し、アドレス放電が可能な状態にする。この第２工程ＴＲ1bおよび第３工程ＴＲ1cでは、Ｘeven電極を使用する表示ラインは反応させず、アドレス放電が発生しない状態のままにする。
【００８３】
次に、第１アドレス期間ＴＡ1において、Ｙ電極にスキャンパルスを上から順次印加し、Ａ電極にアドレスパルスを印加することによりアドレスを行う。第１アドレス期間ＴＡ1は、Ｘodd電極を使用する表示ラインのみがアドレス放電可能な状態であるため、Ｙ電極のＸodd電極と隣接する表示ラインのみがアドレスされる。アドレスされる表示ラインは順に表示ライン１，４，５，８，９，…で、以下２ライン毎にアドレスされる。したがって、Ａ電極に印加されるアドレスパルスもこれらの順番に合わせる必要がある。
【００８４】
第２リセット期間ＴＲ2は、次の第２アドレス期間ＴＡ2におけるアドレス放電を正常に動作させるための準備期間である。第２アドレス期間ＴＡ2では、第１アドレス期間ＴＡ1とは逆に、Ｘeven電極を使用する表示ラインに対してのみアドレスを行う。よって、この第２リセット期間ＴＲ2では、第１リセット期間ＴＲ1の、Ｘodd電極を使用する表示ラインとＸeven電極を使用する表示ラインを逆にしたシーケンスとなる。
【００８５】
第２アドレス期間ＴＡ2は、第１アドレス期間ＴＡ1と同様、Ｙ電極にスキャンパルスを上から順次印加し、Ａ電極にアドレスパスルを印加することによりアドレスを行うシーケンスである。第２アドレス期間ＴＡ2は、Ｙ電極のＸeven電極と隣接する表示ラインのみがアドレス可能であるため、アドレスされる表示ラインは順に表示ライン２，３，６，７，…で、以下２ライン毎にアドレスされる。
【００８６】
以上で、全ての表示ラインのアドレスが完了する。この後、サスティン期間ＴＳで維持放電を行うことによって、プログレッシブ表示を行う。
【００８７】
図１５は本電極構造のＰＤＰをプログレッシブ形式で駆動するための印加電圧波形を示す説明図である。
【００８８】
本駆動による印加電圧波形は以下の電圧パルスで構成されている。
・Ｘ電極に印加される、到達電圧Ｖqの鈍波パルスＰrx1
・Ｘ電極に印加される、電圧Ｖxの方形波パルスＰrx2
・Ｘ電極に印加される、電圧Ｖsの方形波パルスＰrx3
・Ｙ電極に印加される、到達電圧Ｖyの鈍波パルスＰry1
・Ｙ電極に印加される、到達電圧Ｖsの鈍波パルスＰry2
・Ｙ電極に印加される、最低電圧Ｖy、振幅ＶscのスキャンパルスＰy
・Ａ電極に印加される、電圧Ｖaの方形波パルスＰra
・Ａ電極に印加される、電圧ＶaのアドレスパルスＰa
・Ｘ電極およびＹ電極に印加される、電圧ＶsのサスティンパルスＰs
【００８９】
各電圧の典型例を次に示す。
Ｖq＝−１４０Ｖ、Ｖx＝９０Ｖ、Ｖs＝１７０Ｖ、Ｖy＝−１７０Ｖ、
Ｖsc＝１２０Ｖ、Ｖa＝７０Ｖ
【００９０】
第１リセット期間ＴＲ1の第１工程ＴＲ1a，第２工程ＴＲ1b，第３工程ＴＲ1cは以下のようになる。
第１工程ＴＲ1a（アドレス不能化）は、パルスＰraとパルスＰry1で構成され、Ｘ電極はＸodd電極およびＸeven電極ともに０Ｖ（接地レベル）である。パルスＰraとパルスＰry1が印加された状態は、アドレス時にＡ−Ｙ電極間に印加される電圧状態と同じであるため、第１工程ＴＲ1aの後はアドレス放電が発生しない電荷状態となる。パルス幅は１００マイクロ秒程度である。
【００９１】
第２工程ＴＲ1b（Ｘodd電極側のみの書き込み）は、Ｘodd電極はパルスＰrx1、Ｘeven電極はパルスＰrx3、Ｙ電極はパルスＰry2、Ａ電極は０Ｖで構成される。ここで、Ｘodd電極はＹ電極と逆極性であり、Ｘeven電極はＹ電極と同極性であるため、Ｘodd電極側のみ書き込まれる。パルス幅は１００マイクロ秒程度である。
【００９２】
第３工程ＴＲ1c（電荷調整）は、Ｘodd電極はパルスＰrx2、Ｘeven電極は０Ｖ、Ｙ電極はパルスＰry1、Ａ電極は０Ｖで構成される。Ｘodd電極側で、第２工程ＴＲ1bで書き込まれた電荷がパルスＰrx2およびパルスＰry1で調整され、アドレスに適した電荷状態となる。Ｘeven電極側は、第２工程ＴＲ1bで書き込まれていないため、ここでは反応しない。パルス幅は１２０マイクロ秒程度である。
【００９３】
第１アドレス期間ＴＡ1は、Ｘodd電極はパルスＰrx2、Ｘeven電極は０Ｖ、Ｙ電極はパルスＰy、Ａ電極はパルスＰaで構成され、Ｘodd電極を使用する表示ラインがアドレスされる。各スキャンパルスの幅は１．２〜１．７マイクロ秒である。
【００９４】
第２リセット期間ＴＲ2は、第１リセット期間ＴＲ1のＸodd電極とＸeven電極を入れ替えた波形となり、Ｘeven電極のみをアドレスが可能な状態にする。
第２アドレス期間ＴＡ2は、Ｘeven電極はパルスＰrx2、Ｘodd電極は０Ｖ、Ｙ電極はパルスＰy、Ａ電極はパルスＰaで構成され、Ｘeven電極を使用する表示ラインがアドレスされる。各スキャンパルスの幅は１．２〜１．７マイクロ秒である。
【００９５】
サスティン期間ＴＳは、Ｘ電極およびＹ電極に交互にパルスＰsを印加することによって維持放電を行う。
【００９６】
以上述べたように、各Ｘ電極を奇数表示ライン用の第１電極Ｘａと偶数表示ライン用の第２電極Ｘｂとに分離する。また、各Ｙ電極を奇数表示ライン用の第１電極Ｙａと偶数表示ライン用の第２電極Ｙｂとに分離する。そして、Ｘ電極については、奇数表示ライン用の他方の第１電極Ｘａと偶数表示ライン用の他方の第２電極Ｘｂとを接続し、Ｙ電極についても、奇数表示ライン用の他方の第１電極Ｙａと偶数表示ライン用の他方の第２電極Ｙｂとを接続する。これにより、電極の引き出し線を増加させることなく、奇数表示ラインと偶数表示ラインとの放電の干渉を防止することができる。
【００９７】
これにより、直前のサブフィールドで千鳥パターンのような特定パターンを発光表示した場合であっても、リセット放電の際に、発光セルと非発光セルとの間の残留壁電荷が均等になるので、アドレス放電の干渉が加速されることがない。すなわち、放電干渉を低減し、かつ、リセット不良による電荷アンバランスを低減することにより、良好な表示を行うことができる。
【００９８】
【発明の効果】
本発明によれば、リセット不良が低減され、アドレス時の放電干渉を抑えることができ、消灯チラツキや余剰発光といった表示不良を低減することができる。
【図面の簡単な説明】
【図１】本発明のプラズマディスプレイ装置に用いられるＰＤＰの構成を示す部分分解斜視図である。
【図２】実施形態の表示電極の詳細構成を示す説明図である。
【図３】実施形態の表示電極の形状を櫛歯状にした例を示す説明図である。
【図４】実施形態の透明電極の形状をＴ字状にした例を示す説明図である。
【図５】実施形態の分離スリットに放電障壁を設けた例を示す説明図である。
【図６】実施形態の分離スリットに光遮蔽体を配置した例を示す説明図である。
【図７】実施形態のアドレス電極のＹ電極対応位置に島状のパッドを形成した例を示す説明図である。
【図８】実施形態のＰＤＰの駆動回路を示すブロック図である。
【図９】実施形態のＰＤＰの駆動方法を示す説明図である。
【図１０】図９の駆動方法で駆動する際に印加する電圧波形を示す説明図である。
【図１１】電極を分離しない従来のＡＬｉＳ構造のＰＤＰを駆動する際に印加する電圧波形を示す説明図である。
【図１２】アドレス放電の広がりが防止される様子を示す説明図である。
【図１３】電極を分離していない場合のアドレス放電が広がる様子を示す比較例である。
【図１４】本電極構造のＰＤＰをプログレッシブ形式で駆動するための駆動シーケンスを示す説明図である。
【図１５】本電極構造のＰＤＰをプログレッシブ形式で駆動するための印加電圧波形を示す説明図である。
【図１６】従来のＰＤＰを平面的に見た状態を示す説明図である。
【図１７】従来のＰＤＰの駆動回路を示すブロック図である。
【符号の説明】
１０ ＰＤＰ
１１ 前面側の基板
１２ 透明電極
１３ バス電極
１７，２４ 誘電体層
２１ 背面側の基板
２８Ｒ、２８Ｇ、２８Ｂ 蛍光体層
２９ 隔壁
３０ 放電空間
３１ Ｘ電極ドライバ回路
３２ Ｙスキャンドライバ
３３ Ｙ電極ドライバ回路
３４ アドレスドライバ回路
３５ 制御回路部
Ａ アドレス電極
Ｂ 放電障壁
Ｃ 光遮蔽体
Ｌ 表示ライン
Ｓ 分離スリット
Ｘ、Ｙ 表示電極
Ｘａ，Ｙａ 奇数表示ライン用の第１電極
Ｘｂ，Ｙｂ 偶数表示ライン用の第２電極
【発明の属する技術分野】
本発明は、プラズマディスプレイパネルに関し、さらに詳しくは、プラズマディスプレイ装置に用いられるプラズマディスプレイパネル（以下、ＰＤＰという）の電極構造に関する。ＰＤＰは、広視野角をもった薄型表示デバイスとして注目されており、ハイビジョン分野などへの用途拡大に向けて高精細化および大画面化が進められている。
【０００２】
【従来の技術】
プラズマディスプレイ装置に用いられるＰＤＰとして、高精細化を図るために、表示電極を、隣接する電極どうしを電極対として面放電が生じるように配置したものが知られている（例えば、特許文献１参照）。
【０００３】
図１６はこのＰＤＰを平面的に見た状態を示す説明図である。
このＰＤＰでは、複数の表示電極Ｘn（ｎは任意の自然数）と表示電極Ｙnが画面の列方向に、面放電が発生できる間隔たとえば等間隔に配置されており、隣り合う表示電極Ｘ，Ｙ間と表示電極Ｙ，Ｘ間が全て面放電可能な表示ラインＬとなっている。そして、表示電極Ｘ，Ｙに対して垂直に交差する方向に複数の選択用電極としてのアドレス電極Ａが配置され、アドレス電極Ａとアドレス電極Ａとの間には隔壁２９が配置されている。表示ラインＬとアドレス電極Ａとの交差部がセル（単位発光領域）となる。なお、表示電極Ｘは、維持放電用の電極であるため維持電極と呼ばれたり、単にＸ電極と呼ばれたりもする。また、表示電極Ｙは、スキャン用の電極であるためスキャン電極と呼ばれたり、単にＹ電極と呼ばれたりもする。
【０００４】
図１７はこのＰＤＰの駆動回路を示すブロック図である。
Ｘ1〜n電極はＸ電極ドライバ回路４１に接続され、Ｙ1〜n電極はＹスキャンドライバ４２を介してＹ電極ドライバ回路４３に接続され、アドレス電極Ａ1〜nはアドレスドライバ回路４４に接続されている。そして、Ｘ電極ドライバ回路４１、Ｙ電極ドライバ回路４３およびアドレスドライバ回路４４は、制御回路部４５に接続され、この制御回路部４５によってＰＤＰの駆動が制御されるようになっている。
【０００５】
このＰＤＰでは、Ｘ電極とＹ電極とで面放電のための電極対を構成する。このため、隣り合う２行の表示ラインに１本のＹ電極がスキャン電極として共用されることになる。つまり、発光させるべきセルを選択するための選択用放電（以後「アドレス放電」という）を発生させる際に、奇数行の表示ラインＬ2n-1と偶数行の表示ラインＬ2nとで１本のＹn電極が共用される。なお、この表示電極が隣接する電極の全ての電極間で面放電を生じるよう配置された構造のＰＤＰを、この明細書では、ＡＬｉＳ（Alternate Lighting of Surfaces）構造のＰＤＰと呼ぶ。
【０００６】
このＡＬｉＳ構造のＰＤＰでは、画面の表示は、インタレース形式で行う。すなわち、１フレームを、奇数表示ラインを表示する奇数フィールドと、偶数表示ラインを表示する偶数フィールドとで構成し、各奇数フィールドと偶数フィールドを、さらに重み付けをした複数のサブフィールド（以後、サブフィールドを「ｓｆ」という）で構成する。
【０００７】
そして、奇数フィールドの各ｓｆでは、Ｙ1〜n電極に順次走査用の電圧を印加し、その間に所望のアドレス電極Ａに選択用の電圧を印加し、アドレス電極ＡとＹ電極間でアドレス放電を発生させてＹ電極の誘電体層上に壁電荷を形成することで、発光させるべきセルを選択する。そして、Ｘn電極とＹn電極間に交互に維持電圧を印加して維持放電を発生させることで、奇数表示ラインの表示を行う。
【０００８】
次に、偶数フィールドの各ｓｆでは、再度Ｙ1〜n電極に順次走査用の電圧を印加して、Ｙ電極の誘電体層上に壁電荷を形成し、Ｙn電極とＸn+1電極間に交互に維持電圧を印加して維持放電を発生させることで、偶数表示ラインの表示を行い、これにより、全ての表示ラインの表示を行うようにしている。
【０００９】
このＡＬｉＳ構造のＰＤＰでは、Ｘ電極とＹ電極と間の領域を全てセル領域として利用することができるため、画面の高精細化が可能である。
【００１０】
【特許文献１】
特開平９−１６０５２５号公報（図１）
【００１１】
【発明が解決しようとする課題】
しかしながら、単位面積あたりの画素数を増加させて高精細化を図ると、セルどうしが接近し、そのため放電の干渉が発生して表示動作が不安定になる。現在パネル構造の主流となっているストライプリブ構造（隔壁が縦方向に直線的に形成された構造、図１６参照）のＰＤＰでは、画面を横方向に区切る隔壁は設けられておらず、縦方向に隣接するセルについての放電の干渉が起こりやすい。
【００１２】
特に、ＡＬｉＳ構造のＰＤＰは、１本のＹ電極に付けた壁電荷を奇数表示ラインと偶数表示ラインとの両サイドで利用するパネル構造であるため、縦方向に隣接するセル間での放電の分離が困難となる。
【００１３】
ところで、一般に、１フレームを複数のｓｆで構成する階調駆動方式のＰＤＰでは、１つのｓｆが終了すると、そのｓｆの維持放電により生じた残留壁電荷を調整するために、リセット放電を発生させて、セルの初期化を行うようにしている（例えば、特許文献２参照）。
【００１４】
しかし、ＡＬｉＳ構造のＰＤＰでは、このセルの初期化の際、千鳥パターンのような特定パターンを画面表示したｓｆの後では、リセット放電を発生させても、発光セルと非発光セルとの残留壁電荷がアンバランスなままの状態となることがある。このように、セルの初期化が良好でない場合には、次のアドレス放電の際の放電の干渉がより加速される。また、このようにセルの初期化が良好に行われないと、アドレス放電がうまく発生せず、画素の表示が欠如したり、アドレス放電を発生させていないセルで維持放電が発生して、余剰発光となったりする等の不具合がある。
【００１５】
本発明は、このような事情を考慮してなされたもので、各主電極を、奇数表示ライン用の第１電極と偶数表示ライン用の第２電極とに分離するとともに、奇数表示ライン用の他方の第１電極と偶数表示ライン用の他方の第２電極とを接続することで、電極の引き出し線を増加させることなく、奇数表示ラインと偶数表示ラインとの放電の干渉を防止することを目的とするものである。
【００１６】
【特許文献２】
特開平１０−２０７４１７号公報。
【００１７】
【課題を解決するための手段】
本発明は、放電空間を形成する一対の基板間に、隣接する電極どうしを電極対として面放電が生じるように配置された複数の主電極と、それらの主電極と交差する方向に配置された複数の選択用電極とを備え、隣接する全ての主電極間に表示ラインが設定されるとともに、表示ラインと選択用電極との交差部にセルが設定され、発光させるべきセルを選択するための選択放電を発生させる際に、隣り合う奇数表示ラインと偶数表示ラインとで一本の主電極がスキャン用の電極として共用される電極構造のプラズマディスプレイパネルであって、前記主電極は、奇数表示ラインで面放電を発生させるための第１電極部と、その第１電極部と分離スリットによって電気的に絶縁され偶数表示ラインで面放電を発生させるための第２電極部とに分離され、かつ分離された第１電極部との間で奇数表示ラインを構成する他方の第１電極部が、分離された第２電極部との間で偶数表示ラインを構成する他方の第２電極部に電気的に接続されてなることを特徴とするプラズマディスプレイパネルである。
【００１８】
本発明によれば、各主電極が、奇数表示ライン用の第１電極部（以下「部」を省略）と偶数表示ライン用の第２電極部（以下「部」を省略）とに分離されているので、奇数表示ラインと偶数表示ラインとで放電の干渉が発生しない。また、奇数表示ライン用の他方の第１電極と偶数表示ライン用の他方の第２電極とが接続されているので、主電極を分離しても、電極の引き出し線を分離前の本数に抑えて、電極を駆動回路に接続することができる。
【００１９】
【発明の実施の形態】
本発明において、一対の基板としては、ガラス、石英、セラミック等の基板や、これらの基板上に、電極、絶縁膜、誘電体層、保護膜等の所望の構成物を形成した基板が含まれる。
【００２０】
複数の主電極は、一対の基板のいずれか一方の基板上に、隣接する電極どうしを電極対として面放電が生じるように配置されていればよく、当該分野で公知の各種の材料と方法を適用して形成することができる。具体的には、例えば、ＩＴＯ、ＳｎＯ2などの透明な導電性材料や、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属の導電性材料を用いて形成することができる。
【００２１】
主電極は、たとえば印刷などの厚膜形成技術を用いて形成してもよい。また、物理的堆積法または化学的堆積法からなる薄膜形成技術とフォトエッチングの技術を用いて形成してもよい。厚膜形成技術としては、スクリーン印刷法などが挙げられる。薄膜形成技術の内、物理的堆積法としては、蒸着法やスパッタ法などが挙げられる。化学的堆積方法としては、熱ＣＶＤ法や光ＣＶＤ法、あるいはプラズマＣＶＤ法などが挙げられる。フォトエッチングの技術としては、当該分野で公知のリソグラフィー技術とエッチング技術を適用することができる。
【００２２】
選択用電極は、主電極と交差する方向に配置されていればよく、主電極と同様の材料と方法を用いて形成することができる。ただし、選択用電極は、一般に背面側の基板に形成されることが多く、その場合には、光透過性が要求されないので、ＩＴＯ、ＳｎＯ2などの透明な導電性材料を用いず、Ａｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒなどの金属の導電性材料だけを用いて形成される。
【００２３】
本発明においては、各主電極を、奇数表示ラインで面放電を発生させるための第１電極と、偶数表示ラインで面放電を発生させるための第２電極とに分離し、第１電極と第２電極とを分離スリットによって電気的に絶縁する。そして、さらに、分離された第１電極と奇数表示ラインを介して面放電を発生させる他方の第１電極と、分離された第２電極と偶数表示ラインを介して面放電を発生させる他方の第２電極とを、互いに電気的に接続する。
【００２４】
第１電極と第２電極は、分離スリットによって電気的に絶縁されていればよく、この分離スリットには、空気を絶縁物とする空間を設けてもよいし、ガラス、セラミックス、樹脂などの絶縁物を配置してもよい。
【００２５】
また、他方の第１電極と他方の第２電極とは、互いに電気的に接続されていればよい。この接続は、どのような接続であってもよいが、前面側の基板または背面側の基板の表示領域外に配線用の電極を形成して接続することが望ましい。
【００２６】
駆動回路は、表示データに応じて、上記のプラズマディスプレイパネルの電極に駆動電圧を供給できるものであればよい。
【００２７】
上記の構成において、第１電極及び第２電極は、それぞれ帯状のバス電極と、そのバス電極から面放電間隙に向けて延出された突起形状の透明電極として形成することが望ましい。
【００２８】
第１電極と第２電極との間の分離スリットの少なくとも選択用電極と平面的に見て交差する位置には、第１電極と第２電極との放電の干渉を防止する放電障壁を設けることが望ましい。
【００２９】
第１電極と第２電極との間の分離スリットの位置には、光遮蔽体を設けておくことが望ましい。これによりパネルの反射率を低減させることができる。
【００３０】
スキャン電極として用いられる第１電極および第２電極と平面的に見て重なる位置の選択用電極には、島状のパッドを形成しておいてもよい。これにより、スキャン電極として用いられる主電極と選択用電極との間で発生される選択用放電をスムーズに発生させることができる。
【００３１】
駆動回路は、上記ＰＤＰに対し、１フレームを奇数フィールドと偶数フィールドで構成して画面表示を行い、奇数フィールドでは、奇数表示ラインを介して対向する第１電極間どうしで表示放電を発生させ、偶数フィールドでは、偶数表示ラインを介して対向する第２電極間どうしで表示放電を発生させるようにしてもよい。
【００３２】
また、駆動回路は、上記ＰＤＰに対し、奇数フィールドの表示放電の期間では、奇数表示ラインの表示放電を全て同じタイミングで発生させ、偶数フィールドの表示放電の期間では、偶数表示ラインの表示放電を全て同じタイミングで発生させるようにしてもよい。
【００３３】
さらに、駆動回路は、上記ＰＤＰに対し、奇数フィールドの表示放電の期間では、奇数表示ラインの表示放電を、奇数表示ライン中の奇数番目と偶数番目とで時間的に異なるタイミングで発生させ、偶数フィールドの表示放電の期間では、偶数表示ラインの表示放電を、偶数表示ライン中の奇数番目と偶数番目とで時間的に異なるタイミングで発生させるようにしてもよい。
【００３４】
あるいは、駆動回路は、上記ＰＤＰに対し、奇数フィールド及び偶数フィールドを、それぞれ複数のサブフィールドで構成し、各サブフィールドにセルの電荷を均一にするためのリセット放電を発生させるリセット期間と、発光させるべきセルを選択するための選択放電を発生させる選択期間とを設定して画面表示を行い、リセット期間において、奇数表示ラインを介して対向する第１電極間どうし、および偶数表示ラインを介して対向する第２電極間どうしに、正極性または負極性のパルス電圧を印加して、リセット放電を発生させるようにしてもよい。
【００３５】
また、駆動回路は、上記ＰＤＰに対し、奇数フィールド及び偶数フィールドを、それぞれ複数のサブフィールドで構成し、各サブフィールドにセルの電荷を均一にするためのリセット放電を発生させるリセット期間と、発光させるべきセルを選択するための選択放電を発生させる選択期間とを設定して画面表示を行い、選択期間において、分離された第１電極と第２電極に対し、異なる電位を印加して選択放電を発生させるようにしてもよい。
【００３６】
以下、図面に示す実施の形態に基づいて本発明を詳述する。なお、本発明はこれによって限定されるものではなく、各種の変形が可能である。
【００３７】
図１は本発明のプラズマディスプレイ装置に用いられるＰＤＰの構成を示す部分分解斜視図である。このＰＤＰはカラー表示用のＡＣ型３電極面放電形式のＰＤＰである。
【００３８】
本ＰＤＰ１０は、前面側（表示面側）の基板１１を含む前面側のパネルアセンブリと、背面側の基板２１を含む背面側のパネルアセンブリから構成されている。前面側の基板１１と背面側の基板２１としては、ガラス基板、石英基板、セラミックス基板等を使用することができる。
【００３９】
前面側の基板１１の内側面には、水平方向に複数の表示電極Ｘと表示電極Ｙがすべての隣接する電極間で面放電を生じるように等間隔に形成されている。そして、各表示電極Ｘは奇数表示ライン用の第１表示電極Ｘａと偶数表示ライン用の第２表示電極Ｘｂとに分離されている。また、各表示電極Ｙも奇数表示ライン用の第１表示電極Ｙａと偶数表示ライン用の第２表示電極Ｙｂとに分離されている。各表示電極Ｘａ，Ｘｂ，Ｙａ，Ｙｂは、ＩＴＯ、ＳｎＯ2などの幅の広い透明電極１２と、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ及びそれらの積層体（例えばＣｒ／Ｃｕ／Ｃｒの積層構造）等からなる金属製の幅の狭いバス電極１３から構成されている。これらの表示電極は、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とフォトエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。
【００４０】
表示電極Ｘ，Ｙの上には、それらの表示電極を覆うように交流（ＡＣ）駆動用の誘電体層１７が形成されている。誘電体層１７は、低融点ガラスペーストを、前面側の基板１１上にスクリーン印刷法で塗布し、焼成することにより形成している。
【００４１】
誘電体層１７の上には、表示の際の放電により生じるイオンの衝突による損傷から誘電体層１７を保護するための保護膜１８が形成されている。この保護膜は、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等からなる。
【００４２】
背面側の基板２１の内側面には、平面的にみて表示電極Ｘ，Ｙと交差する方向に複数のアドレス電極（選択用電極であり、信号電極やデータ電極などとも呼ばれる）Ａが形成され、そのアドレス電極Ａを覆って誘電体層２４が形成されている。アドレス電極Ａは、スキャン用の表示電極Ｙａ，Ｙｂとの交差部で発光セルを選択するためのアドレス放電を発生させるものであり、Ｃｒ／Ｃｕ／Ｃｒの３層構造で形成されている。このアドレス電極Ａは、その他に、例えばＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ等で形成することもできる。アドレス電極Ａも、表示電極と同様に、Ａｇ、Ａｕについてはスクリーン印刷のような厚膜形成技術を用い、その他については蒸着法、スパッタ法等の薄膜形成技術とフォトエッチング技術を用いることにより、所望の本数、厚さ、幅及び間隔で形成することができる。誘電体層２４は、誘電体層１７と同じ材料、同じ方法を用いて形成することができる。
【００４３】
隣接するアドレス電極Ａとアドレス電極Ａとの間の誘電体層２４上には、複数の隔壁２９が形成されている。隔壁２９は、サンドブラスト法、印刷法、フォトエッチング法等により形成することができる。例えば、サンドブラスト法では、低融点ガラスフリット、バインダー樹脂、溶媒等からなるガラスペーストを誘電体層２４上に塗布して乾燥させた後、そのガラスペースト層上に隔壁パターンの開口を有する切削マスクを設けた状態で切削粒子を吹きつけて、マスクの開口に露出したガラスペースト層を切削し、さらに焼成することにより形成する。また、フォトエッチング法では、切削粒子で切削することに代えて、バインダー樹脂に感光性の樹脂を使用し、マスクを用いた露光及び現像の後、焼成することにより形成する。
【００４４】
隔壁２９の側面及び隔壁間の誘電体層２４上には、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層２８Ｒ、２８Ｇ、２８Ｂが形成されている。蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末とバインダー樹脂と溶媒とを含む蛍光体ペーストを隔壁２９間の凹溝状の放電空間内にスクリーン印刷、又はディスペンサーを用いた方法などで塗布し、これを各色毎に繰り返した後、焼成することにより形成している。この蛍光体層２８Ｒ、２８Ｇ、２８Ｂは、蛍光体粉末と感光性材料とバインダー樹脂とを含むシート状の蛍光体層材料（いわゆるグリーンシート）を使用し、フォトリソグラフィー技術で形成することもできる。この場合、所望の色のシートを基板上の表示領域全面に貼り付けて、露光、現像を行い、これを各色毎に繰り返すことで、対応する隔壁間に各色の蛍光体層を形成することができる。
【００４５】
ＰＤＰ１０は、上記した前面側のパネルアセンブリと背面側のパネルアセンブリとを、表示電極Ｘ、Ｙとアドレス電極Ａとが交差するように対向配置し、周囲を封止し、隔壁２９で囲まれた放電空間３０に放電ガスを充填することにより作製されている。このＰＤＰでは、表示電極Ｘａ，Ｙａ間の奇数表示ラインとアドレス電極Ａとの交差部の放電空間３０、および表示電極Ｘｂ，Ｙｂ間の偶数表示ラインとアドレス電極Ａとの交差部の放電空間３０が、表示の最小単位である１つのセル領域（単位発光領域）となる。１画素はＲ、Ｇ、Ｂの３つのセルで構成される。
【００４６】
図２は表示電極の詳細構成を示す説明図である。
表示電極は、Ｘ側の電極に関しては、各Ｘ電極が、奇数表示ラインＬoddを表示するためのＸａ電極（第１電極）と、偶数表示ラインＬevenを表示するためのＸｂ電極（第２電極）とに、分離スリットＳを隔てて電気的に分離されている。また、Ｙ側の電極に関しても同様に、各Ｙ電極が、奇数表示ラインＬoddを表示するためのＹａ電極（第１電極）と、偶数表示ラインＬevenを表示するためのＹｂ電極（第２電極）とに、分離スリットＳを隔てて電気的に分離されている。
【００４７】
そして、分離されたＸａ電極と奇数表示ラインＬoddを介して面放電を発生させるＹａ電極と、分離されたＸｂ電極と偶数表示ラインＬevenを介して面放電を発生させるＹｂ電極とが、互いに電気的に接続されている。同様に、分離されたＹａ電極と奇数表示ラインＬoddを介して面放電を発生させるＸａ電極と、分離されたＹｂ電極と偶数表示ラインＬevenを介して面放電を発生させるＸｂ電極とが、互いに電気的に接続されている。そして、この接続されたＹａ電極とＹｂ電極が一本のＹ電極として基板の一方端に引き出され、接続されたＸａ電極とＸｂ電極が一本のＸ電極として基板の他方端に引き出されている。
【００４８】
図中Ｈは画面の表示領域であり、一方のＹａ電極と２表示ライン越えた他方のＹｂ電極との接続、および一方のＸａ電極と２表示ライン越えた他方のＸｂ電極との接続は、それぞれ前面側の基板の画面の表示領域Ｈ外に接続用の電極を形成することにより行われ、基板の一方と他方の端部に引き出されている。
【００４９】
本発明の電極構造と比較して、Ｙ電極が、Ｙａ電極とＹｂ電極のように分離されていない場合には、Ｙ電極の両側にあるセルに対してリセット放電を行うため、放電の始まりの差がリセット後における電荷アンバランスを助長することがあった。しかし、本発明の電極構造であれば、隣接しているＹ電極が、Ｙａ電極とＹｂ電極として電気的に分離されているため、それぞれの表示セルに対して、独立にリセット放電を発生させて、セルの初期化を確実に行うことができる。これにより、千鳥パターンのような特定パターンを画面表示したｓｆの後でも、セルの初期化が確実に行われるので、表示品位を向上させることができる。
【００５０】
また、奇数表示ラインＬoddと偶数表示ラインＬevenを挟んで対向するＸａ電極とＸｂ電極を接続するとともに、Ｙａ電極とＹｂ電極を接続するようにしたので、電極の引き出し線については、従来のＡＬｉＳ構造のＰＤＰと同じ本数とすることができる。
【００５１】
本発明の電極構造において、放電スリット（表示ラインＬのスリット）と分離スリットは任意に設定してよい。分離スリットを放電スリットより小さくした場合には、維持放電における放電がより伸びるので高輝度化が可能である。すなわち、たとえば、Ｘｂ電極−Ｙｂ電極間で維持放電を発生させた場合、Ｘｂに隣接するＸａ電極と、Ｙｂに隣接するＹａ電極まで放電が伸びるので、高輝度化が可能である。
【００５２】
一方、分離スリットを放電スリットより大きくした場合は、維持放電の伸びを抑えることができるため、放電の拡散によるマージンへの影響を少なくすることができる。このように、分離スリットと放電スリットに関しては、マージン、輝度等の総合的評価で決定すればよい。
【００５３】
また、本発明におけるセル構造において、バス電極の位置も任意に設定することができる。バス電極を放電スリット付近に配置した場合には、放電が始まる部分の電気抵抗が低いので、放電開始電圧を低減することができる。逆に、バス電極を分離スリット付近に配置した場合には、放電強度の弱い部分を遮光することとなるので、放電スリット付近に配置した場合よりも高輝度化を図ることができる。
【００５４】
図３は表示電極の形状を櫛歯状にした例を示す説明図である。
上述の表示電極はストレート構造のものを示したが、この例では、透明電極１２を、帯状のバス電極１３から面放電間隙に向けて延出された突起形状としており、表示電極の形状が全体として櫛歯状になっている。
【００５５】
図４は透明電極の形状をＴ字状にした例を示す説明図である。
この例では、透明電極１２を、帯状のバス電極１３から面放電間隙に向けて延出されたＴ字状としている。
図３および図４に示したように、透明電極１２を突起状電極とすることにより、ピーク電流の集中を防ぐことができる。
【００５６】
図５は分離スリットに放電障壁を設けた例を示す説明図である。
この例は、分離したＸａ電極とＸｂ電極との間の分離スリットＳ、および分離したＹａ電極とＹｂ電極との間の分離スリットＳに、放電障壁Ｂを設けた例である。この放電障壁Ｂは、平面的に見てアドレス電極Ａと重なる位置に設けている。この放電障壁Ｂは、隔壁２９と同じ材料を用いて、隔壁２９と同時に形成する。つまり、誘電体層２４の上に、隔壁２９と同じ高さで形成する。
【００５７】
この例では、隔壁２９と同じ高さの放電障壁Ｂを、平面的に見てアドレス電極Ａと重なる位置に設けているが、隔壁２９よりも低い高さの放電障壁Ｂを分離スリットＳ全体に配置してもよい。
この放電障壁Ｂにより、Ｘａ電極とＸｂ電極との間の放電の干渉、およびＹａ電極とＹｂ電極との間の放電の干渉を防止する。
【００５８】
図６は分離スリットに光遮蔽体を配置した例を示す説明図である。
この例は、分離したＸａ電極とＸｂ電極との間の分離スリットＳ、および分離したＹａ電極とＹｂ電極との間の分離スリットＳに、光遮蔽体Ｃを配置した例である。この光遮蔽体Ｃは、分離スリットＳ全体に配置している。
【００５９】
この光遮蔽体Ｃは、たとえば黒色顔料を添加した低融点ガラスペーストなどを用い、この低融点ガラスペーストを、電極形成後に分離スリットに塗布して焼成することにより形成する。この光遮蔽体Ｃを分離スリットＳに配置することにより、パネルの反射率を低減させることができる。
【００６０】
図７はアドレス電極のＹ電極対応位置に島状のパッドを形成した例を示す説明図である。
この例は、スキャン電極として用いられるＹａ電極と平面的に見て重なるアドレス電極Ａの位置と、Ｙｂ電極と平面的に見て重なるアドレス電極Ａの位置とに、島状のパッドＰを、それぞれ形成した例である。
これにより、アドレス放電を発生させる際のアドレス電極ＡとＹａ電極との間の放電、およびアドレス電極ＡとＹｂ電極との間の放電を、スムーズに生じさせることができる。
【００６１】
図８はＰＤＰの駆動回路を示すブロック図である。
Ｘａ電極とＸｂ電極が接続されたＸ1〜n電極は、Ｘ電極ドライバ回路３１に接続され、Ｙａ電極とＹｂ電極が接続されたＹ1〜n電極は、Ｙスキャンドライバ３２を介してＹ電極ドライバ回路３３に接続され、アドレス電極Ａ1〜nはアドレスドライバ回路３４に接続されている。そして、Ｘ電極ドライバ回路３１、Ｙ電極ドライバ回路３３およびアドレスドライバ回路３４は、制御回路部３５に接続され、この制御回路部３５によってＰＤＰの駆動が制御されるようになっている。
【００６２】
図９（ａ）および図９（ｂ）は本電極構造のＰＤＰの駆動方法を示す説明図であり、図１０はその駆動方法で駆動する際に印加する電圧波形を示す説明図である。この電圧波形印加の制御は制御回路部３５にて行う。
本電極構造のＰＤＰでは、画面の表示をインタレース形式で行うこともできるし、プログレッシブ形式で行うこともできる。
【００６３】
まず、インタレース形式で画面表示を行う場合について説明する。
画面表示の際には、１フレームＦを、画面の奇数表示ラインを表示する奇数フィールドｆ1と、画面の偶数表示ラインを表示する偶数フィールドｆ2とで構成する。なお、必ずしもこの手順で表示する必要はなく、奇数フィールドで偶数表示ラインを表示し、偶数フィールドで奇数表示ラインを表示してもよい。
【００６４】
そして、各奇数フィールドｆ1と偶数フィールドｆ2を、さらに１：２：４：８：１６：３２：６４：１２８の比で重み付けをした複数のサブフィールドｓｆ1〜ｓｆ8で構成する（図９（ａ）参照）。
【００６５】
そして、各サブフィールドｓｆ1〜ｓｆ8の期間Ｔｓｆおいて、それぞれ、セルの電荷を初期化するリセット期間ＴＲと、発光させるべきセルを選択するアドレス期間ＴＡと、選択したセルを発光させる維持放電期間ＴＳを設定する（図９（ｂ）参照）。
【００６６】
そして、奇数フィールドの各ｓｆでは、リセット期間ＴＲでセルの初期化を行う。このリセット期間では、Ｙ電極に関しては、Ｙ1〜n電極の内の奇数番目のＹ1〜2n-1電極と、偶数番目のＹ2〜2n電極とに同じ波形の電圧を印加する。Ｘ電極に関しても、Ｘ1〜n電極の内の奇数番目のＸ1〜2n-1電極と、偶数番目のＸ2〜2n電極とに同じ波形の電圧を印加する。
【００６７】
次のアドレス期間ＴＡでは、Ｘ 2n-1 電極に電圧Ｖｘを印加した状態でＹ1〜n電極の内の奇数番目のＹ1〜2n-1電極に順次走査用の電圧−Ｖｙを印加してゆき、その間に所望のアドレス電極Ａに選択用の電圧Ｖａを印加し、アドレス電極ＡとＹａ，Ｘａ電極間でアドレス放電を発生させてＹａ，Ｘａ電極の誘電体層上に壁電荷を形成することで、発光させるべき奇数表示ラインのセルを選択する（図１０中、「前半ＡＤＤ」として示す）。なお、この前半ＡＤＤ期間中、Ｙｂ電極側ではＸ 2n 電極に電圧Ｖｘが印加されていないので、Ｙｂ，Ｘｂ電極間にて放電が発生せず、次の維持放電期間にて放電できる壁電荷が蓄積されない。次に、同様にして、Ｘ 2n 電極に電圧Ｖｘを印加した状態でＹ1〜n電極の内の偶数番目のＹ2〜2n電極に順次走査用の電圧を印加してゆき、発光させるべき奇数表示ラインのセルを選択する（図１０中、「後半ＡＤＤ」として示す）。
【００６８】
そして、次の維持放電期間ＴＳでは、Ｘn電極群とＹn電極群との間に交互に維持電圧を印加して維持放電を発生させる。このとき、奇数番目のＹ1〜2n-1電極群と奇数番目のＸ1〜2n-1電極群との間の放電のタイミングと、偶数番目のＹ2〜2n電極群と偶数番目のＸ2〜2n電極群との間の放電のタイミングとを、同一にする。つまり、全てのＹ電極に同波形の電圧を同位相で印加し、全てのＸ電極に同波形の電圧を同位相で印加し、これを交互に繰り返して、奇数表示ラインで維持放電を発生させる。そして、このサブフィールドをｓｆ1〜ｓｆ8まで繰り返すことにより、奇数表示ラインの表示を行う。
【００６９】
次に、偶数フィールドの各ｓｆでは、Ｘ 2n 電極に電圧Ｖｘを印加した状態で再度Ｙ1〜n電極の内の奇数番目のＹ 1 〜 2n-1 電極に順次走査用の電圧−Ｖｙを印加してゆき、その間に所望のアドレス電極Ａに選択用の電圧Ｖａを印加し、アドレス電極ＡとＹｂ，Ｘｂ電極間でアドレス放電を発生させてＹｂ，Ｘｂ電極の誘電体層上に壁電荷を形成することで、発光させるべき偶数表示ラインのセルを選択する。なお、Ｙａ電極側ではＸ 2n-1 電極に電圧Ｖｘが印加されていないので、Ｙａ，Ｘａ電極間にて放電が発生せず、次の維持放電期間にて放電できる壁電荷が蓄積されない。次に、同様にして、Ｘ 2n-1 電極に電圧Ｖｘを印加した状態でＹ1〜n電極の内の偶数番目のＹ 2 〜 2n 電極に順次走査用の電圧を印加してゆき、発光させるべき偶数表示ラインのセルを選択する。そして、Ｙn電極群とＸn+1電極群との間に交互に維持電圧を印加して、偶数表示ラインで維持放電を発生させる。そして、このサブフィールドをｓｆ1〜ｓｆ8まで繰り返すことにより、偶数表示ラインの表示を行い、これにより、全ての表示ラインの表示を行う。
【００７０】
各セルの発光は、維持放電によって発生された紫外線で蛍光体層中の蛍光体を励起して、蛍光体から所望の色の可視光を発生させることにより行われる。
【００７１】
上記の例では、維持放電期間ＴＳにおいて、奇数Ｘodd電極と奇数Ｙodd電極との間での放電発光と、偶数Ｘeven電極と偶数Ｙeven電極との間での放電発光とを、同じタイミングで行ったが、異なるタイミングで行うようにしてもよい。同じタイミングで行う場合には、維持放電周期を短くできる利点がある。一方、異なるタイミングで行った場合には、放電における回路負荷を軽減することができる。
【００７２】
また、本発明の電極構造では、Ｙ電極がＹａ電極とＹｂ電極として電気的に分離されているので、アドレス放電時にＹａ電極とＹｂ電極に対して異なる電位を印加することができる。その電位差によって、選択させるセルにはより選択的に放電を発生させることができ、さらに隣接セルに対する放電干渉を抑えることができる。また、図７に示したように、アドレス電極Ａに島状のパッドを形成した場合には、さらに選択的にアドレス放電を発生させることができる。
【００７３】
図１１は電極を分離しない従来のＡＬｉＳ構造のＰＤＰを駆動する際に印加する電圧波形を示す説明図である。
本発明の電極構造であれば、この図に示すような電圧波形を印加して、ＰＤＰの画面表示を行うこともできる。
【００７４】
図１０に示した電圧波形との違いは、維持放電期間ＴＳに印加する電圧波形のみである。この例では、奇数番目のＹ1〜2n-1電極群と奇数番目のＸ1〜2n-1電極群との間の放電のタイミングと、偶数番目のＹ2〜2n電極群と偶数番目のＸ2〜2n電極群との間の放電のタイミングを、逆相にしている。これを交互に行って奇数表示ラインの表示を行い、その後、偶数表示ラインの表示を行い、これにより、全ての表示ラインの表示を行う。
【００７５】
図１２はアドレス放電の広がりが防止される様子を示す説明図である。図１３は比較例であり、電極を分離していない場合のアドレス放電が広がる様子を示す説明図である。
図１３の比較例に示すように、電極を分離していない場合には、アドレス期間にＹ3電極を走査して、Ｙ3電極とアドレス電極Ａとの間で放電を発生させると、放電Ｄ1は、Ｙ3電極上全体まで少なくとも広がる。これに対し、本発明の電極構造のように電極を分離した場合には、図１２に示すように、アドレス期間にＹ3電極を走査して、Ｙ3電極とアドレス電極Ａとの間で放電を発生させても、放電Ｄ2は、Ｙ3電極に隣接するＹ4電極の電位によってアドレス放電の広がりが抑制され、局所的なアドレス放電を発生させることができる。
【００７６】
次に、プログレッシブ形式で画面を表示する場合について説明する。
図１４は本電極構造のＰＤＰをプログレッシブ形式で駆動するための駆動シーケンスを示す説明図である。
プログレッシブ形式で画面表示を行うには、本願出願人が平成１３年６月１９日に出願した特願２００１−１８５３８７号（特開２００３−５６９９号公報）に記載のプラズマディスプレイパネルの駆動方法を適用することができる。ただし、本電極構造ではＸ電極とＹ電極とが、それぞれ２つに分離されている。
【００７７】
本駆動シーケンスでは、各サブフィールドｓｆを、第１リセット期間ＴＲ1、第１アドレス期間ＴＡ1、第２リセット期間ＴＲ2、第２アドレス期間ＴＡ2、およびサスティン（維持放電）期間ＴＳで構成する。
【００７８】
さらに、第１リセット期間ＴＲ1を、第１工程ＴＲ1a，第２工程ＴＲ1b，第３工程ＴＲ1cの３つのシーケンスで構成する。
【００７９】
また、第２リセット期間ＴＲ2も、第１工程ＴＲ2a，第２工程ＴＲ2b，第３工程ＴＲ2cの３つのシーケンスで構成する。
【００８０】
全体の動作としては、表示電極Ｘを、配列順位が奇数か偶数かでＸodd電極とＸeven電極に分け、Ｘodd電極を使用する表示ラインに対しては第１アドレス期間でアドレスを行い、Ｘeven電極を使用する表示ラインに対しては第２アドレス期間でアドレスを行った上で、サスティン期間に全表示ラインを動作させることにより、プログレッシブ表示を行う。
【００８１】
第１リセット期間ＴＲ1は、次の第１アドレス期間ＴＡ1におけるアドレス放電を正常に動作させるための準備期間である。第１アドレス期間ＴＡ1では、Ｘodd電極を使用する表示ラインに対してのみアドレスを行う。したがって、第１リセット期間ＴＲ1では、Ｘodd電極を使用する表示ラインをアドレス放電が可能な状態にし、Ｘeven電極を使用する表示ラインをアドレス放電が発生しない状態にする。
【００８２】
まず、第１リセット期間の第１工程ＴＲ1aにおいて、全表示ラインをアドレス放電が不可能な電荷状態にする（アドレス不能化）。その上で、Ｘodd電極を使用する表示ラインのみ、第２工程ＴＲ1bで書き込みを行い、第３工程ＴＲ1cで電荷を調整し、アドレス放電が可能な状態にする。この第２工程ＴＲ1bおよび第３工程ＴＲ1cでは、Ｘeven電極を使用する表示ラインは反応させず、アドレス放電が発生しない状態のままにする。
【００８３】
次に、第１アドレス期間ＴＡ1において、Ｙ電極にスキャンパルスを上から順次印加し、Ａ電極にアドレスパルスを印加することによりアドレスを行う。第１アドレス期間ＴＡ1は、Ｘodd電極を使用する表示ラインのみがアドレス放電可能な状態であるため、Ｙ電極のＸodd電極と隣接する表示ラインのみがアドレスされる。アドレスされる表示ラインは順に表示ライン１，４，５，８，９，…で、以下２ライン毎にアドレスされる。したがって、Ａ電極に印加されるアドレスパルスもこれらの順番に合わせる必要がある。
【００８４】
第２リセット期間ＴＲ2は、次の第２アドレス期間ＴＡ2におけるアドレス放電を正常に動作させるための準備期間である。第２アドレス期間ＴＡ2では、第１アドレス期間ＴＡ1とは逆に、Ｘeven電極を使用する表示ラインに対してのみアドレスを行う。よって、この第２リセット期間ＴＲ2では、第１リセット期間ＴＲ1の、Ｘodd電極を使用する表示ラインとＸeven電極を使用する表示ラインを逆にしたシーケンスとなる。
【００８５】
第２アドレス期間ＴＡ2は、第１アドレス期間ＴＡ1と同様、Ｙ電極にスキャンパルスを上から順次印加し、Ａ電極にアドレスパスルを印加することによりアドレスを行うシーケンスである。第２アドレス期間ＴＡ2は、Ｙ電極のＸeven電極と隣接する表示ラインのみがアドレス可能であるため、アドレスされる表示ラインは順に表示ライン２，３，６，７，…で、以下２ライン毎にアドレスされる。
【００８６】
以上で、全ての表示ラインのアドレスが完了する。この後、サスティン期間ＴＳで維持放電を行うことによって、プログレッシブ表示を行う。
【００８７】
図１５は本電極構造のＰＤＰをプログレッシブ形式で駆動するための印加電圧波形を示す説明図である。
【００８８】
本駆動による印加電圧波形は以下の電圧パルスで構成されている。
・Ｘ電極に印加される、到達電圧Ｖqの鈍波パルスＰrx1
・Ｘ電極に印加される、電圧Ｖxの方形波パルスＰrx2
・Ｘ電極に印加される、電圧Ｖsの方形波パルスＰrx3
・Ｙ電極に印加される、到達電圧Ｖyの鈍波パルスＰry1
・Ｙ電極に印加される、到達電圧Ｖsの鈍波パルスＰry2
・Ｙ電極に印加される、最低電圧Ｖy、振幅ＶscのスキャンパルスＰy
・Ａ電極に印加される、電圧Ｖaの方形波パルスＰra
・Ａ電極に印加される、電圧ＶaのアドレスパルスＰa
・Ｘ電極およびＹ電極に印加される、電圧ＶsのサスティンパルスＰs
【００８９】
各電圧の典型例を次に示す。
Ｖq＝−１４０Ｖ、Ｖx＝９０Ｖ、Ｖs＝１７０Ｖ、Ｖy＝−１７０Ｖ、
Ｖsc＝１２０Ｖ、Ｖa＝７０Ｖ
【００９０】
第１リセット期間ＴＲ1の第１工程ＴＲ1a，第２工程ＴＲ1b，第３工程ＴＲ1cは以下のようになる。
第１工程ＴＲ1a（アドレス不能化）は、パルスＰraとパルスＰry1で構成され、Ｘ電極はＸodd電極およびＸeven電極ともに０Ｖ（接地レベル）である。パルスＰraとパルスＰry1が印加された状態は、アドレス時にＡ−Ｙ電極間に印加される電圧状態と同じであるため、第１工程ＴＲ1aの後はアドレス放電が発生しない電荷状態となる。パルス幅は１００マイクロ秒程度である。
【００９１】
第２工程ＴＲ1b（Ｘodd電極側のみの書き込み）は、Ｘodd電極はパルスＰrx1、Ｘeven電極はパルスＰrx3、Ｙ電極はパルスＰry2、Ａ電極は０Ｖで構成される。ここで、Ｘodd電極はＹ電極と逆極性であり、Ｘeven電極はＹ電極と同極性であるため、Ｘodd電極側のみ書き込まれる。パルス幅は１００マイクロ秒程度である。
【００９２】
第３工程ＴＲ1c（電荷調整）は、Ｘodd電極はパルスＰrx2、Ｘeven電極は０Ｖ、Ｙ電極はパルスＰry1、Ａ電極は０Ｖで構成される。Ｘodd電極側で、第２工程ＴＲ1bで書き込まれた電荷がパルスＰrx2およびパルスＰry1で調整され、アドレスに適した電荷状態となる。Ｘeven電極側は、第２工程ＴＲ1bで書き込まれていないため、ここでは反応しない。パルス幅は１２０マイクロ秒程度である。
【００９３】
第１アドレス期間ＴＡ1は、Ｘodd電極はパルスＰrx2、Ｘeven電極は０Ｖ、Ｙ電極はパルスＰy、Ａ電極はパルスＰaで構成され、Ｘodd電極を使用する表示ラインがアドレスされる。各スキャンパルスの幅は１．２〜１．７マイクロ秒である。
【００９４】
第２リセット期間ＴＲ2は、第１リセット期間ＴＲ1のＸodd電極とＸeven電極を入れ替えた波形となり、Ｘeven電極のみをアドレスが可能な状態にする。
第２アドレス期間ＴＡ2は、Ｘeven電極はパルスＰrx2、Ｘodd電極は０Ｖ、Ｙ電極はパルスＰy、Ａ電極はパルスＰaで構成され、Ｘeven電極を使用する表示ラインがアドレスされる。各スキャンパルスの幅は１．２〜１．７マイクロ秒である。
【００９５】
サスティン期間ＴＳは、Ｘ電極およびＹ電極に交互にパルスＰsを印加することによって維持放電を行う。
【００９６】
以上述べたように、各Ｘ電極を奇数表示ライン用の第１電極Ｘａと偶数表示ライン用の第２電極Ｘｂとに分離する。また、各Ｙ電極を奇数表示ライン用の第１電極Ｙａと偶数表示ライン用の第２電極Ｙｂとに分離する。そして、Ｘ電極については、奇数表示ライン用の他方の第１電極Ｘａと偶数表示ライン用の他方の第２電極Ｘｂとを接続し、Ｙ電極についても、奇数表示ライン用の他方の第１電極Ｙａと偶数表示ライン用の他方の第２電極Ｙｂとを接続する。これにより、電極の引き出し線を増加させることなく、奇数表示ラインと偶数表示ラインとの放電の干渉を防止することができる。
【００９７】
これにより、直前のサブフィールドで千鳥パターンのような特定パターンを発光表示した場合であっても、リセット放電の際に、発光セルと非発光セルとの間の残留壁電荷が均等になるので、アドレス放電の干渉が加速されることがない。すなわち、放電干渉を低減し、かつ、リセット不良による電荷アンバランスを低減することにより、良好な表示を行うことができる。
【００９８】
【発明の効果】
本発明によれば、リセット不良が低減され、アドレス時の放電干渉を抑えることができ、消灯チラツキや余剰発光といった表示不良を低減することができる。
【図面の簡単な説明】
【図１】本発明のプラズマディスプレイ装置に用いられるＰＤＰの構成を示す部分分解斜視図である。
【図２】実施形態の表示電極の詳細構成を示す説明図である。
【図３】実施形態の表示電極の形状を櫛歯状にした例を示す説明図である。
【図４】実施形態の透明電極の形状をＴ字状にした例を示す説明図である。
【図５】実施形態の分離スリットに放電障壁を設けた例を示す説明図である。
【図６】実施形態の分離スリットに光遮蔽体を配置した例を示す説明図である。
【図７】実施形態のアドレス電極のＹ電極対応位置に島状のパッドを形成した例を示す説明図である。
【図８】実施形態のＰＤＰの駆動回路を示すブロック図である。
【図９】実施形態のＰＤＰの駆動方法を示す説明図である。
【図１０】図９の駆動方法で駆動する際に印加する電圧波形を示す説明図である。
【図１１】電極を分離しない従来のＡＬｉＳ構造のＰＤＰを駆動する際に印加する電圧波形を示す説明図である。
【図１２】アドレス放電の広がりが防止される様子を示す説明図である。
【図１３】電極を分離していない場合のアドレス放電が広がる様子を示す比較例である。
【図１４】本電極構造のＰＤＰをプログレッシブ形式で駆動するための駆動シーケンスを示す説明図である。
【図１５】本電極構造のＰＤＰをプログレッシブ形式で駆動するための印加電圧波形を示す説明図である。
【図１６】従来のＰＤＰを平面的に見た状態を示す説明図である。
【図１７】従来のＰＤＰの駆動回路を示すブロック図である。
【符号の説明】
１０ ＰＤＰ
１１ 前面側の基板
１２ 透明電極
１３ バス電極
１７，２４ 誘電体層
２１ 背面側の基板
２８Ｒ、２８Ｇ、２８Ｂ 蛍光体層
２９ 隔壁
３０ 放電空間
３１ Ｘ電極ドライバ回路
３２ Ｙスキャンドライバ
３３ Ｙ電極ドライバ回路
３４ アドレスドライバ回路
３５ 制御回路部
Ａ アドレス電極
Ｂ 放電障壁
Ｃ 光遮蔽体
Ｌ 表示ライン
Ｓ 分離スリット
Ｘ、Ｙ 表示電極
Ｘａ，Ｙａ 奇数表示ライン用の第１電極
Ｘｂ，Ｙｂ 偶数表示ライン用の第２電極
Claims (5)
- 放電空間を形成する一対の基板間に、隣接する電極どうしを電極対として面放電が生じるように配置された複数の主電極と、それらの主電極と交差する方向に配置された複数の選択用電極とを備え、隣接する全ての主電極間に表示ラインが設定されるとともに、表示ラインと選択用電極との交差部にセルが設定され、発光させるべきセルを選択するための選択放電を発生させる際に、隣り合う奇数表示ラインと偶数表示ラインとで一本の主電極がスキャン用の電極として共用される電極構造のプラズマディスプレイパネルであって、
前記主電極は、奇数表示ラインで面放電を発生させるための第１電極部と、その第１電極部と分離スリットによって電気的に絶縁され偶数表示ラインで面放電を発生させるための第２電極部とに分離され、かつ分離された第１電極部との間で奇数表示ラインを構成する他方の第１電極部が、分離された第２電極部との間で偶数表示ラインを構成する他方の第２電極部に電気的に接続されてなる
ことを特徴とするプラズマディスプレイパネル。 - 第１電極部及び第２電極部が、それぞれ帯状のバス電極と、そのバス電極から面放電間隙に向けて延出された突起形状の透明電極とからなる請求項１記載のプラズマディスプレイパネル。
- 第１電極部と第２電極部との間の分離スリットの少なくとも選択用電極と平面的に見て交差する位置に第１電極部と第２電極部との放電の干渉を防止する放電障壁を設けてなる請求項１記載のプラズマディスプレイパネル。
- 第１電極部と第２電極部との間の分離スリットの位置に光遮蔽体が設けられてなる請求項１記載のプラズマディスプレイパネル。
- スキャン用の電極として用いられる第１電極部および第２電極部と平面的に見て重なる位置の選択用電極に島状のパッドが形成されてなる請求項１記載のプラズマディスプレイパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003078107A JP4109144B2 (ja) | 2003-03-20 | 2003-03-20 | プラズマディスプレイパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003078107A JP4109144B2 (ja) | 2003-03-20 | 2003-03-20 | プラズマディスプレイパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004288446A JP2004288446A (ja) | 2004-10-14 |
| JP4109144B2 true JP4109144B2 (ja) | 2008-07-02 |
Family
ID=33292686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003078107A Expired - Fee Related JP4109144B2 (ja) | 2003-03-20 | 2003-03-20 | プラズマディスプレイパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4109144B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006267655A (ja) | 2005-03-24 | 2006-10-05 | Fujitsu Hitachi Plasma Display Ltd | プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 |
| KR20070011741A (ko) * | 2005-07-21 | 2007-01-25 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치 및 그 구동 방법 |
| JP4825568B2 (ja) * | 2006-04-11 | 2011-11-30 | 日立プラズマディスプレイ株式会社 | プラズマディスプレイ装置 |
-
2003
- 2003-03-20 JP JP2003078107A patent/JP4109144B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004288446A (ja) | 2004-10-14 |
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