JP4619165B2 - 表示パネルの駆動装置及び方法 - Google Patents

Description

発明の属する技術分野

本発明は、容量性発光素子がマトリクス状に配列されている表示パネルを駆動する駆動装置及び方法に関する。

従来の技術

容量性発光素子としてプラズマ素子を用いた表示パネルとしてプラズマディスプレイパネル（ＰＤＰ）を搭載した表示装置が製品化されている。図１を参照すると、かかる表示装置の例として、特許文献１に開示の構成が示されている。ここで、表示パネルすなわちＰＤＰ１０には、Ｘ及びＹの１対にて１画面の各表示ライン（ｎ個の行）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎと、該行電極対に直交しかつ誘電体層及び放電空間を挟んで１画面の各列（ｍ個の列）に対応する列電極Ｄ１〜Ｄｍとが形成され、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｄとの交差部に、容量性発光素子としての放電セルが形成されている。駆動回路装置５０は、映像信号に基づく各画素毎の画素データを、その論理レベルに応じた電圧値を有する画素データパルスに変換し、これを１行分毎に、上記列電極Ｄ１〜Ｄｍに印加するアドレスドライバ２０と、Ｘ行電極ドライバ３０と、Ｙ行電極ドライバ４０とを含む。各放電セルの残留壁電荷量を初期化する為のリセットパルスと、発光放電セルの放電発光状態を維持させる為の維持放電パルスとを発生し、これらを行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎの各々に対応して印加するＸ行電極ドライバ３０及びＹ行電極ドライバ４０を含む。更に、Ｙ行電極ドライバ４０は、放電セル内に発生した荷電粒子を再形成させる為のプライミングパルスＰＰ、並びに各放電セルに対し画素データパルスに応じた電荷量を形成せしめて発光放電セル又は非発光放電セルの設定を行う為の走査パルスＳＰを発生する。

図２を参照すると、図１に示された構成におけるより詳細の構成が示されている。Ｘ行電極ドライバ３０は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作するスイッチング素子Ｓ１〜Ｓ５を含む回路であり、リセットドライバＲＳＤｘを含んでいる。Ｙ行電極ドライバ４０は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作するスイッチング素子Ｓ１１〜Ｓ２２を含む回路であり、サスティンドライバ部ＳＵＤ、リセットドライバ部ＲＳＤＹ及びスキャンドライバ部ＳＣＤからなっている。図３を参照すると、図１及び図２に示された構成における動作がタイムチャート形式により示されている。該タイムチャートは、１つのサブフィールドに対する動作を示しており、サブフィールド毎にリセット期間、アドレス期間及びサスティン期間からなる１つの駆動サイクルが繰り返される。

ここで、そのリセット期間についてのみ説明すると、先ず、駆動制御回路５０は、Ｙ行電極ドライバ４０のリセットドライバ部ＲＳＤＹにおけるスイッチング素子Ｓ１７をオン状態、スキャンドライバ部ＳＣＤのスイッチング素子Ｓ２２をオン状態に設定する。これにより、サスティンドライバ部ＳＵＤにおける第３電源Ｂ３の電圧Ｖｓが、コンデンサＣ１１、抵抗Ｒ１２、第２接続ラインＣＬ２及びスイッチング素子Ｓ２２を介して行電極Ｙに印加される。この際、行電極Ｙ上の電圧は図示されるように０ボルトから徐々に上昇する。

さらに、スイッチング素子Ｓ１７をオン状態に設定してから所定期間経過後に行電極Ｙ上の電圧が電圧Ｖｓに到達したら、駆動制御回路５０は、スイッチング素子Ｓ２２をオフ状態、スイッチング素子Ｓ２１をオン状態に夫々切り換える。これにより、第３電源Ｂ３、スイッチング素子Ｓ１７、コンデンサＣ１１、抵抗Ｒ１２、第１電源Ｂ１、スイッチング素子Ｓ２１及び行電極Ｙなる電流路ＣＲ１が形成され、第１電源Ｂ１の電圧Ｖｈが上記電圧Ｖｓに重畳された電圧が行電極Ｙ上に印加される。この際、図示されるように、行電極Ｙ上の電圧は電圧Ｖｓに到達する以前よりも緩やかに上昇する。

ここで、行電極Ｙ上の電圧が電圧（Ｖｓ＋Ｖｈ）に到達したら、駆動制御回路５０は、スイッチング素子Ｓ１７及びＳ２１各々をオフ状態、スイッチング素子Ｓ１８及びＳ２２を夫々オン状態に切り換える。これにより、スイッチング素子Ｓ２２、Ｓ１８、抵抗Ｒ２及びダイオードＤ７なる電流路ＣＲ２が形成され、行電極Ｙ上の電圧は図示されるように徐々に下降する。これにより、０ボルトから徐々にその電圧が上昇し、所定期間経過後にはそれ以前よりも緩やかに電圧が上昇して最大電圧（Ｖｓ＋Ｖｈ）に到達する、図示されるような波形を有するリセットパルスＲＰＹが生成され、これが全行電極Ｙ１〜Ｙｎに印加される。

一方、駆動制御回路５０は、Ｙ行電極ドライバ４０のスイッチング素子Ｓ１７がオン状態に設定されている間、Ｘ行電極ドライバ３０のリセットドライバ部ＲＳＤＸにおけるスイッチング素子Ｓ５をオン状態に設定する。これにより、第７電源Ｂ７の負端子の電圧（−Ｖｒ）がスイッチング素子Ｓ５、コンデンサＣ４、抵抗Ｒ４１及びＲ４２なる回路を介して行電極Ｘ上に印加される。この際、行電極Ｘ上の電圧は図３に示す如く０ボルトの状態から徐々に下降する。ここで、行電極Ｘ上の電圧が上記電圧（−Ｖｒ）に到達したら、駆動制御回路５０は、スイッチング素子Ｓ５をオフ状態に切り換える。これにより、０ボルトから徐々にその電圧が下降して最低電圧（−Ｖｒ）に到る、図示されるような波形を有するリセットパルスＲＰＸが生成され、これが全行電極Ｘ１〜Ｘｎに印加される。

以上の構成のＹ行電極ドライバにおいては、維持放電パルスを生成する為の電圧Ｖｓ（Ｂ３）と走査パルスを生成する為の電圧Ｖｈ（Ｂ６）とが直列接続になり、両者の電圧の和である電圧（Ｖｓ＋Ｖｈ）がリセットパルスのパルス電圧として生成されることになる。
特開２００４−１９９０２６号公報

しかし、かかる構成においては、リセットパルスの立ち下がり時、電流路ＣＲ２が形成され、行電極Ｙ上の電位が図３に示すごとく徐々に減少する。このように立下り波形を有するリセットパルスでは、立下りに時間がかかり、アドレス期間及びサスティン期間に割り当てる時間が不十分になるおそれがある。一方、スイッチング素子Ｓ２２、Ｓ１５、Ｓ１４をオン状態にすると、リセットパルスの立下りが急峻となるが立下り放電が生じ必要な壁電荷が失われるおそれがある。

本発明が解決しようとする課題には、上記の問題が一例として挙げられ、リセットパルスの立下り期間を短縮すると共に不要な立下り放電を防止する駆動装置及び方法を提供することが本発明の目的である。

請求項１に係る表示パネルの駆動装置は、複数の行電極対と、前記行電極に交差して配列された複数の列電極と、前記行電極対及び前記列電極の各交差部に配置された容量性発光素子と、を有する表示パネルを駆動する駆動装置であって、第１電圧及び第２電圧を各々発生する第１電源及び第２電源を備えて、前記第１電源及び第２電源をスキャン期間において前記行電極対の一方の行電極に接続してスキャン動作をなすスキャンドライバと、第３電圧を発生する第３電源を備えて、前記第３電源をサスティン期間において前記行電極対に接続してサスティン動作をなすサスティンドライバと、第４電圧を発生する第４電源を備えて、前記第４電源及び前記第１電源をリセット期間において前記一方の行電極に接続しリセットパルスの立ち上がりの波形を生成してリセット動作をなすリセットドライバとを備え、前記スキャン動作では前記第１電圧に基づいて走査ベースパルスを発生させると共に前記第２電圧に基づいて走査パルスを発生し、前記リセットパルスは前記立ち上がりの波形の後に立ち下がりの波形を有し、前記リセットパルスの前記立ち下がりの波形の期間である立ち下がり期間において、前記スキャンドライバは、前記第１電源及び前記第３電源を前記一方の行電極に直列接続し、その後に前記第３電源のみを前記一方の行電極に接続することを特徴とする。

請求項６記載に係る表示パネルの駆動方法は、複数の行電極対と、前記行電極に交差して配列された複数の列電極と、前記行電極対及び前記列電極の各交差部に配置された容量性発光素子と、を有する表示パネルを駆動する駆動方法であって、第１電圧及び第２電圧を各々発生する第１電源及び第２電源を備えて、前記第１電源及び第２電源をスキャン期間において前記行電極対の一方の行電極に接続してスキャン動作をなすスキャン行程と、第３電圧を発生する第３電源を備えて、前記第３電源をサスティン期間において前記行電極対に接続してサスティン動作をなすサスティン行程と、第４電圧を発生する第４電源を備えて、前記第４電源及び前記第１電源をリセット期間において前記一方の行電極に接続しリセットパルスの立ち上がりの波形を生成してリセット動作をなすリセット行程と、を含み，前記スキャン動作では前記第１電圧に基づいて走査ベースパルスを発生させると共に前記第２電圧に基づいて走査パルスを発生し、前記リセットパルスは前記立ち上がりの波形の後に立ち下がりの波形を有し、前記リセットパルスの前記立ち下がりの波形の期間である立ち下がり期間において、前記第１電源及び前記第３電源を前記一方の行電極に直列接続し、その後に前記第３電源のみを前記一方の行電極に接続することを特徴とする。

発明の実施の形態

以下、本発明の実施例を図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図４は、本発明の第１実施例であり、表示パネルの駆動装置を構成するＹ行電極ドライバ４０及びＸ行電極ドライバ３０の構成を示している。本第１実施例は、維持放電パルス発生のための電源電圧Ｖｓｕｓとスキャンパルス発生のための電源電圧Ｖｈを用いてリセットパルスを発生させる構成を前提としている。

本発明による駆動装置は、図１に示された従来技術における基本構成、すなわち、表示パネルすなわちＰＤＰ１０を駆動する駆動制御回路５０と、アドレスドライバ２０と、Ｙ行電極ドライバ４０と、Ｘ行電極ドライバ３０とからなる基本構成を前提としている。以下の説明において、行電極Ｘｊは行電極Ｘ１〜Ｘｎのうちの第ｊ行の電極であり、行電極Ｙｊは行電極Ｙ１〜Ｙｎのうちの第ｊ行の行電極を意味し、行電極Ｘ及び行電極Ｙは各行を代表したある行の行電極対を意味している。

図４の下部を参照すると、Ｘ行電極ドライバ３０において、コンデンサＣ１は、その一端がＰＤＰ１０の接地電位に接地されている。スイッチング素子Ｓ１は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時にはコンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤ１を介して第３接続ラインＣＬ３に印加する。スイッチング素子Ｓ１の両端にはダイオードＤ０がスイッチング素子Ｓ１のスイッチング順方向とは逆方向に接続されている。ダイオードＤ０は、スイッチング動作に際に発生する線路上の逆起電力を吸収するために設けられる。以下に説明するスイッチング素子Ｓ２〜Ｓ２２にも同様の機能を奏するダイオードが接続される。スイッチング素子Ｓ２は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第３接続ラインＣＬ３上の電位をコイルＬ２及びダイオードＤ２を介してコンデンサＣ１の他端に印加する。この際、コンデンサＣ１は、この第３接続ラインＣＬ３上の電位によって充電される。スイッチング素子Ｓ３は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第７電源Ｂ７が発生した正端子の電圧Ｖｓｕｓを第３接続ラインＣＬ３に印加する。第７電源Ｂ７は、維持放電パルスのパルス電圧値として電圧Ｖｓｕｓを発生する電源である。電圧Ｖｓｕｓは例えば１７０Ｖである。スイッチング素子Ｓ４は、上記駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には行電極Ｘの電位を接地電位にする。スイッチング素子Ｓ５は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第８電源Ｂ８の負端子の電圧（−Ｖｘｎｒｓｔ）をコンデンサ抵抗Ｒ４を介して行電極Ｘ上に印加する。第８電源Ｂ８の電圧（−Ｖｘｎｒｓｔ）は、例えば、−２００Ｖとする。スイッチング素子Ｓ６は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第３接続ラインＣＬ３と行電極Ｘとの間を接続し、オフ時には第３接続ラインＣＬ３を分離して行電極Ｘとの間を遮断する。

図４の上部を参照すると、Ｙ行電極ドライバ４０において、コンデンサＣ２は、その一端がＰＤＰ１０の接地電位に接地されている。スイッチング素子Ｓ１１は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時にはコンデンサＣ２の他端に生じた電位をコイルＬ３及びダイオードＤ３を介して第１接続ラインＣＬ１上に印加する。スイッチング素子Ｓ１２は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第１接続ラインＣＬ１上の電位をコイルＬ４及びダイオードＤ４を介して上記コンデンサＣ２の他端に印加する。この際、コンデンサＣ２は、第１接続ラインＣＬ１上の電位によって充電される。

第２スイッチング素子Ｓ１３は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第３電源Ｂ３が発生した正端子の電圧Ｖｓｕｓを第１接続ラインＣＬ１上に印加する。第３電源Ｂ３は、維持放電パルスのパルス電圧値として電圧Ｖｓｕｓを発生する電源である。電圧Ｖｓｕｓは例えば１７０Ｖである。スイッチング素子Ｓ１４は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第１接続ラインＣＬ１上の電位を接地電位にする。スイッチング素子Ｓ２０は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第１接続ラインＣＬ１上の電位を抵抗Ｒ１２を介して接地電位にする。

第１スイッチング素子Ｓ１５は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第１接続ラインＣＬ１と第２接続ラインＣＬ２とを接続し、オフ動作時には第１接続ラインＣＬ１と第２接続ラインＣＬ２との接続を遮断する。以上の回路構成によりサスティンドライバ４１が構成されている。

スイッチング素子Ｓ１７は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第３電源Ｂ３の正端子の電圧Ｖｓｕｓを抵抗Ｒ１１を介して第２接続ラインＣＬ２上に印加する。スイッチング素子Ｓ１８は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には抵抗Ｒ２及びダイオードＤ７を介して第２接続ラインＣＬ２を接地する。スイッチング素子Ｓ１８、抵抗Ｒ２及びダイオードＤ７からなる回路はリセット立ち下げ回路であり、これとスイッチング素子Ｓ１７及び抵抗Ｒ１１と共に、前述のサスティンドライバ４１に含まれる第３電源Ｂ３を共用してリセットドライバ４２を構成している。

スイッチング素子Ｓ１９は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第２電源Ｂ２が発生した負の電圧（−Ｖｏｆｓ）を抵抗Ｒ３を介して第２接続ラインＣＬ２上に印加する。第２電源Ｂ２は、走査パルスＳＰのパルス電圧値としての電圧（−Ｖｏｆｓ）を発生する電源である。第２電源Ｂ２の電圧（−Ｖｏｆｓ）は、例えば、−４０Ｖに設定される。スイッチング素子Ｓ１９、抵抗Ｒ３及び第２電源Ｂ２からなる回路は選択消去用オフセット回路であり、後述する第１電源Ｂ１とスイッチング素子Ｓ２１及び２２と共にスキャンドライバ４３を構成している。

スイッチング素子Ｓ２１は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第１電源Ｂ１の正端子と行電極Ｙとを接続して第１電源Ｂ１の正端子の電位を行電極Ｙ上に印加する。スイッチング素子Ｓ２２は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第１電源Ｂ１の負端子と行電極Ｙとを接続し、第１電源Ｂ１の負端子に接続されている第２接続ラインＣＬ２上の電位を行電極Ｙ上に印加する。第１電源Ｂ１は、後述するアドレス期間内において全ての行電極Ｙ１〜Ｙｎ上の電圧を正極性の電圧に固定すべき電圧Ｖｈを発生する電源である。この際、電圧Ｖｈは、走査パルスＳＰにおけるパルス電圧の一部を担うものとなる。電圧Ｖｈは例えば１２０Ｖである。

図５は、図４に示される構成における動作をタイムチャート形式により示している。該タイムチャートは、サブフィールド毎に繰り返されるリセット期間、アドレス期間及びサスティン期間からなる１つの駆動サイクルのうちのリセット期間のみにおける、各スイッチング素子Ｓ１〜Ｓ２２のオンオフ状態の変化に対応する行電極Ｙへの出力であるリセットパルスＲＰｙと行電極Ｘへの出力であるリモットパルスＲＰｘを各々示している。各スイッチング素子Ｓ１〜Ｓ２２のオンオフ動作は駆動制御回路５０（図４参照）からのスイッチング信号により切り替えられる。

図５に示されるリセット期間において、先ず、Ｙ行電極ドライバ４０の第２スイッチング素子Ｓ１３がオフ状態に設定され、第１スイッチング素子Ｓ１５及びスイッチング素子Ｓ１４が共にオン状態に設定されている。これにより、第２接続ラインＣＬ２の電位は接地電位にある。ここで、所定期間の後にＹ行電極ドライバ４０のスイッチング素子Ｓ２２がオン状態からオフ状態に、同時にスイッチング素子Ｓ２１がオフ状態からオン状態に切り替えられる。これにより、第１電源Ｂ１の正端子の電圧Ｖｈが行電極Ｙに印加され、行電極Ｙの波形出力の電位は０電位からＶｈの電位に上昇する。これにより、リセットパルスＲＰｙの立ち上げが開始される。その後に第１スイッチング素子Ｓ１５がオフ状態（分離状態）に設定されると共にスイッチング素子Ｓ１４がオフ状態にされる。行電極Ｙの電位はパネル容量Ｃ０による保持電荷によりＶｈの電位を概ね維持する。所定期間の後に、スイッチング素子Ｓ１７がオン状態に切り替えられる。これにより、第３電源Ｂ３の正端子の電圧Ｖｓｕｓが、抵抗Ｒ１１を介して第２接続ラインＣＬ２に印加される。これにより、第１電源Ｂ１による電圧Ｖｈに重畳して電圧Ｖｓｕｓが抵抗Ｒ１１及びスイッチング素子Ｓ２２を介して行電極Ｙに印加される。この際、行電極Ｙの電位は図示されるように略Ｖｈから、抵抗Ｒ１１及びパネル容量Ｃ０による定まる時定数に従って徐々に上昇する。

行電極Ｙの電位がＶｈ＋Ｖｓｕｓの電位にまでに到達したら、スイッチング素子Ｓ１７がオフ状態に切り替えられる。リセットパルスＲＰｙの立ち上げから所定期間の後に、第２スイッチング素子Ｓ１３がオン状態にされ、第３電源Ｂ３の電圧Ｖｓｕｓが直接に第１接続ラインＣＬ１に印加される。次いで、第１スイッチング素子Ｓ１５がオン状態にされると共に、スイッチング素子Ｓ２２がオフ状態からオン状態に、同時にスイッチング素子Ｓ２１がオン状態からオフ状態に設定され、行電極Ｙは、スイッチング素子Ｓ２１及び第２接続ラインＣＬ２を介して第１接続ラインＣＬ１、すなわち第３電源Ｂ３に直接に接続される。これにより、行電極Ｙの電位は、Ｖｈ＋Ｖｓｕｓの電位から瞬時にＶｓｕｓの電位に落とされ、抵抗を介することなく直接に第３電源Ｂ３に接続されることからＶｓｕｓの電位に貼り付け、すなわちクランプ状態にされる。かかるクランプ状態は所定期間継続される。

該所定期間の後に、第２スイッチング素子Ｓ１３及び第１スイッチング素子Ｓ１５の両方がオフ状態に切り替えられる。これにより、Ｖｓｕｓの電位を提供する第３電源Ｂ３との接続が遮断される。同時にスイッチング素子Ｓ１８がオン状態に切り替えられる。これにより、行電極Ｙからスイッチング素子Ｓ２２を介して、さらに抵抗Ｒ２、ダイオードＤ７及びスイッチング素子Ｓ１８を介した電流路が形成される。これにより、行電極Ｙ上の電位は、図示されるように、抵抗Ｒ２及びパネル容量Ｃ０による定まる時定数に従って徐々に下降する。

以上の如き動作により、０ボルトから電圧Ｖｈに上昇し、該電圧から徐々に最大電圧（Ｖｓｕｓ＋Ｖｈ）に到達し、電圧Ｖｓｕｓに所定期間クランプされた後に、０ボルトに下降する行電極ＹのためのリセットパルスＲＰｙが生成される。リセットパルスＲＰｙは全行電極Ｙ１〜Ｙｎに印加される。

一方、かかるリセット期間の開始において、Ｘ行電極ドライバ３０のスイッチング素子Ｓ１〜Ｓ３及びＳ５はオフ状態に設定され、スイッチング素子Ｓ４及びＳ６はオン状態に設定されている。これにより、第３接続ラインＣＬ３が第７電源Ｂ７から切り離されて接地電位にあると共に、行電極Ｘはスイッチング素子Ｓ６及びスイッチング素子Ｓ４を介して接地電位にある。

ここで、先ず、スイッチング素子Ｓ６がオフ状態に切り替えられる。これにより、行電極Ｘは第３接続ラインＣＬ３から分離される。次いで、スイッチング素子Ｓ５がオン状態に切り替えられる。これにより、第８電源Ｂ８の負端子の電圧（−Ｖｘｎｒｓｔ）がスイッチング素子Ｓ５及び抵抗Ｒ４を介して行電極Ｘ上に印加される。この際、行電極Ｘの電位は図示されるように０ボルトの状態から、抵抗Ｒ４及びパネル容量Ｃ０による定まる時定数に従って徐々に下降して電圧（−Ｖｘｎｒｓｔ）に到達する。

その後に、行電極Ｙのためのスイッチング素子Ｓ１７がオフ状態に切り替えられるのに即応して、スイッチング素子Ｓ５がオフ状態に切り替えられる。これにより、第８電源Ｂ８が行電極Ｘから切り離される。次いで、行電極Ｙのための第１スイッチング素子Ｓ１５がオン状態に切り替えられるのに即応して、スイッチング素子Ｓ６がオン状態に切り替えられる。これにより、行電極Ｘの電位は、スイッチング素子Ｓ６及びスイッチング素子Ｓ４を介して電流路により再び接地電位に変化する。

以上の如き動作により、図示されるように、０ボルトから電圧（−Ｖｘｎｒｓｔ）に到達し、所定期間これを維持した後に、行電極Ｙのためのリセットパルスの下降に即応して０ボルトに至る行電極ＸのためのリセットパルスＲＰｘが生成される。リセットパルスＲＰｘは全行電極Ｘ１〜Ｘｎに印加される。すなわち、正極性のリセットパルスＲＰｙが行電極Ｙに印加されると同時に、負極性のリセットパルスＲＰｘが行電極Ｘに同時印加され、全ての放電セル内においてリセット放電が生起される。

図示されないが、リセット期間に続いて、アドレス期間及びサスティン期間に対応する動作が順次実行さる。アドレス期間は、第１電源Ｂ１から供給される電圧Ｖｈに基づいて走査ベースパルスを発生させると共に、第２電源Ｂ２から供給される電圧Ｖｏｆｓに基づいて容量性発光素子各々を点灯状態及び消灯状態のいずれか一方に設定させるべき走査パルスを発生し、該走査ベースパルスに該走査パルスを重畳させて行電極Ｙに印加するスキャン行程が実行される。サスティン期間は、第３電源Ｂ３から供給される電圧Ｖｓｕｓに基づいて該点灯状態に設定された該容量性発光素子を発光させるべき維持パルスを発生して行電極対（Ｘ、Ｙ）に印加するサスティン行程が実行される。

以上の第１実施例においては、Ｙ行電極ドライバ４０は、第３電源Ｂ３（Ｖｓｕｓ）と第１電源Ｂ１（Ｖｈ）を用いてリセットパルスＲＰｙを発生させている。ここで、Ｙ行電極ドライバ４０は、第１スイッチング素子Ｓ１５及び第２スイッチング素子Ｓ１３をＯＮ動作させることで、行電極Ｙに繋がる第２接続ラインＣＬ２の電位をＶｓｕｓ＋Ｖｈの電位からＶｓｕｓの電位まで落としこれを所定期間にわたって張り付けるすなわちクランプする動作を行う。これにより、シーケンス時間の短縮が図られると共に、立ち下げの特別な回路が必要なくなる。さらに、Ｙ行電極ドライバ４０のスイッチング素子Ｓ１８を含む立ち下げ回路とＸ行電極ドライバ３０のスイッチング素子Ｓ６との両方を用いて、行電極Ｘ及びＹの両方の電位を接地電位または接地電位以下にまで到達させることから、強い立下り放電を防止することができる。また、立ち下げ回路における抵抗Ｒ２を適切に選択することにより次のアドレス行程における選択的な消去放電が良好に行われるように壁電荷を調整することができる。
＜第２の実施例＞
図６は、本発明の第２実施例であり、表示パネルの駆動装置を構成するＹ行電極ドライバ４０及びＸ行電極ドライバ３０の他の構成を示している。本第２実施例は、リセットパルス発生のための専用電源電圧Ｖｙｐｒｓｔと、スキャンパルス発生のための電源電圧Ｖｈとを用いてリセットパルスを発生させることを前提とする構成である。尚、本第２実施例における構成は、ほとんどの部分において第１の実施例の場合と共通することから異なる部分について以下説明する。

図６の下部を参照すると、Ｘ行電極ドライバ３０の構成が示されている。かかる構成は第１の実施例の場合と同一である。一方、図６の上部を参照すると、Ｙ行電極ドライバ４０の構成が示されている。互いに逆方向に接続される第１スイッチング素子Ｓ１５及びＳ１５’は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第１接続ラインＣＬ１と第２接続ラインＣＬ２とを双方向に接続し、オフ動作時には第１接続ラインＣＬ１と第２接続ラインＣＬ２との接続を遮断する。第３電源Ｂ３を含む以上の回路構成によりサスティンドライバ３１が構成されるのは第１の実施例の場合と同様である。

スイッチング素子Ｓ１７は、駆動制御回路５０からのスイッチング信号に応じてオンオフ動作し、オン動作時には第４電源Ｂ４の正端子の電圧Ｖｙｐｒｓｔを抵抗Ｒ１１を介して第２接続ラインＣＬ２上に印加する。電圧Ｖｙｐｒｓｔは、例えば３３０Ｖとし、電圧Ｖｓｕｓよりも大なる電圧が用いられる。スイッチング素子Ｓ１８、抵抗Ｒ２及びダイオードＤ７からなるリセット立ち下げ回路と共に、第４電源Ｂ４、スイッチング素子Ｓ１７、抵抗Ｒ１１からなるリセットドライバ４２が構成される。

スイッチング素子Ｓ１９、抵抗Ｒ３及び第２電源Ｂ２からなる回路は選択消去用オフセット回路であり、これと第１電源Ｂ１並びにスイッチング素子Ｓ２１及びＳ２２と共にスキャンドライバ４３を構成することは第１の実施例の場合と同様である。

図７は、図６に示される構成における動作をタイムチャート形式により示している。該タイムチャートは、サブフィールド毎に繰り返されるリセット期間、アドレス期間及びサスティン期間からなる１つの駆動サイクルのうちのリセット期間のみにおける、各スイッチング素子Ｓ１〜Ｓ２２のオンオフ状態の変化に対応する行電極Ｙへの出力であるリセットパルスＲＰｙと行電極Ｘへの出力であるリセットパルスＲＰｘを各々示している。各スイッチング素子Ｓ１〜Ｓ２２のオンオフ動作は駆動制御回路５０（図６参照）からのスイッチング信号により制御されている。

図７に示されるリセット期間において、先ず、Ｙ行電極ドライバ４０の第２スイッチング素子Ｓ１３がオフ状態に設定され、第１スイッチング素子Ｓ１５及びＳ１５’並びにスイッチング素子Ｓ１４が共にオン状態に設定されている。これにより、第２接続ラインＣＬ２の電位は接地電位にある。ここで、所定期間の後にＹ行電極ドライバ４０のスイッチング素子Ｓ２２がオン状態からオフ状態に、同時にスイッチング素子Ｓ２１がオフ状態からオン状態に切り替えられる。これにより、第１電源Ｂ１の正端子の電圧Ｖｈが行電極Ｙに印加され、行電極Ｙの波形出力の電位は０電位からＶｈの電位に上昇する。これにより、リセットパルスＲＰｙの立ち上げが開始される。その後に第１スイッチング素子Ｓ１５及びＳ１５’がオフ状態（分離状態）に設定されると共にスイッチング素子Ｓ１４がオフ状態にされる。行電極Ｙの電位はパネル容量Ｃ０による保持電荷によりＶｈの電位を概ね維持する。所定期間の後に、スイッチング素子Ｓ１７がオン状態に切り替えられる。これにより、第４電源Ｂ４の正端子の電圧Ｖｙｐｒｓｔが、抵抗Ｒ１１を介して第２接続ラインＣＬ２に印加される。これにより、第１電源Ｂ１による電圧Ｖｈに重畳して電圧Ｖｙｐｒｓｔが抵抗Ｒ１１及びスイッチング素子Ｓ２１を介して行電極Ｙに印加される。この際、行電極Ｙの電位は図示されるように略Ｖｈから、抵抗Ｒ１１及びパネル容量Ｃ０による定まる時定数に従って徐々に上昇して立ち上がる。

リセットパルスＲｐｙが立ち上がる途中で、第２スイッチング素子Ｓ１３がオフ状態からオン状態に切り替えられる。これにより、第３電源Ｂ３の正端子の電圧Ｖｓｕｓが第１接続ラインＣＬ１に印加され、スイッチング信号Ｓ１５及びＳ１５’からなる第１スイッチング素子の両端にかかる電圧が電圧Ｖｓｕｓの分だけ減殺される。これにより、スイッチング信号Ｓ１５及びＳ１５’を実現するＦＥＴの必要耐圧を減らすことができる
行電極Ｙの電位がＶｈ＋Ｖｙｐｒｓｔの電位にまでに到達したら、スイッチング素子Ｓ１７がオフ状態に切り替えられ、電圧Ｖｙｐｒｓｔの印加が遮断される。リセットパルスＲＰｙの立ち上げから所定期間の後に、第１スイッチング素子Ｓ１５及びＳ１５’がオフ状態からオン状態に切り替えられる。これにより、第１接続ラインＣＬ１上の第３電源Ｂ３からの電位ｖｓｕｓが直接に第２接続ラインＣＬ２に印加される。これにより、行電極Ｙの電位は、Ｖｈ＋Ｖｙｐｒｓｔの電位から瞬時にＶｈ＋Ｖｓｕｓの電位に落とされ、抵抗を介することなく直接に第３電源Ｂ３に接続されることからＶｓｕｓの電位に貼り付けられる、すなわちクランプ状態にされる。かかるクランプ状態は所定期間継続される。

その後、リセットパルスＲＰｙの立ち上げから所定期間の後に、第１スイッチング素子Ｓ１５及びＳ１５’がオン状態に切り替えられると共に、スイッチング素子Ｓ２２がオフ状態からオン状態に、同時にスイッチング素子Ｓ２１がオン状態からオフ状態に切り替えられる。これにより、第１電源Ｂ１による電圧Ｖｈの印加が遮断される。行電極Ｙは、スイッチング素子Ｓ２１及び第２接続ラインＣＬ２を介して第１接続ラインＣＬ１、すなわち第３電源Ｂ３に直接に接続される。これにより、行電極Ｙの電位は、Ｖｈ＋Ｖｓｕｓの電位から瞬時にＶｓｕｓの電位に落とされ、Ｖｓｕｓの電位を維持するクランプ状態にされる。かかるクランプ状態は所定期間継続される。

該所定期間の後に、第２スイッチング素子Ｓ１３並びに第１スイッチング素子Ｓ１５及び１５’が共にオフ状態に切り替えられる。これにより、Ｖｓｕｓの電位を提供する第３電源Ｂ３との接続が遮断される。同時にスイッチング素子Ｓ１８がオン状態に切り替えられる。これにより、行電極Ｙからスイッチング素子Ｓ２２を介して、さらに抵抗Ｒ２、ダイオードＤ７及びスイッチング素子Ｓ１８を介した電流路が形成される。これにより、行電極Ｙ上の電位は、図示されるように、抵抗Ｒ２及びパネル容量Ｃ０による定まる時定数に従って徐々に下降する。

以上の如き動作により、リセットパルスＲＰｙは、０ボルトから電圧Ｖｈに上昇し、該電圧から徐々に最大電圧（Ｖｈ＋Ｖｙｐｒｓｔ）に到達し、電圧（Ｖｈ＋Ｖｓｕｓ）に所定期間クランプされ、さらに電圧Ｖｓｕｓに所定期間クランプされた後に、０ボルトに下降する。以上により、行電極ＹのためのリセットパルスＲＰｙが生成される。リセットパルスＲＰｙは全行電極Ｙ１〜Ｙｎに印加される。

一方、かかるリセット期間の開始において、Ｘ行電極ドライバ３０が第１の実施例の場合と同様の動作を行い、図示されるように、リセットパルスＲＰｘは、０ボルトから電圧（−Ｖｘｎｒｓｔ）に到達し、所定期間これを維持した後に、行電極Ｙのためのリセットパルスの下降に即応して０ボルトに至る行電極Ｘのためのリセットパルスが生成される。該リセットパルスは全行電極Ｘ１〜Ｘｎに印加される。すなわち、正極性のリセットパルスＲＰｙが行電極Ｙに印加されると同時に、負極性のリセットパルスＲＰｘが行電極Ｘに同時印加され、全ての放電セル内においてリセット放電が生起される。

以上の第２実施例においては、スキャンパルスを発生するための第１電源及びリセットパルスを発生するために専用に設けられる第４電源を用いてリセットパルスＲＰｙを発生している。また、リセットパルスＲＰｙが立ち上がる途中で、第２スイッチング素子Ｓ１３をオン状態してサスティンパルスを発生するための第３電源を第１スイッチング素子Ｓ１５及びＳ１５’の１端に接続することでこれらの素子の必要耐圧を減らす作用を得ている。かかる形態は、双方向のスイッチング素子を用いる場合のみ適用可能であり、特許文献１の如き形態では適用できないことに注意を要する。

また、第２実施例においては、リセットパルスＲＰｙの立ち下がりにおいて、第１の中間電位として、第１電源の電圧にサスティンパルス発生するための第３電源が重畳している電圧に行電極Ｙの電位をクランプすることで、立ち下げの特別な回路を備えることなくシーケンス時間短縮を図っている。行電極Ｙの電位をクランプする前述のタイミングと同時か或いはわずかにずらして、行電極Ｘの電位も接地電位にクランプしている。行電極の一方だけに急激な電位変動を与えると容量結合している行電極の他方にリンギングが発生して素子の耐圧に影響を与えたり、意図しない放電に結びつく可能性がある。そこで、行電極対の両方のドライブで逆方向のパルスをほぼ同時に加えることでかかる影響を打ち消す作用を得ている。

また、第２実施例においては、リセットパルスＲＰｙの立ち下がりにおいて、さらに第２の中間電位として、行電極Ｙの電位を第３電源のみの電位にクランプしている。第１電源の電圧に第４電源の電圧が重畳している電位の状態から第１電源をいきなりオフ状態にすると表示パネルに貯まった電荷の影響で行電極に繋がる接続ラインの電位が激しく上昇して素子に求められる必要耐圧が大きくなることから、安定した第３電源にクランプしている。

さらに、第２実施例においては、行電極Ｙの電位を、抵抗を含む立ち下げ回路により接地電位もしくは接地電位以下の電位まで到達させている。これにより、強い立下り放電を防止すると共に、次のアドレス行程での選択的な消去放電が良好に行われるように壁電荷を調整することができるようにしている。

図８Ａ及び図８Ｂは、行電極Ｙ及び行電極Ｘの電位変化について、従来と本発明による実証結果とを対比して示している。両方の図において、横軸は０．１ｍｓｅｃ毎に縦線を配した時間軸であり、縦軸は０Ｖを中心とした１００Ｖ毎に横線を配した電圧軸である。

図８Ａを参照すると、従来技術における行電極ＸのリセットパルスＲＰｘと行電極ＹのリセットパルスＲＰｙとが示されている。行電極ＸのリセットパルスＲＰｘは、その立ち下がりにおいて接地電位に急速に変化している。この変化は表示パネルの容量性素子を介して行電極Ｙに影響を与える。そのため、行電極ＹのリセットパルスＲＰｙは、図示されるようなリンギングが生じる。

図８Ｂを参照すると、本発明における行電極ＸのリセットパルスＲＰｘと行電極ＹのリセットパルスＲＰｙとが示されている。行電極ＸのリセットパルスＲＰｘは、その立ち下がりにおいて急速に接地電位に変化している。一方、行電極ＹのリセットパルスＲＰｙは、図示されるように、その最大電圧から中間電位Ｅｉ１に急速に変化して止まった後に、中間電位Ｅｉ１から中間電位Ｅｉ２に急速に変化して止まった後に、さらにその接地電位に緩やかに立ち下がっている。かかる中間電位Ｅｉ１及びＥｉ２は電源により直接供給されることから、強い立ち下がりによるリンギングを緩衝する作用を与えている。また、該立ち下がり波形は、中間電位Ｅｉ１及びＥｉ２への滞留期間を経ることにより従来に比してより短時間で減衰する結果を与えている。

尚、以上の複数の実施例では、リセット期間の最初に電圧Ｖｈをリセットパルスに加えているが、特許文献１に開示される如くリセット期間の途中で電圧Ｖｈを加えるようにしても良い。また、以上の実施例では、Ｘ行電極側をマイナスリセットする形態が示されたが、Ｘ行電極側がリセット期間中に常に接地状態に維持される場合でも、本発明は適用可能である。また、本発明による駆動装置及び方法が対象とする表示パネルは、行電極の保護層にＭｇＯを用いる通常のＰＤＰに限られず、その他の材料を該保護層に用いるＰＤＰに対しても適用され得る。

以上の複数の実施例から明らかなように、本発明による表示パネルの駆動装置及び方法によれば、リセットパルスの立下り期間を短縮すると共に不要な立下り放電を防止することが可能となる。

従来からの表示パネルの駆動装置の概略構成を示すブロック図である。 図１に示されるＸ行電極ドライバ及びＹ行電極ドライバの内部構成を示すブロック図である。 図１に示されるＸ行電極ドライバ及びＹ行電極ドライバの動作を示すタイムチャートである。 本発明の第１実施例であり、Ｘ行電極ドライバ及びＹ行電極ドライバの内部構成を示すブロック図である。 図４に示されるＸ行電極ドライバ及びＹ行電極ドライバのリセット期間における動作を示すタイムチャートである。 本発明の第２実施例であり、Ｘ行電極ドライバ及びＹ行電極ドライバの内部構成を示すブロック図である。 図６に示されるＸ行電極ドライバ及びＹ行電極ドライバのリセット期間における動作を示すタイムチャートである。 従来の表示パネルの駆動装置及び方法を用いることにより得られる行電極Ｙ及び行電極Ｘの電位変化の実証結果を示しているグラフである。 本発明による表示パネルの駆動装置及び方法を用いることにより得られる行電極Ｙ及び行電極Ｘの電位変化の実証結果を示しているグラフである。

符号の説明

１０ ＰＤＰ
２０ アドレスドライバ
３０ Ｘ行電極ドライバ
３１、４１ サスティンドライバ
３２、４２ リセットドライバ
３３ スキャンドライバ
４０ Ｙ行電極ドライバ
５０ 駆動制御回路
Ｂ１〜Ｂ８ 電源
Ｃ０ 容量性発光素子
Ｃ１〜Ｃ２ コンデンサ
ＣＬ１〜ＣＬ３ 接続ライン
Ｄ０〜Ｄ７ ダイオード
Ｌ１〜Ｌ４ インダクタンス素子
Ｒ１〜Ｒ１２ 抵抗
Ｓ１〜Ｓ２２ スイッチング素子
Ｘ、Ｙ 行電極

Claims (6)

1. 複数の行電極対と、前記行電極に交差して配列された複数の列電極と、前記行電極対及び前記列電極の各交差部に配置された容量性発光素子と、を有する表示パネルを駆動する駆動装置であって、
   第１電圧及び第２電圧を各々発生する第１電源及び第２電源を備えて、前記第１電源及び第２電源をスキャン期間において前記行電極対の一方の行電極に接続してスキャン動作をなすスキャンドライバと、
   第３電圧を発生する第３電源を備えて、前記第３電源をサスティン期間において前記行電極対に接続してサスティン動作をなすサスティンドライバと、
   第４電圧を発生する第４電源を備えて、前記第４電源及び前記第１電源をリセット期間において前記一方の行電極に接続しリセットパルスの立ち上がりの波形を生成してリセット動作をなすリセットドライバとを備え、
   前記スキャン動作では前記第１電圧に基づいて走査ベースパルスを発生させると共に前記第２電圧に基づいて走査パルスを発生し、
   前記リセットパルスは前記立ち上がりの波形の後に立ち下がりの波形を有し、前記リセットパルスの前記立ち下がりの波形の期間である立ち下がり期間において、前記スキャンドライバは、前記第１電源及び前記第３電源を前記一方の行電極に直列接続し、その後に前記第３電源のみを前記一方の行電極に接続することを特徴とする駆動装置。
2. 前記サスティンドライバは、前記サスティン動作のために、前記第３電源と第１接続ラインとの間に設けられる第２スイッチング素子と、前記第１接続ラインと前記スキャンドライバを介して前記一方の行電極に繋がる第２接続ラインとの間に設けられる第１スイッチング素子を含み、
   前記リセットパルスの立ち下がり期間において、前記第１スイッチング素子及び前記第２スイッチング素子を共にオン状態とすることにより、前記第３電源を前記一方の行電極に接続することを特徴とする請求項１記載の駆動装置。
3. 前記リセットパルスが立ち上がる途中において、前記第１スイッチング素子がオフ状態のままで前記第２スイッチング素子をオン状態とすることで、前記第１スイッチング素子の両端子間の電位差を低減することを特徴とする請求項２記載の駆動装置。
4. 前記リセットドライバは、前記リセット期間において、前記第３電圧とは逆極性の逆極性電源を前記行電極対の他方の行電極に接続する手段をさらに含み、前記サスティンドライバは、前記リセットパルスの立ち下がり期間において、前記他方の行電極を接地する手段をさらに含むことを特徴とする請求項１記載の駆動装置。
5. 前記リセットドライバは、前記スキャンドライバを介して前記一方の行電極に繋がる第２接続ラインと前記第４電源との間に接続されたスイッチング素子と抵抗とを含み、前記スイッチング素子をオン状態とすることで前記リセットパルスの立ち上がりの波形を生成することを特徴とする請求項１記載の駆動装置。
6. 複数の行電極対と、前記行電極に交差して配列された複数の列電極と、前記行電極対及び前記列電極の各交差部に配置された容量性発光素子と、を有する表示パネルを駆動する駆動方法であって、
   第１電圧及び第２電圧を各々発生する第１電源及び第２電源を備えて、前記第１電源及び第２電源をスキャン期間において前記行電極対の一方の行電極に接続してスキャン動作をなすスキャン行程と、
   第３電圧を発生する第３電源を備えて、前記第３電源をサスティン期間において前記行電極対に接続してサスティン動作をなすサスティン行程と、
   第４電圧を発生する第４電源を備えて、前記第４電源及び前記第１電源をリセット期間において前記一方の行電極に接続しリセットパルスの立ち上がりの波形を生成してリセット動作をなすリセット行程と、を含み、
   前記スキャン動作では前記第１電圧に基づいて走査ベースパルスを発生させると共に前記第２電圧に基づいて走査パルスを発生し、
   前記リセットパルスは前記立ち上がりの波形の後に立ち下がりの波形を有し、前記リセットパルスの前記立ち下がりの波形の期間である立ち下がり期間において、前記第１電源及び前記第３電源を前記一方の行電極に直列接続し、その後に前記第３電源のみを前記一方の行電極に接続することを特徴とする駆動方法。