KR100529084B1 - 플라즈마 디스플레이 패널과 그의 구동방법 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널과 그의 구동방법에 관한 것이다. 본 발명에 따르면 Y 전극에 순차적으로 주사 전압을 인가할 때 Y 전극을 주사 순서에 따라 복수 개의 그룹으로 나누고 각 그룹별로 주사 전압을 다르게 설정하며, 각 그룹의 첫 번째 Y 전극에 주사 전압을 인가하기 전에 Y 전극의 전압을 서서히 하강시키는 기간을 더 포함하도록 한다. 이와 같이 하면 주사 전압을 인가하기 전의 방전셀의 상태가 리셋 직후의 상태로 회복되기 때문에 어드레스 방전 효율을 높일 수 있다.

Description

플라즈마 디스플레이 패널과 그의 구동방법{PLASMA DISPLAY PANEL AND DRIVING METHOD THEREOF}
본 발명은 플라즈마 디스플레이 패널(plasma display panel; PDP)과 그의 구동장치에 관한 것이다.
최근 평면 디스플레이 장치 중에서 PDP는 다른 디스플레이 장치에 비해 휘도 및 발광 효율이 높고 시야각이 넓다는 장점으로 인하여 평면 디스플레이 장치로서 각광을 받고 있다.
플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 먼저 도 1 및 도 2를 참조하여 플라즈마 디스플레이 패널의 구조에 대하여 설명한다.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이며, 도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.
도 1에 나타낸 바와 같이, 플라즈마 디스플레이 패널은 서로 마주보며 떨어져 있는 두 개의 유리 기판(1, 6)을 포함한다. 유리 기판(1) 위에는 주사 전극(4)과 유지 전극(5)이 쌍을 이루어 평행하게 형성되어 있으며, 주사 전극(4)과 유지 전극(5)은 유전체층(2) 및 보호막(3)으로 덮여 있다. 유리 기판(6) 위에는 복수의 어드레스 전극(8)이 형성되어 있으며, 어드레스 전극(8)은 절연체층(7)으로 덮여 있다. 어드레스 전극(8) 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 격벽(9)이 형성되어 있다. 또한 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 유리 기판(1, 6)은 주사 전극(4)과 어드레스 전극(8) 및 유지 전극(5)과 어드레스 전극(8)이 직교하도록 방전 공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스전극(8)과, 쌍을 이루는 주사 전극(4)과 유지 전극(5)과의 교차부에 있는 방전 공간(11)이 방전 셀(12)을 형성한다.
그리고 도 2에 나타낸 바와 같이, 플라즈마 디스플레이 패널의 전극은 n×m의 매트릭스 구조를 가지고 있다. 복수의 어드레스 전극(A1-Am)이 세로 방향으로 배열되어 있고 가로 방향으로 복수의 주사 전극(Y1-Yn) 및 유지 전극(X1-X n)이 쌍으로 배열되어 있다.
일반적으로 플라즈마 디스플레이 패널은 한 프레임이 복수의 서브필드로 나누어져 구동되며, 서브필드의 조합에 의해 계조가 표현된다. 일반적으로 각 서브필드는 리셋 기간, 어드레스 기간, 유지 기간으로 이루어진다.
리셋 기간은 이전의 유지방전으로 형성된 벽 전하를 소거하고 다음의 어드레스 방전을 안정적으로 수행하기 위해 벽 전하를 셋업(setup) 하는 역할을 한다. 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽 전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 유지방전을 수행하는 기간이다.
이때, 벽전하란 각 전극에 가깝게 방전 셀의 벽(예를 들어, 유전체층)에 형성되어 전극에 축적되는 전하를 말한다. 이러한 벽전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 벽전하가 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명된다. 또한 벽전압은 벽전하에 의해서 방전 셀의 벽에 형성되는 전위차를 말한다.
도 3은 이러한 종래기술에 따른 구동 파형을 나타낸 도이다.
도 3에 도시된 바와 같이, 종래에는 리셋 기간 종료 시점에 주사 전극과 유지 전극간의 벽전압과 주사 전극 및 유지 전극에 인가되는 전압의 합을 방전개시 전압과 근사한 값으로 유지한 채로 주사 전극의 전압을 전압(VscL)까지 하강시켰다. 그리고 어드레스 기간에 전압(VscL)을 저점으로 하고 전압(VscH)을 고점으로 하는 주사 펄스를 주사 전극에 순차적으로 인가하며, 이와 동시에 어드레스 전극에 데이터 펄스를 인가하여 어드레스 방전이 일어나도록 하였다.
한편, 어드레스 방전은 프라이밍 입자의 밀도와 방전 공간에 형성된 벽전압에 의하여 결정된다. 그런데 첫 번째 주사 전극에서 패널 하단쪽으로 갈수록 리셋 방전이 발생한 후 주사 펄스가 인가되는 시간이 그만큼 늦어지기 때문에 프라이밍 입자의 밀도도 하단으로 갈수록 점점 낮아진다. 또한, 하단으로 갈수록 벽전압도 조금씩 붕괴되어 방전 공간상의 전압이 점점 낮아진다. 따라서 하단으로 갈수록 방전 지연시간이 길어지고 이로 인해 어드레스 마진이 감소되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 어드레스 구간에서 방전 마진을 향상시킬 수 있는 플라즈마 디스플레이 패널과 그의 구동장치를 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 디스플레이 패널은 복수의 제1 전극, 복수의 제2 전극을 포함하는 패널; 및 상기 제1 전극을 구동하기 위한 신호를 출력하는 구동회로를 포함하며,
상기 구동회로는,
복수의 제1 전극, 복수의 제2 전극, 상기 제1 및 제2 전극에 의해 형성되는 패널 커패시터에 전압을 인가하는 플라즈마 디스플레이 패널의 구동장치로서,
제1 단이 상기 제1 전극에 연결되어 선택된 상기 제1 전극에 주사전압을 인가하는 제1 트랜지스터와 제2 단이 상기 제1 전극에 연결되어 선택되지 않은 상기 제1 전극에 비주사전압을 공급하는 제2 트랜지스터를 각각 포함하는 복수의 선택회로; 상기 제1 트랜지스터의 제2 단에 제1 단이 전기적으로 연결되어 상기 제1 전극의 전압이 점진적으로 하강하도록 동작하는 제3 트랜지스터; 상기 제3 트랜지스터의 제2 단과 제1 주사전압을 공급하는 제1 전원 사이에 전기적으로 연결되는 제4 트랜지스터; 및 상기 제3 트랜지스터의 제2 단에 제1 단이 전기적으로 연결되고 제2 주사전압을 공급하는 제2 전원에 제2 단이 전기적으로 연결되는 제5 트랜지스터를 포함한다.
상기 복수의 제1 전극은 제1 그룹 및 제2 그룹을 포함하는 복수의 그룹으로 나누어 구동되며,
어드레스 구간에,
상기 제3 및 제4 트랜지스터를 턴 온한 상태에서 상기 제1 그룹의 제1 전극에 연결된 상기 제1 트랜지스터를 순차적으로 턴 온하여 상기 제1 그룹의 제1 전극에 상기 제1 주사전압을 인가하고,
상기 제1 및 제3 트랜지스터를 턴 온한 상태에서 상기 제4 트랜지스터를 턴 오프하고 상기 제5 트랜지스터를 턴 온하여 상기 제1 전극의 전압을 상기 제1 주사전압에서 상기 제2 주사전압까지 점진적으로 낮추며,
상기 제3 및 제5 트랜지스터를 턴 온한 상태에서 상기 제2 그룹의 제1 전극에 연결된 상기 제1 트랜지스터를 순차적으로 턴 온하여 상기 제2 그룹의 제1 전극에 상기 제2 주사전압을 인가한다.
또한, 리셋 구간에,
상기 제1 및 제4 트랜지스터를 턴 온한 상태에서 상기 제3 트랜지스터를 턴 온하여 상기 제1 전극의 전압을 상기 제1 주사전압까지 점진적으로 낮춘다.
상기 제5 트랜지스터의 제2 단과 상기 제2 전원 사이에 전기적으로 연결되는 제6 트랜지스터; 및 상기 제5 트랜지스터의 제2 단에 제1 단이 전기적으로 연결되고 제3 주사전압을 공급하는 제3 전원에 제2 단이 전기적으로 연결되는 제7 트랜지스터를 더 포함할 수 있다.
상기 복수의 그룹은 제3 그룹을 더 포함할 수 있으며,
상기 어드레스 구간에,
상기 제1 , 제3 및 제5 트랜지스터를 턴 온한 상태에서 상기 제6 트랜지스터를 턴 오프하고 상기 제7 트랜지스터를 턴 온하여 상기 제1 전극의 전압을 상기 제2 주사전압에서 상기 제3 주사전압까지 점진적으로 낮추며,
상기 제3, 제5 및 제7 트랜지스터를 턴 온한 상태에서 상기 제3 그룹의 제1 전극에 연결된 상기 제1 트랜지스터를 순차적으로 턴 온하여 상기 제3 그룹의 제1 전극에 상기 제3 주사전압을 인가한다.
본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은 복수의 제1 전극 및 제2 전극을 포함하는 플라즈마 디스플레이 패널의 구동 방법으로서,
a) 제1 경로를 통하여 상기 제1 전극의 전압을 제1 전압까지 하강시키는 단계; b) 상기 제1 경로를 통하여 상기 제1 전압에 대응하는 제1 주사 전압을 인가하는 단계; c) 제2 경로를 통하여 상기 제1 전극의 전압을 제2 전압까지 하강시키는 단계; 및 d) 상기 제2 경로를 통하여 상기 제1 전극에 상기 제2 전압에 대응하는 제2 주사 전압을 인가하는 단계를 포함한다.
이때, 상기 제1 경로는 상기 제1 전극의 전압이 점진적으로 하강하도록 동작하는 제1 스위치 및 상기 제1 스위치와 상기 제1 주사 전압을 공급하는 제1 전원 사이에 연결되는 제2 스위치에 의해 형성되고,
상기 제2 경로는 상기 제1 스위치 및 상기 제1 스위치와 상기 제2 주사 전압을 공급하는 제2 전원 사이에 연결되는 적어도 하나의 제3 스위치에 의해 형성되며,
상기 a) 및 b) 단계에서 상기 제3 스위치는 턴 오프되어 있으며, 상기 c) 및 d) 단계에서 상기 제2 스위치는 턴 오프되어 있다.
여기서, 상기 적어도 하나의 제3 스위치는,
상기 제1 전극의 전압이 점진적으로 하강하도록 동작하는 제4 스위치; 및 상기 제4 스위치와 상기 제2 전원 사이에 연결되는 제5 스위치를 포함한다.
또한, 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동 방법은 e) 제3 경로를 통하여 상기 제1 전극의 전압을 제3 전압까지 하강시키는 단계; 및 f) 상기 제3 경로를 통하여 상기 제1 전극에 상기 제3 전압에 대응하는 제3 주사 전압을 인가하는 단계를 더 포함할 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널에 대하여 도 4를 참고로 하여 상세하게 설명한다.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도면이다.
도 4에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치는 플라즈마 패널(100), 어드레스 구동부(200), Y 전극 구동부(320), X 전극 구동부(340) 및 제어부(400)를 포함한다.
플라즈마 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스 전극(A1~Am), 행 방향으로 배열되어 있는 제1 전극(Y1~Yn)(이하, Y 전극이라고 함) 및 제2 전극(X1~Xn)(이하, X 전극이라고 함)을 포함한다.
어드레스 구동부(200)는 제어부(200)로부터 어드레스 구동 제어 신호(SA)를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.
Y 전극 구동부(320) 및 X 전극 구동부(340)는 제어부(200)로부터 각각 Y 전극 구동신호(SY)와 X 전극 구동신호(SX)를 수신하여 X 전극과 Y전극에 인가한다.
제어부(400)는 외부로부터 영상신호를 수신하여, 어드레스 구동제어신호(SA), Y 전극 구동신호(SY) 및 X 전극 구동신호(SX)를 생성하여 각각 어드레스 구동부(200), Y 전극 구동부(320) 및 X 전극 구동부(340)에 전달한다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널에 인가되는 구동 파형도이다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따르면 Y 전극에 순차적으로 주사 전압을 인가할 때 Y 전극을 주사 순서에 따라 복수 개의 그룹으로 나누고 각 그룹별로 주사 전압을 다르게 설정한다. 또한 각 그룹의 첫 번째 Y 전극에 주사 전압을 인가하기 전에 하강 램프 리셋 기간과 같이 Y 전극의 전압을 서서히 하강시키는 기간을 더 포함한다. 도 5에서는 편의상 Y 전극을 3개의 그룹(제1, 제2, 제3 주사 그룹)으로 나눈 경우에 대하여 도시하였다.
즉, 하강 리셋 기간에서 Y 전극의 전압을 전압(VscL1)까지 낮춘 후, 어드레스 기간에 모든 Y 전극에 전압(VscH1)을 인가한 상태에서 제1 주사 그룹에 순차적으로 전압(VscL1)의 주사 펄스를 인가한다. 이때, 제1 주사 그룹의 어드레싱이 종료된 후의 Y 전극의 전압은 전압(VscL1)이다.
그런데, 제1 주사 그룹에 주사 전압 펄스를 인가하는 동안 제2 주사 그룹의 Y 전극을 포함하는 방전셀에서는 벽전압이 붕괴되어 전압(VscL1)의 주사 전압 펄스만으로는 안정적인 어드레스 방전을 일으키지 못할 수 있다. 따라서, 제2 주사 그룹을 어드레싱 하기 전에 Y 전극의 전압을 전압(VscL1)에서 전압(VscL2)까지 서서히 낮춘다. 그러면 리셋 기간에 하강 램프 파형을 인가하는 것과 같이 X 전극과 Y 전극 사이에 약방전이 일어나고 벽전하가 소거되어 방전셀의 상태가 어드레스 방전에 용이한 상태로 회복된다. 그러므로, 이 상태에서 제2 주사 그룹에 순차적으로 전압(VscL2)의 주사 펄스를 인가하면 안정적인 어드레스 방전을 일으킬 수 있다. 이때, 제1 주사 그룹과 제2 주사 그룹의 어드레스 조건을 동일하게 해주기 위해 제2 주사 그룹의 선택되지 않는 주사 라인에 인가되는 전압도 전압(VscH2)로 낮춘다.
마찬가지로, 제2 주사 그룹에 순차적으로 주사 전압 펄스를 인가한 후 제3 주사 그룹의 어드레스 방전 효율을 높이기 위하여 제3 주사 그룹에 주사 전압 펄스를 인가하기 전에 Y 전극의 전압을 전압(VscL2)에서 전압(VscL3)까지 서서히 낮춘 후, 제3 주사 그룹에 순차적으로 전압(VscL3)의 주사 전압 펄스를 인가한다.
도 6은 도 5의 구동파형을 생성하는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부(320)의 상세 회로도이다. 도 6은 Y 전극을 2개의 주사 그룹으로 나눈 경우에 대한 실시예를 나타낸 것이다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 Y 전극 구동부(320)는 상승 리셋 구동부(321), 하강 리셋 및 주사 구동부(322) 및 유지 구동부(323)를 포함한다.
리셋 구동부(321)는 리셋 구간에서 상승하는 리셋 파형을 생성하는 상승 램프부로서 전압(Vset-Vs)을 공급하는 전원(Vset-Vs), 플로팅 전원으로 동작하는 커패시터(Cset), 램프 스위치(Yrr) 및 전류의 역류를 방지하기 위하여 유지 구동부(323)에서 생성된 유지전압이 상기 패널 커패시터로 인가되는 메인 패스에 형성되는 스위치(Ypp)를 포함한다.
리셋 기간 이전에 커패시터(Cset)는 스위치(Yg)가 턴온시에 (Vset-Vs) 전압을 공급하는 전원(Vset-Vs)에 의해 (Vset-Vs) 전압으로 충전된다. 리셋 기간 초기에 스위치(Ys)가 턴온되어 Y 전극에 전압(Vs)이 인가된 후, 스위치(Yrr)가 턴온되면 커패시터(Cset)에 충전된 전압에 의해 패널 커패시터(Cp)의 전압이 전압(Vset)까지 점진적으로 상승한다.
유지 구동부(323)는 유지 구간에서 유지방전 펄스를 생성하며, 전원(Vs)과 접지(GND) 사이에 연결된 스위치(Ys, Yg), 전력 회수용 커패시터(Cyr)와 스위치(Yr, Yf), 인덕터(Ly) 및 다이오드(YDr, YDf, YDCH, YDCL)를 포함한다.
유지 구간 이전에 커패시터(Cyr)에는 전압(Vs/2)이 충전되어 있으며, 유지 구간에 스위치(Yr)가 턴 온되면 인덕터(Ly)와 패널 커패시터(Cp) 사이에 공진이 발생하여 패널 커패시터(Cp)가 충전되고, 이후 스위치(Ys)를 통하여 패널 커패시터(Cp)에 전압(Vs)이 계속 공급된다. 또한, 스위치(Yf)가 턴 온되면 인덕터(Ly)와 패널 커패시터(Cp) 사이에 공진이 발생하여 패널 커패시터(Cp)가 방전되고, 이후 스위치(Yg)를 통하여 패널 커패시터(Cp)의 전압을 0V로 유지한다.
이때, 다이오드(YDr, YDf)는 스위치(Yr, Yf)의 바디 다이오드로 인해 형성될 수 있는 전류를 차단하기 위해 스위치(Yr, Yf)의 바디 다이오드와 반대 방향으로 형성되며, 다이오드(YDCH, YDCL)는 각각 인덕터(Ly)의 제2단 전위를 전압(Vs)과 전압(GND)으로 클램핑한다.
하강 리셋 및 주사 구동부(322)는 리셋 구간에서 하강하는 램프 파형 및 어드레스 구간에서 주사펄스를 생성하며, 전원(VscH), 커패시터(Csc) 및 Y 전극에 연결되는 복수의 선택회로로 이루어진 스캔 IC를 포함한다. 스캔 IC는 스위치(SCH, SCL)를 포함하며 스위치(SCH)의 소스와 스위치(SCL)의 드레인은 패널 커패시터(Cp)의 Y 전극에 연결되어 있다.
또한 본 발명의 실시예에서는 Y 전극을 2개의 주사 그룹으로 나누고 각 그룹별로 주사 전압을 다르게 설정하므로, 그룹별 주사 전압을 공급하기 위한 전원(VscL1, VscL2)과 이러한 전압을 각 그룹에 공급하기 위한 스위치(Yfr, Yfr1, Yfr2)를 더 포함한다. 스위치(Yfr1)는 스위치(SCL)의 소스에 연결되며, 스위치(Yfr)는 전원(VscL1)과 스위치(Yfr1) 사이에 연결되어 Y 전극에 전압(VscL1)을 공급하기 위한 경로를 형성한다. 또한, 스위치(Yfr2)는 전원(VscL2)과 스위치(Yfr1) 사이에 연결되어 Y 전극에 전압(VscL2)을 공급하기 위한 경로를 형성한다.
도 6에서, 패널 커패시터(Cp)는 X 전극과 Y 전극 사이의 커패시턴스 성분을 등가적으로 나타낸 것이다. 또한, 편의상 패널 커패시터(Cp)의 X 전극은 접지 단자에 연결된 것으로 표시하였으나, 실제로 X 전극에는 X 전극 구동부(340)가 연결되어 있다.
또한, 도 6에서 각 부의 스위치는 n 채널형 MOSFET로 표시하였으며, 각각의 스위치는 바디 다이오드를 포함할 수 있다.
이러한 본 발명의 실시예에 따른 구동 회로에 의해 패널 커패시터(Cp)에 주사펄스가 인가되는 과정을 도 7 및 도 8을 참조하여 상세히 설명하면 다음과 같다.
도 7은 본 발명의 실시예에 따른 구동 파형 및 스위치의 타이밍도를 나타낸 것이며, 도 8은 하강 리셋 기간 및 어드레스 기간에서의 전류의 흐름을 나타낸 것이다.
도 7에 도시된 바와 같이, 본 발명의 실시예에 따르면 Y 전극에 상승램프 리셋 파형이 인가되고 Y 전극의 전압이 전압(Vs)을 유지한 상태에서 스위치(Yfr, Yfr1)를 턴 온한다. 그러면 도 8과 같이 스위치(SCL)-스위치(Yfr1)-스위치(Yfr)-전원(VscL1)의 전류 경로(경로 ①)가 형성되고 램프 스위치(Yfr1)의 동작을 통하여 패널 커패시터의 Y 전극 전압이 전압(VscL1)까지 서서히 하강한다.
이처럼 Y 전극의 전압(VscL1)까지 하강한 상태에서, 어드레스 기간 초기에는 먼저 모든 선택회로의 스위치(SCL)를 턴 오프하고 스위치(SCH)를 턴 온한다. 이때, 커패시터(Csc)에는 전압(VscH1-VscL1)이 충전되어 있으므로 모든 Y 전극에는 전압(VscH1)이 인가된다. 이후, 제1 주사 그룹에 연결된 선택회로의 스위치(SCH)를 턴 오프하고 스위치(SCL)를 순차적으로 턴 온하여 제1 주사 그룹의 Y 전극에 전압(VscL1)의 주사 펄스를 인가한다.
제1 주사 그룹에 주사 펄스를 모두 인가한 후, 스위치(Yfr1)는 턴 온된 상태에서 스위치(Yfr)를 턴 오프하고 스위치(Yfr2)를 턴 온한다. 그러면 도 8과 같이 스위치(SCL)-스위치(Yfr1)-스위치(Yfr2)-전원(VscL2)의 전류 경로(경로 ②)가 형성되고 램프 스위치(Yfr2)의 동작을 통하여 패널 커패시터의 Y 전극 전압이 전압(VscL1)에서 전압(VscL2)까지 서서히 하강한다. 이때, 커패시터(Csc)에 충전된 전압은 일정하게 유지되므로 선택회로의 로우 사이드의 전압이 하강하는 만큼 하이 사이드의 전압도 전압(VscH1)에서 전압(VscH2)까지 하강한다.
이처럼 Y 전극의 전압(VscL2)까지 하강한 상태에서, 모든 선택회로의 스위치(SCL)를 턴 오프하고 스위치(SCH)를 턴 온하면 전압(VscH2)이 Y 전극에 인가한다. 이후, 제2 주사 그룹에 연결된 선택회로의 스위치(SCH)를 턴 오프하고 스위치(SCL)를 순차적으로 턴 온하여 제2 주사 그룹의 Y 전극에 전압(VscL2)의 주사 펄스를 인가한다.
도 9는 도 5의 구동 파형을 생성하는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부(320)의 상세 회로도로서 Y 전극을 3개의 주사 그룹으로 나눈 경우에 대한 실시예를 나타낸 것이다.
도 9에서, 상승 리셋 구동부(321) 및 유지 구동부(323)의 구성 및 동작은 도 6과 동일하므로 설명을 생략한다.
하강 리셋 및 주사 구동부(322)의 전원(VscH), 커패시터(Csc) 및 Y 전극에 연결되는 복수의 선택회로로 이루어진 스캔 IC의 구성도 도 6과 동일하다.
다만, Y 전극을 3개의 주사 그룹으로 나누고 각 그룹별로 주사 전압을 다르게 설정하기 위하여, 제3 주사 그룹에 주사 전압을 공급하기 위한 전원(VscL3)과 이러한 전압을 제3 주사 그룹에 공급하기 위한 램프 스위치(Yfr3)를 추가로 더 포함한다.
이러한 회로의 동작을 살펴보면, Y 전극에 상승램프 리셋 파형이 인가되고 Y 전극의 전압이 전압(Vs)을 유지한 상태에서 스위치(Yfr, Yfr1)를 턴 온한다. 그러면 도 10과 같이 스위치(SCL)-스위치(Yfr1)-스위치(Yfr)-전원(VscL1)의 전류 경로(경로 ①)가 형성되고 램프 스위치(Yfr1)의 동작을 통하여 패널 커패시터의 Y 전극 전압이 전압(VscL1)까지 서서히 하강한다.
이처럼 Y 전극의 전압(VscL1)까지 하강한 상태에서, 어드레스 기간 초기에는 먼저 모든 선택회로의 스위치(SCL)를 턴 오프하고 스위치(SCH)를 턴 온한다. 이때, 커패시터(Csc)에는 전압(VscH1-VscL1)이 충전되어 있으므로 모든 Y 전극에는 전압(VscH1)이 인가된다. 이후, 제1 주사 그룹에 연결된 선택회로의 스위치(SCH)를 턴 오프하고 스위치(SCL)를 순차적으로 턴 온하여 제1 주사 그룹의 Y 전극에 전압(VscL1)의 주사 펄스를 인가한다.
제1 주사 그룹에 주사 펄스를 모두 인가한 후, 스위치(Yfr1)는 턴 온된 상태에서 스위치(Yfr)를 턴 오프하고 스위치(Yfr', Yfr2)를 턴 온한다. 그러면 도 10과 같이 스위치(SCL)-스위치(Yfr1)-스위치(Yfr2)-스위치(Yfr')-전원(VscL2)의 전류 경로(경로 ②)가 형성되고 램프 스위치(Yfr2)의 동작을 통하여 패널 커패시터의 Y 전극 전압이 전압(VscL1)에서 전압(VscL2)까지 서서히 하강한다. 이때, 커패시터(Csc)에 충전된 전압은 일정하게 유지되므로 선택회로의 로우 사이드의 전압이 하강하는 만큼 하이 사이드의 전압도 전압(VscH1)에서 전압(VscH2)까지 하강한다.
이처럼 Y 전극의 전압(VscL2)까지 하강한 상태에서, 모든 선택회로의 스위치(SCL)를 턴 오프하고 스위치(SCH)를 턴 온하면 전압(VscH2)이 Y 전극에 인가한다. 이후, 제2 주사 그룹에 연결된 선택회로의 스위치(SCH)를 턴 오프하고 스위치(SCL)를 순차적으로 턴 온하여 제2 주사 그룹의 Y 전극에 전압(VscL2)의 주사 펄스를 인가한다.
제2 주사 그룹에 주사 펄스를 모두 인가한 후, 스위치(Yfr1, Yfr2)는 턴 온된 상태에서 스위치(Yfr')를 턴 오프하고 스위치(Yfr3)를 턴 온한다. 그러면 도 10과 같이 스위치(SCL)-스위치(Yfr1)-스위치(Yfr2)-스위치(Yfr3)-전원(VscL3)의 전류 경로(경로 ③)가 형성되고 램프 스위치(Yfr3)의 동작을 통하여 패널 커패시터의 Y 전극 전압이 전압(VscL2)에서 전압(VscL3)까지 서서히 하강한다. 이때에도, 커패시터(Csc)에 충전된 전압은 일정하게 유지되므로 선택회로의 로우 사이드의 전압이 하강하는 만큼 하이 사이드의 전압도 전압(VscH2)에서 전압(VscH3)까지 하강한다.
이처럼 Y 전극의 전압(VscL3)까지 하강한 상태에서, 모든 선택회로의 스위치(SCL)를 턴 오프하고 스위치(SCH)를 턴 온하면 전압(VscH3)이 Y 전극에 인가한다. 이후, 제3 주사 그룹에 연결된 선택회로의 스위치(SCH)를 턴 오프하고 스위치(SCL)를 순차적으로 턴 온하여 제3 주사 그룹의 Y 전극에 전압(VscL3)의 주사 펄스를 인가한다.
한편, 본 발명의 실시예에서는 각 그룹에 주사 전압 펄스를 인가하기 전의 전압과 주사 전압을 동일하게 설정하였으나 두 전압값을 다르게 설정할 수도 있다.
또한, 각 주사 그룹간의 주사 전압차 즉, VscL1과 VscL2의 전압차와 VscL2와 VscL3의 전압차를 각각 다르게 설정할 수 있다.
또한, 이러한 전압차는 서브필드별로 다르게 설정할 수 있으며, 주사 그룹도 서브필드별도 다르게 설정할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
이상에서 설명한 바와 같이 본 발명에 의하면, Y 전극에 순차적으로 주사 전압을 인가할 때 Y 전극을 주사 순서에 따라 복수 개의 그룹으로 나누고 각 그룹별로 주사 전압을 다르게 설정하며, 각 그룹의 첫 번째 Y 전극에 주사 전압을 인가하기 전에 Y 전극의 전압을 서서히 하강시키는 기간을 더 포함하도록 하여 주사 전압을 인가하기 전의 방전셀의 상태를 리셋 직후의 상태로 회복함으로써 어드레스 방전 효율을 높일 수 있다.
도 1은 플라즈마 디스플레이 패널의 일부 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극 배열도이다.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도이다.
도 5는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널에 인가되는 구동 파형도이다.
도 6은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부의 상세 회로도로서 Y 전극을 2개의 주사 그룹으로 나눈 경우에 대한 실시예를 나타낸 도이다.
도 7은 본 발명의 실시예에 따른 구동 파형 및 스위치의 타이밍도이다.
도 8은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부의 하강 리셋 기간 및 어드레스 기간에서의 전류의 흐름도이다.
도 9는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 Y 전극 구동부의 상세 회로도로서 Y 전극을 3개의 주사 그룹으로 나눈 경우에 대한 실시예를 나타낸 도이다.

Claims (10)

  1. 복수의 제1 전극, 복수의 제2 전극을 포함하는 패널; 및 상기 제1 전극을 구동하기 위한 신호를 출력하는 구동회로를 포함하며,
    상기 구동회로는,
    제1 단이 상기 제1 전극에 연결되어 선택된 상기 제1 전극에 주사전압을 인가하는 제1 트랜지스터와 제2 단이 상기 제1 전극에 연결되어 선택되지 않은 상기 제1 전극에 비주사전압을 공급하는 제2 트랜지스터를 각각 포함하는 복수의 선택회로;
    상기 제1 트랜지스터의 제2 단에 제1 단이 전기적으로 연결되어 상기 제1 전극의 전압이 점진적으로 하강하도록 동작하는 제3 트랜지스터;
    상기 제3 트랜지스터의 제2 단과 제1 주사전압을 공급하는 제1 전원 사이에 전기적으로 연결되는 제4 트랜지스터; 및
    상기 제3 트랜지스터의 제2 단에 제1 단이 전기적으로 연결되고 제2 주사전압을 공급하는 제2 전원에 제2 단이 전기적으로 연결되는 제5 트랜지스터
    를 포함하는 플라즈마 디스플레이 패널.
  2. 제1항에 있어서,
    상기 복수의 제1 전극은 제1 그룹 및 제2 그룹을 포함하는 복수의 그룹으로 나누어 구동되며,
    어드레스 구간에,
    상기 제3 및 제4 트랜지스터를 턴 온한 상태에서 상기 제1 그룹의 제1 전극에 연결된 상기 제1 트랜지스터를 순차적으로 턴 온하여 상기 제1 그룹의 제1 전극에 상기 제1 주사전압을 인가하고,
    상기 제1 및 제3 트랜지스터를 턴 온한 상태에서 상기 제4 트랜지스터를 턴 오프하고 상기 제5 트랜지스터를 턴 온하여 상기 제1 전극의 전압을 상기 제1 주사전압에서 상기 제2 주사전압까지 점진적으로 낮추며,
    상기 제3 및 제5 트랜지스터를 턴 온한 상태에서 상기 제2 그룹의 제1 전극에 연결된 상기 제1 트랜지스터를 순차적으로 턴 온하여 상기 제2 그룹의 제1 전극에 상기 제2 주사전압을 인가하는
    플라즈마 디스플레이 패널.
  3. 제1항에 있어서,
    리셋 구간에,
    상기 제1 및 제4 트랜지스터를 턴 온한 상태에서 상기 제3 트랜지스터를 턴 온하여 상기 제1 전극의 전압을 상기 제1 주사전압까지 점진적으로 낮추는
    플라즈마 디스플레이 패널.
  4. 제1항에 있어서,
    상기 제5 트랜지스터의 제2 단과 상기 제2 전원 사이에 전기적으로 연결되는 제6 트랜지스터; 및
    상기 제5 트랜지스터의 제2 단에 제1 단이 전기적으로 연결되고 제3 주사전압을 공급하는 제3 전원에 제2 단이 전기적으로 연결되는 제7 트랜지스터
    를 더 포함하는 플라즈마 디스플레이 패널.
  5. 제2항 또는 제4항에 있어서,
    상기 복수의 그룹은 제3 그룹을 더 포함하며,
    상기 어드레스 구간에,
    상기 제1 , 제3 및 제5 트랜지스터를 턴 온한 상태에서 상기 제6 트랜지스터를 턴 오프하고 상기 제7 트랜지스터를 턴 온하여 상기 제1 전극의 전압을 상기 제2 주사전압에서 상기 제3 주사전압까지 점진적으로 낮추며,
    상기 제3, 제5 및 제7 트랜지스터를 턴 온한 상태에서 상기 제3 그룹의 제1 전극에 연결된 상기 제1 트랜지스터를 순차적으로 턴 온하여 상기 제3 그룹의 제1 전극에 상기 제3 주사전압을 인가하는
    플라즈마 디스플레이 패널.
  6. 복수의 제1 전극 및 제2 전극을 포함하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    a) 제1 경로를 통하여 상기 제1 전극의 전압을 제1 전압까지 하강시키는 단계;
    b) 상기 제1 경로를 통하여 상기 제1 전압에 대응하는 제1 주사 전압을 인가하는 단계;
    c) 제2 경로를 통하여 상기 제1 전극의 전압을 제2 전압까지 하강시키는 단계; 및
    d) 상기 제2 경로를 통하여 상기 제1 전극에 상기 제2 전압에 대응하는 제2 주사 전압을 인가하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  7. 제6항에 있어서,
    상기 제1 경로는 상기 제1 전극의 전압이 점진적으로 하강하도록 동작하는 제1 스위치 및 상기 제1 스위치와 상기 제1 주사 전압을 공급하는 제1 전원 사이에 연결되는 제2 스위치에 의해 형성되는
    플라즈마 디스플레이 패널의 구동방법.
  8. 제6항에 있어서,
    상기 제2 경로는 상기 제1 스위치 및 상기 제1 스위치와 상기 제2 주사 전압을 공급하는 제2 전원 사이에 연결되는 적어도 하나의 제3 스위치에 의해 형성되며,
    상기 a) 및 b) 단계에서 상기 제3 스위치는 턴 오프되어 있으며, 상기 c) 및 d) 단계에서 상기 제2 스위치는 턴 오프되어 있는
    플라즈마 디스플레이 패널의 구동방법.
  9. 제8항에 있어서,
    상기 적어도 하나의 제3 스위치는,
    상기 제1 전극의 전압이 점진적으로 하강하도록 동작하는 제4 스위치; 및
    상기 제4 스위치와 상기 제2 전원 사이에 연결되는 제5 스위치
    를 포함하는 플라즈마 디스플레이 패널의 구동방법.
  10. 제6항에 있어서,
    e) 제3 경로를 통하여 상기 제1 전극의 전압을 제3 전압까지 하강시키는 단계; 및
    f) 상기 제3 경로를 통하여 상기 제1 전극에 상기 제3 전압에 대응하는 제3 주사 전압을 인가하는 단계
    를 더 포함하는 플라즈마 디스플레이 패널의 구동방법.
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