KR100508954B1 - 플라즈마 디스플레이 패널과 그의 구동장치 - Google Patents

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Abstract

본 발명은 플라즈마 디스플레이 패널과 그의 구동장치에 관한 것이다. 본 발명에 따르면 종래의 메인 스위치를 제거하는 대신 상승 램프 전압을 인가하기 위한 트랜지스터를 스캔 IC의 상부 트랜지스터에 연결시키고 유지구간에 접지전압을 공급하는 스위치를 백투백으로 연결한다. 이와 같이 하면, 회로 임피던스를 최소화함으로써 서스테인 전압 파형의 왜곡을 감소시킬 수 있으며, 메인 경로상에 다수의 FET가 병렬로 연결되어 구성되는 메인 스위치를 제거하기 때문에, 회로 부품수가 줄어들고 회로 보드의 크기가 줄어드는 장점이 있다.

Description

플라즈마 디스플레이 패널과 그의 구동장치{PLASMA DISPLAY PANEL AND DRIVING APPARATUS THEREOF}
본 발명은 플라즈마 디스플레이 패널(plasma display panel; PDP)의 구동장치 및 구동방법에 관한 것이다.
최근 액정표시장치(liquid crystal display; LCD), 전계 방출 표시장치(field emission display; FED), PDP 등의 평면 표시 장치가 활발히 개발되고 있다. 이들 평면 표시 장치 중에서 PDP는 다른 평면 표시 장치에 비해 휘도 및 발광효율이 높으며 시야각이 넓다는 장점이 있다. 따라서, PDP가 40인치 이상의 대형 표시 장치에서 종래의 CRT(cathode ray tube)를 대체할 표시 장치로서 각광받고 있다.
PDP는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 픽셀(pixel)이 매트릭스(matrix)형태로 배열되어 있다. 이러한 PDP는 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형(DC형)과 교류형(AC형)으로 구분된다.
직류형 PDP는 전극이 방전 공간에 그대로 노출되어 있어서 전압이 인가되는 동안 전류가 방전공간에 그대로 흐르게 되며, 이를 위해 전류제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 PDP에서는 전극을 유전체층이 덮고 있어 자연스러운 캐패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.
도 1은 AC형 플라즈마 디스플레이 패널의 일부 사시도이다.
도 1에 도시한 바와 같이, 제1 유리기판(1) 위에는 유전체층(2) 및 보호막(3)으로 덮인 주사전8/극(4)과 유지전극(5)이 쌍을 이루어 평행하게 설치된다. 제2 유리기판(6) 위에는 복수의 어드레스 전극(8)이 설치되며, 어드레스 전극(8)은 절연체층(7)에 의해 덮혀 있다. 어드레스전극(8)들 사이에 있는 절연체층(7) 위에는 어드레스 전극(8)과 평행하게 격벽(9)이 형성되어 있다. 또한, 절연체층(7)의 표면 및 격벽(9)의 양측면에 형광체(10)가 형성되어 있다. 제1 유리기판(1)과 제2 유리기판(6)은 주사전극(4)과 어드레스전극(8) 및 유지전극(5)과 어드레스전극(8)이 직교하도록 방전공간(11)을 사이에 두고 대향하여 배치되어 있다. 어드레스전극(8)과, 쌍을 이루는 주사전극(4)과 유지전극(5)과의 교차부분에 있는 방전공간이 방전셀(12)을 형성한다.
도 2는 플라즈마 디스플레이 패널의 전극 배열도를 나타낸다.
도 2에 도시한 바와 같이, PDP 전극은 m × n의 매트릭스 구성을 가지고 있으며, 구체적으로 열 방향으로는 어드레스전극(A1~Am)이 배열되어 있고 행방향으로는 n행의 주사전극(Y1~Yn) 및 유지전극(X1~Xn)이 배열되어 있다. 이하에서는 주사전극을 "Y 전극", 유지전극을 "X 전극"이라 칭한다. 도 2에 도시된 방전셀(12)은 도 1에 도시된 방전셀(12)에 대응한다.
일반적으로 AC형 플라즈마 디스플레이 패널의 구동 방법은 시간적인 동작 변화로 표현하면 리셋 기간, 어드레싱 기간 및 유지 기간으로 이루어진다.
리셋 기간은 이전의 유지 방전에 의해 형성된 벽전하 상태를 소거하고, 다음의 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이다. 어드레싱 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간으로, 유지 기간이 되면 주사 전극과 유지 전극에 유지 펄스가 교대로 인가되어 유지 방전이 행하여져 영상이 표시된다.
도 3은 종래기술에 따른 Y 전극 구동회로를 나타낸 것이다.
도 3에 도시된 바와 같이, 종래의 Y 전극 구동회로는 리셋 구동부(221), 주사 구동부(222) 및 유지 구동부(223)를 포함한다.
리셋 구동부(221)는 리셋 구간에서 상승하는 리셋 파형을 생성하는 상승 램프 스위치(Yrr)와 하강하는 리셋 파형을 생성하는 하강 램프부 스위치(Yfr), 전원(Vset, Vnf), 플로팅 전원으로 동작하는 커패시터(Cset) 및 스위치(Ypp, Ynp)를 포함한다.
주사 구동부(222)는 어드레스 구간에서 주사펄스를 생성하며, 선택되지 않는 주사 전극에 인가되는 전압을 공급하는 전원(VscH, VscL), 전압(VscH-VscL)이 저장된 커패시터(Csc), 스위치(YscL) 및 각각의 Y 전극에 연결되는 복수의 스캔 드라이버 IC를 포함한다. 각각의 스캔 드라이버 IC는 패널 커패시터(Cp)에 고전압(VscH)을 패널 커패시터에 공급하는 스위치(SCH)와 스위치(YscL)로부터 전달되는 저전압(VscL)을 공급하는 스위치(SCL)를 포함한다.
유지 구동부(223)는 유지 구간에서 유지방전 펄스를 생성하며, 무효전력 회수회로를 구성하는 커패시터(Cer), 스위치(Yr, Yf), 인덕터(L) 및 전원(Vs)과 접지(GND) 사이에 연결되어 패널 커패시터의 전압(Vs 또는 0V)을 공급하는 스위치(Ys, Yg)를 포함한다.
이러한 종래의 구동회로에서는 리셋 구간에 Y 전극에 상승 리셋 파형이 인가될 때에는 스위치(Ypp)를 오프시켜서 유지 구동부(223)에 유지방전 전압(Vs)보다 높은 전압이 걸리는 것을 방지하며, 유지 구동부(323)에서 Y 전극으로 연결되는 전류 경로를 차단함으로써 커패시터(Cset)와 스위치(Yrr)를 통하여 전압(Vs)보다 높은 전압이 Y 전극에 인가되도록 한다. 또한, 리셋 구간에 Y 전극에 상승 리셋 파형이 인가될 때 및 스캔 구간에 선택된 방전셀에 음의 전압(VscL)이 인가될 때 스위치(Ynp)를 오프시켜서 전위가 접지전압으로 클램핑되는 것을 막아준다.
그런데, 스위치(Ypp, Ynp)는 유지방전 전압이 인가되는 메인패스 상에 위치하므로 유지방전시의 대용량의 전류 및 리셋 구간에 인가되는 높은 전압을 모두 견뎌야 하므로 내압이 큰 고가의 소자를 사용해야 한다. 또한, 스위치(Ypp, Ynp)는 유지방전 파형이 출력되는 메인 패스에 연결되어 있으므로 패턴 임피던스로 인하여 유지방전시 방전 마진에 영향을 줄 수 있다.
본 발명이 이루고자 하는 기술적 과제는 메인 패스상의 스위치를 제거한 플라즈마 디스플레이 패널의 구동 장치 및 구동방법을 제공하는 것이다.
이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동장치는 주사 전극, 유지 전극 및, 상기 주사 전극 및 상기 유지 전극 사이에 형성되는 패널 커패시터를 포함하는 플라즈마 디스플레이 패널의 구동장치로서,
접점이 주사 전극에 전기적으로 연결되는 제1 트랜지스터와 제2 트랜지스터를 포함하며, 상기 제2 트랜지스터를 통하여 선택된 주사 전극에 스캔 전압을 공급하고 상기 제1 트랜지스터를 통하여 비선택된 주사 전극에 비스캔 전압을 공급하는 선택 회로; 제1 전압을 공급하는 제1 전원과 제2 전압을 공급하는 제2 전원 사이에 직렬로 연결되고 접점이 상기 주사 전극에 전기적으로 연결되는 제3 트랜지스터와 제4 트랜지스터를 포함하며, 상기 주사 전극에 상기 제1 전압 또는 상기 제2 전압을 인가하는 유지방전 전압 생성부; 및 상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점에 일단이 연결되는 제1 커패시터, 상기 제1 커패시터의 타단과 상기 제1 트랜지스터에 전기적으로 연결되는 제5 트랜지스터를 포함하며, 상기 제1 및 제5 트랜지스터를 턴 온하여 제3 전압부터 제4 전압까지 상승하는 리셋 전압을 상기 주사 전극에 인가하는 상승 리셋 전압 생성부를 포함하며,
상기 제4 트랜지스터는 적어도 2개의 트랜지스터가 백투백(back-to-back)으로 연결된 것이 바람직하다.
또한, 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동장치는 제5 전압을 공급하는 제3 전원과 상기 제2 트랜지스터에 전기적으로 연결되는 제6 트랜지스터를 포함하며, 상기 제5 전압까지 하강하는 리셋 전압을 상기 주사 전극에 인가하는 하강 리셋 전압 생성부를 더 포함할 수 있으며,
상기 제5 전압은 상기 제2 전압보다 작은 것이 바람직하다.
또한, 본 발명의 특징에 따른 플라즈마 디스플레이 패널의 구동장치는 상기 제1 트랜지스터에 전기적으로 연결되는 제7 트랜지스터를 포함하며, 상기 제7 트랜지스터를 통해 상기 비스캔 전압을 상기 제1 트랜지스터에 공급하는 스캔 전압 생성부를 더 포함할 수 있다.
본 발명의 특징에 따른 플라즈마 디스플레이 패널은 열 방향으로 배열되어 있는 다수의 어드레스 전극, 행 방향으로 배열되어 있는 주사 전극 및 유지 전극을 포함하는 패널; 상기 주사전극에 스캔 전압 및 유지 방전 전압을 공급하기 위한 주사 구동부를 포함하고,
상기 주사 구동부는,
유지방전을 위한 제1 전압을 공급하는 제1 전원과 제2 전압을 공급하는 제2 전원 사이에 직렬로 연결되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 유지방전 전압 생성부; 및 제3 전압을 공급하는 제3 전원과 상기 제1 및 제2 트랜지스터의 접점 사이에 전기적으로 연결되며 리셋 구간에 상기 주사 전극에 상기 제3 전압까지 하강하는 파형이 인가되도록 동작하는 제3 트랜지스터를 포함하는 하강 리셋 전압 생성부를 포함한다.
이때, 상기 제3 트랜지스터는 2개의 트랜지스터가 백투백(back-to-back)으로 연결되며, 상기 제3 전압은 상기 제2 전압보다 작은 것이 바람직하다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치를 나타내는 도면이다.
도 4에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널 장치는 플라즈마 패널(100), 어드레스 구동부(200), Y 전극 구동부(320), X 전극 구동부(340) 및 제어부(400)를 포함한다.
플라즈마 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스 전극(A1~Am), 행 방향으로 배열되어 있는 제1 전극(Y1~Yn)(이하, Y 전극이라고 함) 및 제2 전극(X1~Xn)(이하, X 전극이라고 함)을 포함한다.
어드레스 구동부(200)는 제어부(200)로부터 어드레스 구동 제어 신호(SA)를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가한다.
Y 전극 구동부(320) 및 X 전극 구동부(340)는 제어부(200)로부터 각각 Y 전극 구동신호(SY)와 X 전극 구동신호(SX)를 수신하여 X 전극과 Y전극에 인가한다.
제어부(400)는 외부로부터 영상신호를 수신하여, 어드레스 구동제어신호(SA), Y 전극 구동신호(SY) 및 X 전극 구동신호(SX)를 생성하여 각각 어드레스 구동부(200), Y 전극 구동부(320) 및 X 전극 구동부(340)에 전달한다.
도 5는 본 발명의 제1 실시예에 따른 Y 전극 구동부(320)의 상세 회로도이다.
도 5에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 Y 전극 구동부(320)는 본 발명의 실시예에 따른 Y 전극 구동부(320)는 상승 리셋 구동부(321), 하강 리셋 및 주사 구동부(322) 및 유지 구동부(323)를 포함한다.
상승 리셋 구동부(321)는 전원(Vset-Vs)에 연결되어 Y 전극에 점진적으로 상승하는 파형을 인가하는 상승 램프 스위치(Yrr)와 전원(Vset-Vs)에 연결되어 전압(Vset-Vs)을 충전하는 커패시터(Cset)를 포함한다.
하강 리셋 및 주사 구동부(322)는 리셋 구간에 하강하는 리셋 파형과 어드레스 구간에서 주사펄스를 생성하며, 음의 전압을 공급하는 전원(Vnf)에 연결되며 Y 전극에 점진적으로 하강하는 파형을 인가하는 하강 램프 스위치(Yfr), 선택되지 않는 주사 전극에 인가되는 전압을 공급하는 전원(VscH), 선택된 주사 전극에 인가되는 음의 전압을 공급하는 전원(VscL), 전압(VscH-VscL)이 저장된 커패시터(Csc) 및 스캔 드라이버 IC를 포함한다. 스캔 드라이버 IC는 복수의 주사 전극에 각각 연결되며 패널 커패시터(Cp)에 고전압(VscH)을 공급하는 스위치(SCH)와 저전압(0V)을 공급하는 스위치(SCL)를 포함하는 복수의 선택회로로 이루어진다. 또한, 하강 리셋 및 주사 구동부(322)는 스위치(Ynp)를 포함하며, 이는 리셋 구간에 Y 전극에 상승 리셋 파형이 인가될 때 및 스캔 구간에 선택된 방전셀에 음의 전압(VscL)이 인가될 때 Y 전극의 전위가 접지전압으로 클램핑되는 것을 막아준다.
유지 구동부(323)는 유지 구간에서 유지방전 펄스를 생성하며, 무효전력 회수회로를 구성하는 커패시터(Cer), 스위치(Yr, Yf), 인덕터(L) 및 전원(Vs)과 접지(GND) 사이에 연결되어 패널 커패시터의 전압(Vs 또는 0V)을 공급하는 스위치(Ys, Yg)를 포함한다.
여기서, 패널 커패시터(Cp)는 X 전극과 Y 전극 사이의 커패시턴스 성분을 등가적으로 나타낸 것이다. 또한, 편의상 패널 커패시터(Cp)의 X 전극은 접지 단자에 연결된 것으로 표시하였으나, 실제로 X 전극에는 X 전극 구동부(340)가 연결되어 있다.
또한, 본 발명의 제1 실시예에 따르면 도 3에 도시한 메인 스위치(Ypp)를 제거하는 대신, 상승 리셋 구동부(321)의 상승 램프 스위치(Yrr)를 스캔 IC의 하이 사이드 스위치(SCH)에 연결시키며 리셋 구간에서 스위치(Yrr)와 함께 스위치(SCH)를 온 하여 패널 커패시터(Cp)에 상승 램프 파형을 인가한다. 따라서, 본 발명의 제1 실시예에 따른 하강 리셋 및 주사 구동부(322)는 상승 램프 파형이 인가될 때 커패시터(Csc)에 충전된 전압이 스위치(SCH)를 통하여 패널 커패시터(Cp)에 인가되는 것을 방지하기 위하여 커패시터(Csc)와 스위치(SCH) 사이에 전류의 경로를 방지하는 방향으로 연결된 스위치(Yscp)를 더 포함한다.
이와 같이, 본 발명의 제1 실시예에 따르면 메인 경로상에 존재하던 종래의 메인 스위치(Ypp)를 제거하기 때문에, 회로 임피던스를 최소화함으로써 서스테인 전압 파형의 왜곡을 감소시킬 수 있다. 또한, 본 발명의 제1 실시예에 따르면 메인 경로상에 다수의 FET가 병렬로 연결되어 구성되는 메인 스위치(Ypp)를 제거하기 때문에, 회로 부품수가 줄어들고 회로 보드의 크기가 줄어드는 장점이 있다.
다음에는 도6을 참조하여 본 발명의 제1 실시예에 따른 구동회로의 구동방법을 보다 상세하게 설명한다.
도 6은 본 발명의 제1 실시예에 따른 구동회로에서 리셋 구간의 전류의 흐름을 나타낸 것이다.
먼저, 커패시터(Cset)에 전압(Vset-Vs)이 충전되어 있다고 가정한다. 이와 같은 전압의 충전은 유지 방전부의 스위치(Yg)를 온 시킴으로써 쉽게 수행할 수 있다.
다음, 스위치(Ys, Ynp, SCL)를 턴 온하여 패널 커패시터(Cp)에 전압(Vs)을 인가한 상태에서 스위치(Ynp, SCL)를 턴 오프하고 스위치(Yrr, SCH)를 턴 온 한다. 그러면, 스위치(Ys)와 연결된 커패시터(Cset)의 제1 단자에 전압(Vs)이 공급되며, 커패시터(Cset)에는 전압(Vset-Vs)이 미리 충전되어 있기 때문에 전원(Vset-Vs)에 연결된 커패시터(Cset)의 제2 단자의 전압은 전압(Vset)이 된다. 따라서, 커패시터(Cset)의 제2 단자의 전압(Vset)은 스위치(Yrr)와 스캔 IC의 하이 사이드 스위치(SCH)를 통해 패널 커패시터(Cp)의 Y 전극에 공급된다. 이때, 스위치(Yrr)는 소스-드레인 사이에 일정한 전류를 흐르게 하는 램프 스위치이기 때문에, 커패시터(Cp)의 Y 전극에는 전압(Vs)부터 전압(Vset)까지 서서히 상승하는 전압이 인가된다(도 6의 경로 ① 참조). 또한, 스위치(Yrr)가 턴 온되는 동안에는 하강 리셋 및 주사 구동부(322)의 스위치(Yscp)를 턴 오프하여 스위치(Yrr)를 통하여 흐르는 전류가 스위치(Yscp) 방향으로 흐르지 않도록 전류 경로를 차단한다.
그리고 나서, 스위치(Ynp, SCL)를 턴 온 하고 스위치(Yrr, SCH)를 턴 오프 시킨다. 그러면, Y 전극 전압이 전압(Vs)까지 감소한다(도 6의 경로 ② 참조).
그리고 나서, 스위치(Ynp)를 턴 오프 시키고, 스위치(Yfr)를 턴 온 한다. 그러면, 패널 커패시터(Cp)의 Y 전극의 전압은 전압(Vs)에서 음의 전압(Vnf)까지 서서히 하강한다(도 6의 경로 ③ 참조).
다음, 어드레스 구간에서는 먼저 스위치(Yscp, YscL)를 턴 온하고 스위치(SCH, SCL)를 턴 온/턴 오프하는 동작을 통하여 Y 전극에 순차적으로 스캔 전압(VscL)을 인가한다. 또한 어드레스 구간에서도 선택된 방전셀의 Y 전극에 음의 전압(VscL)을 인가할 때에는 스위치(Ynp)를 턴 오프 시킴으로써 Y 전극에 인가되는 전압이 접지전압으로 클램핑되지 않도록 한다.
이후의 유지 구간에서 Y 전극에 유지방전 전압이 인가되는 과정은 종래의 회로와 동일하므로 설명을 생략한다.
한편, 본 발명의 제1 실시예에서는 메인 경로상에 존재하던 종래의 메인 스위치(Ypp)만 제거하였으나, 이와 동시에 음의 전압이 접지 전압으로 클램핑 되는 것을 방지하는 메인 스위치(Ynp)도 제거할 수 있다.
이하에서는 이러한 본 발명의 제2 실시예에 따른 Y 전극 구동부에 대하여 상세하게 설명한다.
도 7은 본 발명의 제2 실시예에 따른 Y 전극 구동부의 회로를 나타낸 것이다.
도 5에 도시된 본 발명의 제1 실시예에 따른 Y 전극 구동회로는 메인 경로상의 스위치(Ynp)를 포함하면서 스위치(Yg)로 단일 트랜지스터를 사용하였으나, 본 발명의 제2 실시예에 따른 Y 전극 구동회로는 도 7에 도시된 바와 같이 메인 스위치(Ynp)를 제거하면서 스위치(Yg)로서 2개의 트랜지스터(Yg1, Yg2)를 백투백(back-to-back) 방식으로 연결하였다. 이외의 구성은 본 발명의 제1 실시예에 따른 Y 전극 구동회로와 동일하다.
이러한 본 발명의 제2 실시예에 따른 Y 전극 구동부의 동작 과정을 설명하면 다음과 같다.
본 발명의 제2 실시예에 따른 Y 전극 구동부를 통하여 리셋 구간에 Y 전극에 상승 리셋 파형이 인가되는 과정은 본 발명의 제1 실시예와 동일하다.
즉, 유지 방전부의 스위치(Yg)를 턴 온 하여 커패시터(Cset)에 전압(Vset-Vs)이 충전된 상태에서 스위치(Ys)를 턴 온 하고 스위치(Yg, Yfr, YscL, SCL)를 턴 오프하고 스위치(Yrr, SCH, Yscp)를 턴 온 한다. 그러면, 커패시터(Cset)의 제1 단자에 전압(Vs)이 공급되며, 커패시터(Cset)에는 전압(Vset-Vs)이 미리 충전되어 있기 때문에, 커패시터(C1)의 제2 단자의 전압은 전압(Vset)이 된다. 따라서, 커패시터(Cset)의 제2 단자의 전압(Vset)은 스위치(Yrr)와 스캔 IC의 하이 사이드 스위치(SCH)를 통해 패널 커패시터(Cp)의 Y 전극에 공급된다. 이때, 스위치(Yrr)는 소스-드레인 사이에 일정한 전류를 흐르게 하는 램프 스위치이기 때문에, 커패시터(Cp)의 Y 전극에는 전압(Vs)부터 전압(Vset)까지 서서히 상승하는 전압이 인가된다(도 6의 경로 ① 참조).
그리고 나서, 스위치(SCL)를 턴 온 하고 스위치(Yrr, SCH)를 턴 오프 시킨다. 그러면, Y 전극 전압이 전압(Vs)까지 감소한다(도 6의 경로 ② 참조).
그리고 나서, 스위치(Yfr)를 턴 온 한다. 그러면, 패널 커패시터(Cp)의 Y 전극의 전압은 전압(Vs)에서 음의 전압(Vnf)까지 서서히 하강한다(도 6의 경로 ③ 참조). 이때, 스위치(Yg1, Yg2)는 턴 오프된 상태이며 스위치(Yg1, Yg2)가 백투백으로 연결되어 있기 때문에 스위치(Yg1)의 바디 다이오드를 통하여 전류 경로가 형성된다 하더라도 스위치(Yg2)가 오프되어 있으므로 스위치(Yg)-스위치(Yfr)로 형성되는 전류 경로를 차단한다. 따라서 스위치(Ynp)를 제거하더라도 Y 전극의 전압이 접지 전압으로 클램핑되지 않는다.
마찬가지로 스캔 구간에 선택된 방전셀에 음의 전압(VscL)을 인가할 때에도 스위치(Yg2)의 바디 다이오드가 스위치(Yg)-스위치(Yfr)로 형성되는 전류 경로를 차단하기 때문에 Y 전극에 인가되는 전압이 접지전압으로 클램핑되지 않는다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다.
앞서 설명한 바와 같이, 본 발명에 따르면 종래의 메인 스위치(Ypp)를 제거하는 대신 상승 램프 전압을 인가하기 위한 스위치를 스캔 IC의 하이 사이드 스위치에 연결시키기 때문에, 회로 임피던스를 최소화함으로써 서스테인 전압 파형의 왜곡을 감소시킬 수 있다.
또한, 본 발명에 따르면 유지 방전부의 접지전압을 인가하는 스위치를 백투백으로 연결함으로써 종래의 메인 경로상의 스위치(Ynp)를 제거하더라도 패널 커패시터에 음의 전압이 인가될 때 패널 커패시터의 전압이 접지 전압으로 클램핑 되는 것을 방지할 수 있다.
또한, 본 발명에 따르면 메인 경로상에 다수의 FET가 병렬로 연결되어 구성되는 메인 스위치들을 제거하기 때문에, 회로 부품수가 줄어들고 회로 보드의 크기가 줄어드는 장점이 있다.
도 1은 교류형 플라즈마 디스플레이 패널의 일부 사시도이다.
도 2는 플라즈마 디스플레이 패널의 전극 배열도이다.
도 3은 종래 기술에 따른 플라즈마 디스플레이 패널의 Y 전극 구동회로도이다.
도 4는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널을 나타내는 도면이다.
도 5는 본 발명의 제1 실시예에 따른 Y 전극 구동부의 상세 회로도이다.
도 6은 본 발명의 제1 실시예에 따른 Y 전극 구동부의 리셋 구간에서 패널 커패시터의 Y 전극에 리셋 파형이 인가될 때의 전류 경로를 나타내는 도면이다.
도 7은 본 발명의 제2 실시예에 따른 Y 전극 구동부의 상세 회로도이다.

Claims (10)

  1. 주사 전극, 유지 전극 및, 상기 주사 전극 및 상기 유지 전극 사이에 형성되는 패널 커패시터를 포함하는 플라즈마 디스플레이 패널의 구동장치에 있어서,
    접점이 주사 전극에 전기적으로 연결되는 제1 트랜지스터와 제2 트랜지스터를 포함하며, 상기 제2 트랜지스터를 통하여 선택된 주사 전극에 스캔 전압을 공급하고 상기 제1 트랜지스터를 통하여 비선택된 주사 전극에 비스캔 전압을 공급하는 선택 회로;
    제1 전압을 공급하는 제1 전원과 제2 전압을 공급하는 제2 전원 사이에 직렬로 연결되고 접점이 상기 주사 전극에 전기적으로 연결되는 제3 트랜지스터와 제4 트랜지스터를 포함하며, 상기 주사 전극에 상기 제1 전압 또는 상기 제2 전압을 인가하는 유지방전 전압 생성부; 및
    상기 제3 트랜지스터와 상기 제4 트랜지스터의 접점에 일단이 연결되는 제1 커패시터, 상기 제1 커패시터의 타단과 상기 제1 트랜지스터에 전기적으로 연결되는 제5 트랜지스터를 포함하며, 상기 제1 및 제5 트랜지스터를 턴 온하여 제3 전압부터 제4 전압까지 상승하는 리셋 전압을 상기 주사 전극에 인가하는 상승 리셋 전압 생성부
    를 포함하며,
    상기 제4 트랜지스터는 적어도 2개의 트랜지스터가 백투백(back-to-back)으로 연결된 플라즈마 디스플레이 패널의 구동장치.
  2. 제1항에 있어서,
    제5 전압을 공급하는 제3 전원과 상기 제2 트랜지스터에 전기적으로 연결되는 제6 트랜지스터를 포함하며, 상기 제5 전압까지 하강하는 리셋 전압을 상기 주사 전극에 인가하는 하강 리셋 전압 생성부
    를 더 포함하는 플라즈마 디스플레이 패널의 구동장치.
  3. 제1항에 있어서,
    상기 제5 전압은 상기 제2 전압보다 작은 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터에 전기적으로 연결되는 제7 트랜지스터를 포함하며, 상기 제7 트랜지스터를 통해 상기 비스캔 전압을 상기 제1 트랜지스터에 공급하는 스캔 전압 생성부
    를 더 포함하는 플라즈마 디스플레이 패널의 구동장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전압은 유지 방전을 위한 전압이며, 상기 제2 전압은 접지 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 커패시터에는 상기 제4 전압과 상기 제3 전압의 차에 해당하는 전압이 충전되어 있는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3 전압은 상기 스캔 전압과 크기가 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  8. 열 방향으로 배열되어 있는 다수의 어드레스 전극, 행 방향으로 배열되어 있는 주사 전극 및 유지 전극을 포함하는 패널;
    상기 주사전극에 스캔 전압 및 유지 방전 전압을 공급하기 위한 주사 구동부를 포함하고,
    상기 주사 구동부는,
    유지방전을 위한 제1 전압을 공급하는 제1 전원과 제2 전압을 공급하는 제2 전원 사이에 직렬로 연결되는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 유지방전 전압 생성부; 및
    제3 전압을 공급하는 제3 전원과 상기 제1 및 제2 트랜지스터의 접점 사이에 전기적으로 연결되며 리셋 구간에 상기 주사 전극에 상기 제3 전압까지 하강하는 파형이 인가되도록 동작하는 제3 트랜지스터를 포함하는 하강 리셋 전압 생성부를 포함하며,
    상기 제3 트랜지스터는 2개의 트랜지스터가 백투백(back-to-back)으로 연결된 플라즈마 디스플레이 패널.
  9. 제8항에 있어서,
    상기 제3 전압은 상기 제2 전압보다 작은 것을 특징으로 하는 플라즈마 디스플레이 패널.
  10. 제8항에 있어서,
    상기 주사 구동부는,
    접점이 주사 전극에 전기적으로 연결되는 제4 트랜지스터와 제5 트랜지스터를 포함하며, 상기 제2 트랜지스터를 통하여 선택된 주사 전극에 스캔 전압을 공급하고 상기 제1 트랜지스터를 통하여 비선택된 주사 전극에 비스캔 전압을 공급하는 선택 회로;
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 접점에 일단이 연결되는 커패시터, 상기 커패시터의 타단과 상기 제4 트랜지스터에 전기적으로 연결되는 제7 트랜지스터를 포함하는 상승 리셋 전압 생성부; 및
    상기 제4 트랜지스터에 전기적으로 연결되는 제7 트랜지스터를 포함하며, 상기 제7 트랜지스터를 통해 상기 비스캔 전압을 상기 제4 트랜지스터에 공급하는 스캔 전압 생성부
    를 더 포함하는 플라즈마 디스플레이 패널.
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