WO2005101358A1

WO2005101358A1 - プラズマディスプレイパネル表示装置

Info

Publication number: WO2005101358A1
Application number: PCT/JP2005/005533
Authority: WO
Inventors: Toshikazu Nagaki
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2004-04-12
Filing date: 2005-03-25
Publication date: 2005-10-27
Also published as: US20070205964A1; KR20060132039A; CN101076845A; JPWO2005101358A1

Abstract

　表示輝度の低下を伴うことなく、プラズマディスプレイパネル（ＰＤＰ）表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れたＰＤＰ表示装置を提供する。ＰＤＰ表示装置は、複数の電極を有するＰＤＰ（１）と、電極に駆動波形を供給する駆動回路（２）と、駆動回路に電力を供給する電源回路（３）と、電源回路の停止期間をＰＤＰの発光状態に基づいて制御することによりＰＤＰの電極に供給可能な出力電力を調整する電力制御回路（４）とを有する。

Description

明細書

プラズマディスプレイパネル表示装置

技術分野

[0001] 本発明は、プラズマディスプレイパネル（Plasma Display Panel)表示装置に用いられる電力回路の低電力化技術に関する。

背景技術

[0002] カラー表示用パネルとして、プラズマディスプレイパネル（以下「PDP」 t\、う。）が商品化されてきている。図 20は商品化されている従来の面放電形式の 3電極 AC型 PD Pの電極配置と駆動回路構成を示した図である (例えば、非特許文献 1参照)。

[0003] 図 20に示されるように 3電極 AC型 PDPは、陽極および陰極となる電極 (X電極およひ Ύ電極またはサスティン電極ともいう。）を、前面側の基板の上に平行に配列し、サスティン電極対と交差するようにアドレス電極を背面側の基板に配列する構造を有する。電極の各交点がアドレスされる放電セルとなる。サスティンパルス波形を生成する X駆動回路と走査パルス選択のためのスキャンドライバ経由にて Y駆動回路とがサスティン電極に接続され、またアドレスパルス波形を生成するアドレス回路も点灯セルを選択するアドレスドライバ経由にてアドレス電極に接続されて、る。

[0004] PDPは、発光 Z非発光の 2値での発光制御し力行えないため、階調を表示するために、輝度の重み付けの異なる 2値画像 (サブフィールド)を複数連続して表示し、視覚の積分効果により 1画像（1フィールド）として表示する。

[0005] 図 21は非特許文献 1に記載されたサブフィールド期間に各電極に印加される駆動波形例を示すものである。全放電セルの書き込み、消去を行うリセット波形を印加するリセット期間、選択された放電セルに書き込みを行うアドレス波形を印加するァドレス期間、選択書き込みされた放電セルを維持放電させるサスティン波形を印加するサスティン期間 (維持期間ともいう）がある。

[0006] 各電極には、放電セルを発光させるために各々の期間に必要な種々の電圧値、パルス幅の異なる波形の電圧が印加される。例えば、図 21の例では、リセット期間にはアドレス電極に 60V、 X電極に 360Vの同期したパルスが印加される。アドレス期間にはアドレス電極に 60Vのパルス、各 Y電極にはアドレス電極パルスの個々に同期した —170Vピークのパルスが—70Vのパルス電圧に重畳されて印加され、また X電極にはアドレス期間中は 50Vが印加される。サスティン期間にはアドレス電極に 60Vが印加され、 X電極、 Y電極には交互に 180Vのパルスが印加される。このように種々のパルス電圧を印加するため、複数の電源回路が設けられている。このサブフィールドのサスティン期間のパルス数により輝度の重み付けを行う。このパルス数が多いほど発光時間が長くなり、輝度が高くなる。 1フィールドは、サスティン期間中の発光可能パルス数が異なる 8— 10枚程度のサブフィールドにより構成される。

[0007] 図 22は非特許文献 1に記載された駆動波形を、 RGB画像データから生成する駆動回路のブロック図である。 RGB信号はー且フレームメモリに蓄積され、 I/Oバッファにて各サブフィールドのアドレス操作に対応してアドレスドライバに転送される。スキヤン側への制御信号も同時に作られ同期したタイミングで Y側ドライバに転送される。 Xサスティンパルスは直接各々の電極に印加され、 Yサスティンパルスはスキャンドラィバ経由にて、アドレスパルスはアドレスドライバ経由にて各々の電極に印加され画像を表示する。

[0008] 特に近年、 PDP表示装置の大画面化や高精細化による画素数の増加が進んでいるが、それにともないパネルの放電や駆動回路に使用される電力も大きく増加している。このため、 PDP表示装置における消費電力の削減技術が種々提案されている。

[0009] 例えば、特許文献 1には複数の行および列電極を備えたプラズマディスプレイパネルと、行および列選択信号に従!ヽ行および列電極をそれぞれ励振する複数の行および列ドライバと、行および列ドライバに互いに逆位相なる 2相の高圧高周波パルスをそれぞれ供給する高圧高周波発振回路と、これに電力を供給する電源ユニットとで構成される表示装置において、電源ユニットから高圧高周波発振回路への電力供給線の途中に電流センサを設け、電流センサ出力により高圧高周波発振回路の発振周波数を可変し得るような構成を有する PDP表示装置が記載されている。

[0010] 特許文献 1に記載の PDP表示装置では、電源ユニットと高圧高周波発振回路の間に設けられたセンサが電源ユニットから流出する電流量を検知しており、このため、 P DPの表示文字数が多くなり負荷電流が増力!]し高圧高周波発振回路への供給電流が増加すると、高圧高周波発振回路の発振周波数を低下させる。そのためプラズマディスプレイパネルへの負荷電流が減少し、電源ユニットから流出する電流量は一定となり電力の増加が抑制される。

[0011] 特許文献 1 :特開昭 56— 119191号公報 (全頁、第 1図および第 2図）

非特許文献 1 :内田龍男、他 1名監修、 "フラットパネルディスプレイ大事典"、 2001年 12月 25日初版、株式会社工業調査会発行、（P612 図 1および図 2、P613— 6 14 図 1)

発明の開示

発明が解決しょうとする課題

[0012] 前述の従来の構成にお!ヽては PDPに印加される高圧高周波パルス周波数を低下させるため表示輝度が低下する。従来の構成の適用例である文字表示タイプの PDP においては画面全領域に文字表示を行うことは極めて稀であり、表示輝度の低下は実用上問題とはならない。しかし、静止画、動画等を画面全領域にカラー表示する P DPにおいては表示輝度の低下は画像品質上の大きな問題となる。

[0013] 本発明は、上記の課題を解決するものであり、表示輝度の低下を伴うことなぐ消費電力を低減する PDP表示装置を提供することを目的とする。

課題を解決するための手段

[0014] 本発明の第 1の態様において、 PDP表示装置は、複数の電極を有するプラズマデイスプレイパネルと、電極に駆動波形を供給する駆動回路と、駆動回路に電力を供給する電源回路と、電源回路の停止期間をプラズマディスプレイパネルの発光状態に基づいて制御することによりプラズマディスプレイパネルの電極に供給可能な出力電力を調整する電力制御回路とを有している。この構成によって、プラズマディスプレィパネルの発光状態に基づいて電源回路の動作期間をその時点での必要最小限の動作期間に抑制でき、電源回路内にて消費される電力を低減することができる。

[0015] 電力制御回路は、電源回路の停止期間と動作期間の比率により出力電力を調整してもよい。

[0016] また電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止期間と動作期間を合わせた一周期は、電源回路のスイッチング動作の一周期より長くてもよい。

[0017] また、電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止 Z動作の繰り返しはランダムな周波数にて行われてもよ、。この構成によつて、電力制御回路による電源回路の停止 Z動作の繰り返しによる音の発生を抑制することができる。

[0018] また、電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止 z動作の繰り返しは一定の周波数にて行われてもよい。この場合、電力制御回路による電源回路の停止 Z動作の繰り返し周波数は可聴周波数以上であるのが好ましい。この構成によって、電力制御回路による電源回路の停止 Z動作の繰り返しによる音の発生を抑制することができる。

[0019] 上記の場合、電力制御回路による電源回路の停止 Z動作の繰り返し周波数は電源回路の駆動周波数に同期してもよい。さらに、電力制御回路による電源回路の停止 Z動作の繰り返し周波数は電源回路の駆動周波数の lZn(nは正の整数)であつてもよい。

[0020] また電源回路は、トランスまたはインダクタと、トランスまたはインダクタに電源電圧を断続的に印加させるスィッチと、スィッチを駆動するスィッチ駆動手段と、スィッチ駆動手段を制御する制御手段とを含んでもよい。そのとき、電力制御回路は、プラズマディスプレイパネルの発光状態に基づ、て電源回路を停止させるためにスィッチ駆動手段を停止させる駆動停止回路を備える。

[0021] また、電力制御回路は、表示される画像情報に基づいて出力電力を調整してもよい。

[0022] また電力制御回路は、アドレス期間において含まれるデータパルス数に基づいて出力電力を調整してもよい。

[0023] また電力制御回路は、データパルス駆動用の電源回路の出力電流に基づいて出力電力を調整してもよい。

[0024] また電力制御回路は、フレームメモリに記憶される表示前画像情報に基づいて出力電力を調整してもよい。

[0025] 電源回路は共振方式または回生方式にて構成されてもよ！、。 [0026] 本発明の第 2の態様において、 PDP表示装置は、複数の電極を有するプラズマデイスプレイパネルと、複数の制御期間の各々に対応した駆動波形を電極に供給する駆動回路と、駆動回路に電力を供給する複数の電源回路と、複数の電源回路のうち、各制御期間にお、てプラズマディスプレイパネルの電極に供給される駆動波形の生成に必要のない電源回路の動作をその期間停止させる電力制御回路とを有している。この構成によって、ある制御期間においてプラズマディスプレイパネルへの印加波形に寄与しない電源回路を、その期間停止させることで電源回路内にて消費される電力を低減することができる。

[0027] 第 2の態様において、電源回路は、トランスまたはインダクタと、トランスまたはインダクタに電源電圧を断続的に印力！]させるスィッチと、スィッチを駆動するスィッチ駆動手段と、スィッチ駆動手段を制御する制御手段とを含んでもよい。電力制御回路は、電源回路を停止させるためにスィッチ駆動手段を停止させてもょヽ。

[0028] 第 2の態様において、電力制御回路は、リセット期間、アドレス期間、サスティン期間またはサブフィールド周期もしくはフィールド周期と同期して電源回路の動作を停止させてもよい。

発明の効果

[0029] 本発明のプラズマディスプレイパネル表示装置は、各制御期間毎に、その制御期間において各電極に供給される各々の波形に必要のない電源回路を停止させる。停止により電源回路内にて消費される電力を削減することができる。または、プラズマディスプレイパネルの発光状態に基づいて電源回路の動作期間をその時点での必要最小限の動作期間に抑制でき、電源回路内にて消費される電力を低減することができる。また電力制御回路による電源回路の停止 Z動作の繰り返しによる音の発生を抑制することができる。以上より、表示輝度の低下を伴うことなぐ消費電力を低減したプラズマディスプレイパネル表示装置を実現することができる。

図面の簡単な説明

[0030] [図 1]本発明の実施の形態 1の PDP表示装置のブロック図である。

[図 2]電源回路群中の 1つの電源回路と電力制御回路の詳細な構成を示したブロック図である。圆 3A]アドレス期間に必要とされる電源回路における不要期間制御回路停止回路と制御回路についての具体的な回路例を示した図である。

圆 3B]図 3Aに示す構成におけるリセット期間用信号、アドレス期間用信号、 ORゲート出力、トランジスタのェミッタ電圧、制御回路の出力信号波形を示した図である（(a) リセット期間用信号、（b)アドレス期間用信号、（c) ORゲート 401aの出力、（d)トランジスタ 401bのェミッタ出力、（e)制御回路 302の出力信号 (S)、（f)制御用信号 (So ) )。

圆 4]従来技術及び本発明のそれぞれの動作による、アドレス期間に必要とされる電源回路の構成がリンギングチョークコンバータ (RCC)構成である場合の、スィッチの電圧、電流およびトランスの 2次卷線電流の波形を示した図である（ (a)従来のスイツチ 304の電圧、（b)従来のスィッチ 304の電流、（c)従来のトランス 305の 2次卷線電流、（d)本発明のスィッチ 304の電圧、（e)本発明のスィッチ 304の電流、（f)本発明のトランス 305の 2次卷線電流）。

圆 5]本発明の実施の形態 2における PDP表示装置の電源回路と電力制御回路の具体的な構成を示す図である。

圆 6A]アドレス期間に必要とされる電源回路に対する不要期間ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。

[図 6B]図 6Aにおけるアドレス期間用信号、制御回路出力信号、 ANDゲートの出力、ドライブ回路の出力信号波形を示した図である（(a)アドレス期間用信号、（b)制御回路 302の出力信号、（c) ANDゲート 402aの出力、（d)ドライブ回路 303の出力信号)。

圆 7]従来技術及び本発明のそれぞれの動作による、アドレス期間に必要とされる電源回路の構成力 ¾CC構成である場合の、スィッチの電圧、電流およびトランスの 2次卷線電流の波形を示した図である（（a)従来のスィッチ 304の電圧、 (b)従来のスイツチ 304の電流、（c)従来のトランス 305の 2次卷線電流、（d)本発明のスィッチ 304の電圧、（e)本発明のスィッチ 304の電流、（f)本発明のトランス 305の 2次卷線電流）。

[図 8]実施の形態 2における別の例の PDP表示装置において、電源回路の構成を電流共振回路構成としたときの電源回路と電力制御回路の具体的な構成を示すブロック図である。

圆 9]従来技術及び本発明のそれぞれの動作による、サスティン期間に必要とされる電源回路の構成がハーフブリッジ電流共振回路構成である場合の、トランスの 1次卷線、 2次卷線電流の波形を示した図である（（a)従来のトランス 305の 1次卷線電流、 (b)従来のトランス 305の 2次卷線電流、（c)従来のトランス 305の 2次卷線電流、（d) 本発明のトランス 305の 1次卷線電流、（e)本発明のトランス 305の 2次卷線電流、（f )本発明のトランス 305の 2次卷線電流)。

[図 10]本発明の実施の形態 3における PDP表示装置のブロック図である。

圆 11]電源回路と電力制御回路の詳細な構成を示したブロック図である。

圆 12A]電力制御用ドライブ停止回路とドライブ回路の具体的な回路例を示した図である。

圆 12B]n-V変換回路の入出力特性を示した図である。

圆 13]図 12Aにおけるアドレス期間用信号、アドレスドライバのドライブ信号、期間保持回路の出力信号、比較器の出力信号、制御回路の出力信号、電力制御の 1周期分に対する ANDゲートの出力信号およびドライブ回路の出力信号の波形を示した図である（(a)アドレス期間用信号、（b)アドレスドライバ 5bのドライブ信号、（c)期間保持回路 403bの出力信号、（d)比較器 403dの出力信号、（e)制御回路 302の出力信号、（f)電力制御 1周期分の ANDゲート 403eの出力信号、（g)電力制御 1周期分のドライブ回路 303の出力信号)。

圆 14]分周期を用いた具体的な同期回路例を示した図である。

[図 15]スィッチ 304電流についての非同期および同期時の波形を示した図である（（ a)制御回路 302の出力信号、（b)非同期時の比較器 403dの出力信号、（c)非同期時のスィッチ 304の電流、（d)同期時の比較器 403dの出力信号、（e)同期時のスィツチ 304の電流）。

[図 16A]実施の形態 3における PDP表示装置の別の例における電力制御用ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。

圆 16B]出力電流- V変換回路の入出力特性を示した図である。

[図 17]図 16Aにおける、データパルス駆動用電源回路の出力電流、出力電流 V変換回路の出力信号、比較器の出力信号、制御回路の出力信号、電力制御の 1周期分に対する ANDゲートの出力信号およびドライブ回路の出力信号の波形を示した図である（ (a)データパルス駆動用電源回路の出力電流、（b)出力電流 V変換回路 403fの出力信号、（c)比較器 403dの出力信号、（d)制御回路 302の出力信号、（e )電力制御 1周期分の ANDゲート 403eの出力信号、（f)電力制御 1周期分のドライブ回路 303の出力信号)。

[図 18]実施の形態 3における PDP表示装置の更なる別の例の構成を示した図である

[図 19A]電力制御用ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。

[図 19B]図 19Aにおける点灯率 V変換回路の入出力特性を示した図である。

[図 20]従来の面放電方式 3電極 AC型 PDPのパネル電極配置と駆動回路の構成を示した図である。

[図 21]従来のサブフィールド期間に各電極に印加される駆動波形例を示す図である

[図 22]従来の面放電方式 3電極 AC型 PDPの駆動回路のブロック図である。

符号の説明

1 プラズマディスプレイパネル（PDP)

2 駆動回路

3 電源回路群

3a、 3b、 3c、 3x 電源回路

4 電力制御回路

5a スキャンドライノく

5b アドレスドライバ

6 画像処理回路

6a 画像処理部

6b フレームメモリ

6c I/Oバッファ 7 点灯率算出回路

401 不要期間制御回路停止回路

402 不要期間ドライブ停止回路

403 電力制御用ドライブ停止回路

発明を実施するための最良の形態

[0032] 以下、添付の図面を参照して、本発明に係る PDP表示装置の実施の形態について説明する。

[0033] (実施の形態 1)

図 1から図 4を参照し、本発明に係る PDP表示装置の第 1の実施形態について説明する。

[0034] 図 1は本実施形態の PDP表示装置のブロック図である。 PDP表示装置は、複数の電極を有する PDP (プラズマディスプレイパネル） 1と、 PDP1の電極に所定の制御期間に対応した駆動波形を生成し印加する駆動回路 2と、駆動回路 2経由にて PDP1 に電力を供給する電源回路群 3と、各期間信号により電源回路群 3を動作、停止させる電力制御回路 4とで構成される。

[0035] 図 21に示されるように駆動波形を構成するために数種類の電源回路が必要であるため、電源回路群 3は、それぞれ異なった電圧を生成する複数の電源回路 3a、 3b、 …を含む。例えば、電源回路 3aは 50Vの電圧を、電源回路 3bは 60Vの電圧を、電源回路 3cは 180Vの電圧を生成する。各電源回路の電力は、担当する各期間の波形やパネルサイズにより数 Wから数百 Wになる。各電源回路は形状、消費電力の観点よりスイッチング方式により構成されるのが好ましい。

[0036] 本実施形態では、電源回路群 3中の複数の電源回路の中で、リセット期間、ァドレス期間及びサスティン期間の各期間において必要とされる電源回路のみを動作させるようにする。

[0037] 図 2は、電源回路群 3に含まれる電源回路と電力制御回路 4の詳細な構成を示したブロック図である。なお、同図に示す構成は、各電源回路 3a、 3b、…に適用可能であり、参照符号として「3a」、「3b」、…を総称した「3x」を用いている。図 2に示すように、電源回路 3xはスイッチング方式にて構成される。電源回路 3xは、直流電源 301 の電圧をスィッチ 304によりオン 'オフしてトランス 305の一次卷線に印加することにより、その 2次卷線に交流パルス電圧を発生させ、整流平滑回路 306にて所望の DC 電圧に変換する。出力される DC電圧はトランス 305の卷数比とスィッチ 304のオン' オフ比率により決まる。スィッチ 304をオン'オフするドライブ回路 303は制御回路 30 2出力パルス（S)により駆動される。

[0038] 電力制御回路 4は不要期間制御回路停止回路 401を含む。不要期間制御回路停止回路 401は、ある制御期間（アドレス期間等）において PDP1の電極に印加される波形の形成に寄与しない電源回路について、その期間その電源回路の動作を停止させるよう制御信号を出力する。

[0039] 図 3Aに、アドレス期間に必要とされる電源回路に対する不要期間制御回路停止回路 401と制御回路 302についての具体的な構成例を示す。図 3Aに示す不要期間制御回路停止回路 401を含む電源回路は、アドレス期間中に必要な電源を供給する電源回路 (たとえば図 19に示す 170V電源回路)であり、アドレス期間中のみ動作し、リセット期間ゃサスティン期間中は停止する。

[0040] 図 3Aに示すように、不要期間制御回路停止回路 401は、リセット期間用信号およびアドレス期間用信号を入力とする ORゲート 401 aと、 ORゲート 401 aの出力に接続され、比較器 302dの入力に接続されるトランジスタ 401bとで構成される。制御回路 3 02は基準電圧 302bと制御用信号 (SO) (整流平滑回路 306の出力電圧)を入力とする演算増幅器 302aの出力を、抵抗 302cを介して比較器 302dに入力する。比較器 302dにて演算増幅器 302aの出力と、三角波 302eとを比較する。なお、制御用信号（SO)として、整流平滑回路 306の出力電圧を用いている。整流平滑回路 306の出力電圧が低い場合、演算増幅器 302aの出力電圧が上昇し、比較器 302dの出力パルス幅は広くなり整流平滑回路 306の出力電圧を上昇させ、整流平滑回路 306の出力電圧が一定になるように制御される。

[0041] 図 3Bに、図 3Aに示す構成における、リセット期間用信号、アドレス期間用信号、 O R401aの出力、トランジスタ 401bのェミッタ電圧、制御回路 302の出力信号、制御用信号 (SO)の波形を示す。図 3Bに示すように、 ORゲート 401aの出力は、リセット期間およびアドレス期間にお、ては「ハイ」状態、サスティン期間におヽては「ロー」状態となる。このためサスティン期間では、トランジスタ 401bはオンとなり比較器 302d の一方の入力を OVにする。したがって、比較器 302dの出力パルスは停止し、ドライブ回路 303の動作が停止する。

[0042] ドライブ回路 303の動作停止によりスィッチ 304はオフとなるため、リセット期間およびサスティン期間のほとんどの期間で、トランス 305の 1次卷線、 2次卷線、スィッチ 3 04、整流平滑回路 306には電流が流れない。そのため、この動作停止期間、トランス 305の 1次卷線、 2次卷線、スィッチ 304、整流平滑回路 306による導通損失、トランス 305のコア損失、スィッチ 304のスイッチング損失およびドライブ回路 303の動作損失が削減される。

[0043] なお、図 3Bにおいて、トランジスタ 401bのェミッタ信号がリセット期間信号の立上りに対して時間遅れを発生しているのは、図 3Aには記載していないが、トランジスタ 40 lbの誤動作対策のための回路や演算増幅器 302aの負帰還回路の容量成分のためである。また、図 3Aは不要期間制御回路停止回路 401と制御回路 302の一例であり、種々の回路にて構成でき、この限りではない。また動作、停止させる信号として期間用信号を用いているが、この信号に同期するものであれば同様の動作が可能である。

[0044] また、図 3Bにおいて、制御回路 302の出力信号はリセット期間の途中から出力されているが、これは、トランジスタ 401bの立上りの遅延時間 A tを考慮したためであり、アドレス期間開始時に必ず制御回路 302の出力信号が出力された状態にあるようにするため、アドレス期間の開始の直前力も制御回路 302の出力信号を出力し始めている。実質的には、アドレス期間のみ制御回路 302を動作させることを意図している。

[0045] 図 4は、アドレス期間に必要とされる電源回路の構成がリンギングチョークコンパ一タ（以降「RCC」という。）構成である場合における、スィッチ 304の電圧、電流およびトランス 305の 2次卷線電流の波形にっ、て、従来技術による場合と本発明による場合とを対比して示した図である。一般に RCC方式はトランス 305に蓄えるエネルギーを利用するため、負荷が重い場合はスィッチ 304のオン期間が長くなり、負荷が軽い場合はスィッチ 304のオン期間が短くなる。オフ期間も同様に変化する。したがって、アドレス期間には駆動回路 2経由にて PDP電極に電力を供給するためスィッチ 304 の電流パルス幅は広くなる。電源回路が常時動作する場合、リセット期間およびサスティン期間には PDPの電極に電力供給する必要がないため、スィッチ 304の電流パルス幅は狭くなる。しかし PDP1には電力を供給していないにもかかわらず、トランス 3 05の 1次卷線、 2次卷線、スィッチ 304、整流平滑回路 306には、電流ピーク値は低下するものの周波数の高い電流が流れ続ける。そのためトランス 305の 1次卷線、 2 次卷線、スィッチ 304、整流平滑回路 306にはこの電流による導通損失、トランス 30 5のコア損失、スィッチ 304のスイッチング損失およびドライブ回路 303の動作損失が発生する。

[0046] 図 2、図 3A、図 3B、図 4においては、アドレス期間に必要な 1つの電源回路 3xについての説明を行ったが、上記技術思想は、他の期間に対しても適用でき、また、電源回路数に関係なく実施可能である。

[0047] 以上説明したように、実施の形態 1の PDP表示装置は特許文献 1にて開示されている PDPに印加される高圧高周波発振回路の発振周波数を可変することなぐ電力制御回路が各電極に供給される各々の波形に必要のない電源回路群をその期間動作停止させることで電源回路内にて消費される電力を削減することができる。

[0048] したがって、 PDPの表示輝度の低下を伴うことなぐ PDP表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れた PDP表示装置を構成することができる。

[0049] (実施の形態 2)

図 5から図 7を参照し、本発明の PDP表示装置の第 2の実施形態を説明する。本実施の形態の PDP表示装置は、実施の形態 1の場合とは、電源回路において動作を停止させる要素が異なる。以下では、その差異についてのみ説明する。

[0050] 図 5に、本発明の実施の形態 2における PDP表示装置の電源回路と電力制御回路の構成を示す。

[0051] 実施の形態 1では、不要期間制御回路停止回路 401が制御回路 302の出力パルス（S)を停止させていた。これに対して本実施形態では、図 5に示すように電力制御回路 4は不要期間ドライブ停止回路 402を含み、これによりドライブ回路 303の出力（ S1)を停止させる。 [0052] 図 6Aは、アドレス期間に必要とされる電源回路に対する不要期間ドライブ停止回路 402とドライブ回路 303についての具体的な構成を示した図である。図 6Aに示すように、電力制御回路 4は制御回路 302の出力信号とアドレス期間用信号とを入力とする ANDゲート 402aを含む。 ANDゲート 402a〖こより、アドレス期間のみ、制御回路 302の出力信号がドライブ回路 303のトランジスタ 303aおよびトランジスタ 303bのべースに出力される。制御回路 302の出力信号が「ノヽィ」のときトランジスタ 303aがオンし、 DC電源 303c電位を抵抗 303d経由にて出力する。その出力信号が「ロー」のときトランジスタ 303bがオンし、ドライブ回路 303の出力は 0Vとなる。

[0053] 図 6Bにこの動作時の波形を示す。なお、図 6Aは不要期間ドライブ停止回路 402とドライブ回路 303の一例であり、種々の回路構成で実現でき、図 6Aの構成に限定されない。

[0054] 実施の形態 1においては、制御回路 302内の比較器 302dの入力信号を操作するため、期間信号に対して時間遅れを生じている力本実施の形態においては、制御回路 302は動作状態にあり、また入力パルスを TTL信号処理するため、時間遅れの発生はなく高速応答が可能である。このように本実施形態では、制御回路 302の動作は停止させずに、主電流部（ドライブ回路 303、スィッチ 304)のみを停止させるため、必要期間のみ動作させることができ動作停止期間を不要期間全体に拡大できる。したがって図 7に示すようにトランス 305の 1次卷線、 2次卷線、スィッチ 304、整流平滑回路 306にはアドレス期間のみ電流が流れ、リセット期間、サスティン期間には電流は流れない。

[0055] したがつてこの動作停止期間、トランス 305の 1次卷線、 2次卷線、スィッチ 304、整流平滑回路 306による導通損失、トランス 305のコア損失、スィッチ 304のスィッチング損失およびドライブ回路 303の動作損失が削減される。

[0056] (変形例）

図 5—図 7を用いて説明した本実施形態の PDP表示装置の別の構成例を、図 8及び図 9を用いて説明する。

[0057] 図 8は電源回路構成を電流共振回路構成としたときの電源回路と電力制御回路の構成を示すブロック図である。図 9は、サスティン期間に必要とされる電源回路の構成がハーフブリッジ電流共振回路構成である場合における、トランス 305の 1次卷線、 2次卷線電流波形について、従来技術による場合と本発明による場合とを比較して示した図である。

[0058] PDP1に電力を供給する電源回路のうち、最も高電力を供給する必要があるのはサスティン期間に PDP1を維持放電させるための電源回路である。この電源回路の構成として、高電力用回路で高効率である共振回路方式や回生方式が用いられることが多い。図 8に示す電源回路 3xはハーフブリッジ電流共振回路構成となっている。最大出力電力はトランス 305の 1次卷線インダクタンスぉよびこの励磁電流により決定される。スィッチ 304bのオンによりトランス 305の 1次卷線が励磁され、スィッチ 30 4aのオンによりトランス 305の 1次卷線は逆励磁される。負荷時は、トランス 305の漏れインダクタンスとコンデンサ 307との共振電流力トランス 305の 2次卷線経由でダィオード 306aおよびダイオード 306bを流れ、コンデンサ 306cを充電し負荷に供給される。スィッチ 304a、スィッチ 304bは零電圧スイッチングを行い、ダイオード 306a およびダイオード 306bは零電流オン'オフを行うため高効率となる。

[0059] し力図 9に示すように電源回路が常時動作する場合、負荷がないときにも励磁電流がスィッチ 304a、スィッチ 304b、コンデンサ 307、トランス 305の 1次卷線を流れ続ける。そのためスィッチ 304a、スィッチ 304b、コンデンサ 307、トランス 305の 1次卷線にはこの電流による導通損失、トランス 305のコア損失およびドライブ回路 303 の動作損失が発生する。し力も励磁電流は最大出力電力において設定されるため大きぐまた高電力のためトランス 305のコアサイズも大きくなる。したがって無負荷時においての導通損失、コア損失も大きなものとなる。

[0060] 本実施形態の場合、不要期間ドライブ停止回路 402によりドライブ回路 303の出力パルスを高速にて動作、停止できるため、リセット期間およびアドレス期間全体を停止期間にすることができる。またサスティン期間が 1サブフィールド中に占める割合は 1 一 70%前後で変化し、 1フィールドでは平均 20— 50%前後となる。したがって全体の 50— 80%を動作停止期間とすることができるので、電源回路が常時動作する場合に発生するスィッチ 304a、スィッチ 304b、コンデンサ 307、トランス 305の 1次卷線による導通損失、トランス 305のコア損失およびドライブ回路 303の動作損失が削減される。

[0061] 以上のように、本実施形態の PDP表示装置においても、実施の形態 1と同様に、特許文献 1にて開示されている PDPに印加される高圧高周波発振回路の発振周波数を可変することなぐ電力制御回路が各電極に供給される各々の波形に必要のない電源回路をその期間動作停止させることで電源回路内にて消費される電力を削減することがでさる。

[0062] したがって、 PDPの表示輝度の低下を伴うことなぐ PDP表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れた PDP表示装置を構成することができる。

[0063] (実施の形態 3)

図 10—図 15を参照して、本発明の PDP表示装置の第 3の実施形態について説明する。

[0064] 本実施形態では、 PDP1の発光状態、すなわち PDP1の駆動時に必要となる電力量に応じて電源回路の出力を調整している。なお、本実施形態では、サスティン期間中における動作にっ、て説明する。

[0065] 図 10は実施の形態 3における PDP表示装置の構成を示すブロック図である。 PDP 表示装置は、 PDP1と、 PDP1の電極にスキャンドライバ 5aおよびアドレスドライバ 5b 経由にて各期間に対応した駆動波形を生成させ印加する駆動回路 2と、駆動回路 2 経由にて PDP1に電力を供給する複数の電源回路を含む電源回路群 3と、電源回路群 3を動作、停止させることにより PDP1への供給電力を制御する電力制御回路 4 と、スキャンドライバ 5aと、アドレスドライバ 5bと、画像情報を処理し、駆動回路 2並びにスキャンドライバ 5a及びアドレスドライバ 5bに信号を送出する画像処理回路 6とで構成される。

[0066] 画像処理回路 6は走査処理を行うスキャンコントローラや画像処理を行うピクチャクオリティプロセッサを含む画像処理部 6aと、画像信号をー且蓄積するフレームメモリ 6 bと、各サブフィールドのアドレス操作に対応してアドレスドライバ 5bと、スキャンドライバ 5aにドライブ信号を送出する IZOバッファ 6cとで構成されている。

[0067] フレームメモリ 6bに蓄積された画像情報より各サブフィールドのアドレス操作に対応してアドレスドライバ 5bおよびスキャンドライバ 5aのドライブ信号力 /0バッファ 6cにより生成される。このドライブ信号を受け、スキャンドライバ 5aおよびアドレスドライバ 5 bは駆動回路 2により生成される図 19に示されるような駆動波形を PDP1の各電極に印加する。駆動波形のアドレス期間にパルスが印加されるアドレス電極が点灯するように選択されたアドレス電極となる。したがって、 IZOバッファ 6cからアドレスドライバ 5bに送出されるドライブ信号のアドレス期間には、点灯するように選択されたアドレス電極の数のパルスが含まれて!/、る。

[0068] 本実施形態では、アドレスドライバ 5bのドライブ信号に基づき、サスティン期間に必要な電源回路の出力を停止させるようにする。

[0069] 図 11は電源回路と電力制御回路の具体的な構成を示した図である。制御回路 30 2は、各電源回路 3a、 3b、…に固有の出力電圧を得るためにスィッチ 304のスィッチング動作を制御するための駆動信号を出力する。制御回路 302の出力信号に比較器 403dの出力信号が重畳された信号がスィッチ 304に印加される。電力制御回路 4 は電力制御用ドライブ停止回路 403を含む。電力制御用ドライブ停止回路 403は、サスティン期間に PDP1を維持放電させるために必要な電源回路 3xのドライブ回路 303の出力を停止させる。

[0070] 図 12Aは、電力制御用ドライブ停止回路 403とドライブ回路 303の具体的な構成を示した図である。電力制御用ドライブ停止回路 403において、 n— V変換回路 403aは、アドレスドライバ 5bのドライブ信号が入力されると、図 12Bに示される特性にしたがい、アドレス期間のデータノルス数に応じた出力電圧を発生する。期間保持回路 40 3bは、アドレス期間用信号の立下りから次の立下りまでの 1周期つまり 1サブフィールドの間、その出力電圧を保持する。三角波発生回路 403cは、電源回路 3xの発振周期（駆動周期）より長い固定周期の三角波を発生する。このように三角波の周期を設定するのは、後述する電源回路 3xの停止期間および動作期間を合わせた一周期（ T)が、電源回路 3xの制御信号の一周期 (t)よりも長くなるようにするためである。比較器 403dは、期間保持回路 403bにより保持された出力電圧と、三角波発生回路 4 03cの出力とを比較し、比較結果に応じたパルスを出力する。この出力パルスと制御回路 302出力信号とが ANDゲート 403eに入力され、比較器 403dの出力パルスがオンのときだけ、制御回路 302の出力信号がドライブ回路 303に出力される。

[0071] ドライブ回路 303は、入力したパルスと同一パルスを出力する。比較器 403dの出力パルスがオフのときドライブ回路 303は停止し、電源回路 3のトランス 305の 1次卷線、 2次卷線、スィッチ 304及び整流平滑回路 306に、電流が流れなくなる。

[0072] 図 13に上記の場合の動作波形を示す。発光させるセルがないとき、すなわち、アドレスドライバ 5bのドライブ信号に含まれるパルスがないとき、図 12Bに示される特性において、最低出力電圧 Cが出力される。このため比較器 403dの出力パルスのオン期間が短くなり、ドライブ回路 303の動作期間は短くなり、その動作停止期間は長くなる。したがって電源回路 3の整流平滑回路 306内のコンデンサ（図示せず）を充電するための電力は低下する。しかし、負荷となる PDP1は発光させないことから、 PDP1への電力供給による整流平滑回路 306内のコンデンサ力の放出電力も低下するため、電源回路 3の出力電圧の低下はない。

[0073] 一方、発光させるセルが多いとき、すなわち、アドレスドライバ 5bのドライブ信号に含まれるノルス数が多いとき (パルス数が Bのとき）、図 12Bに示される特性において電圧 Eが出力されるため、比較器 403dの出力パルスのオン期間が長くなり、ドライブ回路 303の動作期間が長くなり、動作停止期間は短くなる。このとき負荷となる PDP 1は発光セルが多いため PDP1への電力供給による整流平滑回路 306内のコンデンサからの放出電力は増加する力電源回路 3の整流平滑回路 306内のコンデンサを充電する電力も増加するため電源回路 ₃の出力電圧の低下はない。また、発光させるセルが少なぐすなわち、アドレスドライバ 5bのドライブ信号に含まれるパルス数が少ないとき (パルス数が Aのとき)も、図 12Bに示される特性において電圧 Dが出力され、前記と同様の動作により動作停止期間が変化し、電源回路 3からの供給電力が変化する。

[0074] なお、電源回路 3xそのものは実施の形態 1にて説明したように制御回路 302により整流平滑回路 306の出力電圧を一定に制御されている。

[0075] このようにアドレス期間のデータパルス数、すなわち PDP1の発光状態に応じて電源回路 3からの PDP1への供給電力が制御できるため、 1サブフィールド毎に必要とされる電力のみを供給できる。すなわち、必要供給電力が少ないときは電源回路 3の動作停止期間を長くできるため、トランス 305の 1次卷線、 2次卷線、スィッチ 304、整流平滑回路 306による導通損失、トランス 305のコア損失、スィッチ 304のスィッチング損失およびドライブ回路 303の動作損失を大幅に削減できる。

[0076] なお、 PDP1のサイズが大きい場合、維持放電させるための電源回路の電力も大きくなり電源回路のトランス 305も大きくなる。このとき電力制御回路 4による電源回路 3 の動作、停止の繰り返しによりトランス 305の振動音が発生することがある。この場合には電源回路 3の動作、停止の繰り返し周波数を、可聴周波数以上の一定値に設定することで対応可能である。

[0077] また、電源回路 3の動作開始位相が、電力制御回路 4による電源回路 3の動作、停止の繰り返し周波数と電源回路 3の発振周波数 (駆動周波数)の差分周波数にて変化することにより、トランス 305の振動音が発生することもある。この場合には電力制御回路 4による電源回路 3の動作、停止の繰り返し周波数と、電源回路 3の発振周波数 (すなわち、制御回路 302の出力信号の周波数)との同期をとることで対応可能である。また、電力制御回路 4による電源回路 3の動作、停止の繰り返し周波数は、電源回路 3の発振周波数の lZn (nは正の整数)とすることが好ましい。上記の点を実現するためには、例えば、制御回路 302と電力制御用ドライブ停止回路 403の間に同期回路を挿入する。図 14に分周期を用いた同期回路の例を示す。同期回路は R Sフリップフロップ 403h, 403i, 403j,直流電源 403kにて構成される。この同期回路により、電力制御回路 4による電源回路 3の動作、停止の繰り返し周波数は、電源回路 3の発振周波数に同期し、その発振周波数の 1Z6の周波数となる。図 15は、電力制御回路 4による電源回路 3の動作、停止の繰り返し周波数が電源回路 3の発振周波数と同期してない時および同期した時のスィッチ 304を流れる電流の波形を説明した図である。同期をとることにより電力制御回路 4による電源回路 3の動作開始位相が同一となるため（図 15 (d)、（e)参照）、スィッチ 304の電流の開始時波形が同一電流波形となる。したがって差分周波数でのトランス 305の振動音の発生が抑制される。なお、図 14は同期回路の一例であり、他の回路にても実施可能である。

[0078] また、差分周波数でのトランス 305の振動音は、差分周波数が一定であるため可聴音となる。したがって電力制御回路 4による電源回路 3の動作、停止の繰り返しを、ランダムな周波数 (周波数が常に変化するとともに、その変化の仕方も一定でない周波数）にて行うことにより、電源回路 3の発振周波数との差分周波数もランダムな周波数となり聞こえなくなる。ランダムな周波数の発生は、例えば、三角波発生回路 403cにホワイトノイズを重畳させることにより可能である。

[0079] (変形例 1)

ここで、本実施形態の PDP表示装置の別の構成例を、図 16A、図 16Bおよび図 1 7を用いて説明する。以下に説明する例では、電力制御用ドライブ停止回路 403は、電源回路 3xの動作 Z停止を、データパルス駆動用電源回路 3の出力電流に基づいて制御している。

[0080] 前述の例では図 10に示したようにアドレスドライバ 5bへのドライブ信号により電力制御回路 4が電源回路群 3の動作 Z停止を制御していたのに対して、この別の例では、データパルス駆動用電源回路 3の出力電流値に基づいて電源回路群 3の動作 Z 停止を制御する。前述の例にて説明したように画像情報に基づいて IZOバッファ 6c よりアドレスドライバ 5bへのドライブ信号が送出される。アドレスドライバ 5bは、データパルス駆動用電源回路 3から駆動回路 2経由で供給された電力を、ドライブ信号により選択されたアドレス電極に供給する。したがって、選択されたアドレス電極分だけの電力がデータパルス駆動用電源回路 3より供給されることになる。このように、データパルス駆動用電源回路 3の出力電流値に基づいて、 PDP1を維持放電させるための電源回路 3のドライブ回路 303の出力を停止させるようにすることで、必要最小限の供給電力にすることができる。

[0081] 図 16Aは、別の例における電力制御用ドライブ停止回路とドライブ回路の具体的構成を示した図である。

[0082] 出力電流- V変換回路 403fは、データパルス駆動用電源回路 3の出力電流値を入力する。出力電流 V変換回路 403fは、図 16Bに示すように、データノルス駆動用電源回路 3の出力電流値に応じた電圧を出力する。出力電流- V変換回路 403f の出力と、三角波発生回路 403cの出力とが比較器 403dにて比較され、パルスが出力される。この出力パルスと制御回路 302出力信号とが ANDゲート 403eに入力され、比較器 403dの出力パルスがオンのときだけ制御回路 302出力信号はドライブ回路 303〖こ出力される。ドライブ回路 303は入力されたパルスと同一パルスを出力する。

[0083] 比較器 403dの出力パルスがオフのとき、ドライブ回路 303の動作が停止し、電源回路 3のトランス 305の 1次卷線、 2次卷線、スィッチ 304、整流平滑回路 306には電流は流れなくなる。図 17はこのときの動作波形である。データパルス駆動用電源回路 3の出力電流値の増減により出力電流- V変換回路 403f出力電位は D、 E、 F、 G と変化し、ドライブ回路 303の動作停止期間を変化させる。

[0084] なお、データパルス駆動用の電源回路の出力電流は、抵抗や電流センサなどによつて検出できる。したがって前述の例と同様に PDP1の発光状態に応じて電源回路 3 力もの PDP1への供給電力が制御できるため、必要とされる電力のみを供給できる。そのため必要供給電力が少ないときは電源回路 3の動作停止期間を長くできるため、トランス 305の 1次、 2次卷線、スィッチ 304、整流平滑回路 306による導通損失、トランス 305のコア損失、スィッチ 304のスイッチング損失およびドライブ回路 303の動作損失も多く削減できる。

[0085] (変形例 2)

本実施形態の PDP表示装置の更なる別の例を、図 18および図 19A、図 19Bを用いて説明する。

[0086] この更なる別の例は、電力制御用ドライブ停止回路 403は、電源回路 3xの動作 Z 停止を、フレームメモリ 6bに蓄積された表示前画像情報に基づいて制御する。

[0087] 図 18は更なる別の例の PDP表示装置のブロック図である。 PDP表示装置は図 10 に示す構成に加えて点灯率算出回路 7を備えている。点灯率算出回路 7は、フレームメモリ 6bに蓄積された表示前の画像情報から、表示前画像に対する PDP1の点灯率を算出する。電力制御回路 4は点灯率算出回路 7により算出された点灯率に基づき、電源回路群 3の動作、停止を制御する。このように、表示前の画像での PDP1の点灯率に基づいて PDP1を維持放電させるための電源回路 3のドライブ回路 303の出力を停止させるように構成することで、必要最小限の供給電力にすることができる。

[0088] 図 19Aは電力制御用ドライブ停止回路 403とドライブ回路 303についての具体的な構成を示した図である。図 19Bは、図 19Aにおける点灯率 V変換回路 403gの点灯率と出力電圧の関係を表す図である。 [0089] 図 19Aにおいて、点灯率 V変換回路 403gは、点灯率算出回路 7から点灯率を示す出力信号を入力し、図 19Bに示すように点灯率に応じた電圧を出力する。点灯率 -V変換回路 403gの出力電圧と、三角波発生回路 403cの出力とは、比較器 403d にて比較され、パルスが出力される。この出力パルスと、制御回路 302の出力信号とが ANDゲート 403eに入力され、比較器 403dの出力パルスがオンの間だけ制御回路 302の出力信号がドライブ回路 303に出力される。ドライブ回路 303は入力されたパルスと同一パルスを出力する。

[0090] 比較器 403dの出力パルスがオフのとき、ドライブ回路 303が停止し、電源回路 3のトランス 305の 1次卷線、 2次卷線、スィッチ 304及び整流平滑回路 306に電流が流れなくなる。

[0091] 以上のように、点灯率の増減により点灯率 V変換回路 403gの出力電圧は変化し、ドライブ回路 303の動作停止期間を変化させる。したがって、前述の実施形態と同様に PDP1の発光状態に応じて電源回路 3からの PDP1への供給電力が制御できるため、必要とされる電力のみを供給できる。そのため必要供給電力が少ないときは電源回路 3の動作停止期間を長くできるため、トランス 305の 1次卷線、 2次卷線、スイツチ 304及び整流平滑回路 306による導通損失、トランス 305のコア損失、スィッチ 30 4のスイッチング損失およびドライブ回路 303の動作損失も多く削減できる。なお、点灯率- V変換回路 403gの出力電圧は、 PDP1の表示期間に同期するように、遅延して出力される。

[0092] 以上説明したように、本実施の形態の PDP表示装置においても、実施の形態 1と同様に、特許文献 1にて開示されている PDPに印加される高圧高周波発振回路の発振周波数を可変することなぐ電力制御回路が PDPの発光状態に応じて電源回路群を動作停止させることで電源回路内にて消費される電力を削減することができる。

[0093] したがって、 PDPの表示輝度の低下を伴うことなぐ PDP表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れた PDP表示装置を構成することができる。

[0094] 本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。なお、本出願は日本国特許出願、特願 2004— 116520号（2004年 4月 12日提出）に関連し、それらの内容は参照することにより本文中に組み入れられる。

産業上の利用可能性

本発明にかかる PDP表示装置は、 PDP表示装置内の消費電力を低減し、温度上昇の低、高信頼性の特徴を有し、 PDP表示装置として有用である。

Claims

請求の範囲

[1] 複数の電極を有するプラズマディスプレイパネルと、

前記電極に駆動波形を供給する駆動回路と、

前記駆動回路に電力を供給する電源回路と、

前記電源回路の停止期間を前記プラズマディスプレイパネルの発光状態に基づいて制御することによりプラズマディスプレイパネルの電極に供給可能な出力電力を調整する電力制御回路と

を具備することを特徴とするプラズマディスプレイパネル表示装置。

[2] 前記電力制御回路は、前記電源回路の停止期間と動作期間の比率により出力電力を調整することを特徴とする請求項 1に記載のプラズマディスプレイパネル表示装置。

[3] 前記電源回路がスイッチング方式にて構成される場合、前記電力制御回路による前記電源回路の停止期間と動作期間を合わせた一周期は、前記電源回路のスイツチング動作の一周期より長いことを特徴とする請求項 2に記載のプラズマディスプレイパネル表示装置。

[4] 前記電力制御回路による前記電源回路の停止 Z動作の繰り返しはランダムな周波数にて行われることを特徴とする請求項 3に記載のプラズマディスプレイパネル表示装置。

[5] 前記電力制御回路による前記電源回路の停止 Z動作の繰り返しは一定の周波数にて行われることを特徴とする請求項 3に記載のプラズマディスプレイパネル表示装置。

[6] 前記電力制御回路による前記電源回路の停止 Z動作の繰り返し周波数は可聴周波数以上であることを特徴とする請求項 5に記載のプラズマディスプレイパネル表示装置。

[7] 前記電力制御回路による前記電源回路の停止 Z動作の繰り返し周波数は前記電源回路の駆動周波数に同期することを特徴とする請求項 6に記載のプラズマデイスプレイパネル表示装置。

[8] 前記電力制御回路による前記電源回路の停止 Z動作の繰り返し周波数は前記電源回路の駆動周波数の lZn (nは正の整数)であることを特徴とする請求項 7に記載のプラズマディスプレイパネル表示装置。

[9] 前記電源回路は、トランスまたはインダクタと、該トランスまたはインダクタに電源電圧を断続的に印力 tlさせるスィッチと、該スィッチを駆動するスィッチ駆動手段と、該スイッチ駆動手段を制御する制御手段とを含み、

前記電力制御回路は、前記プラズマディスプレイパネルの発光状態に基づ、て前記電源回路を停止させるために前記スィッチ駆動手段を停止させる駆動停止回路を備えたことを特徴とする請求項 1な、し 8の、ずれかに記載のプラズマディスプレイパネル表示装置。

[10] 前記電力制御回路は、表示される画像情報に基づいて出力電力を調整することを特徴とする請求項 1な、し 8の、ずれか〖こ記載のプラズマディスプレイパネル表示装置。

[11] 前記電力制御回路は、アドレス期間において含まれるデータパルス数に基づいて出力電力を調整することを特徴とする請求項 1ないし 8のいずれかに記載のプラズマディスプレイパネル表示装置。

[12] 前記電力制御回路は、データパルス駆動用の電源回路の出力電流に基づいて出力電力を調整することを特徴とする請求項 1なヽし 8の、ずれか〖こ記載のプラズマデイスプレイパネル表示装置。

[13] 前記電力制御回路は、フレームメモリに記憶される表示前画像情報に基づいて出力電力を調整することを特徴とする請求項 1なヽし 8の、ずれか〖こ記載のプラズマデイスプレイパネル表示装置。

[14] 前記電源回路は共振方式または回生方式にて構成されることを特徴とする請求項

1な！、し 8の!、ずれかに記載のプラズマディスプレイパネル表示装置。