JPWO2005101358A1 - プラズマディスプレイパネル表示装置 - Google Patents

Abstract

表示輝度の低下を伴うことなく、プラズマディスプレイパネル（ＰＤＰ）表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れたＰＤＰ表示装置を提供する。ＰＤＰ表示装置は、複数の電極を有するＰＤＰ（１）と、電極に駆動波形を供給する駆動回路（２）と、駆動回路に電力を供給する電源回路（３）と、電源回路の停止期間をＰＤＰの発光状態に基づいて制御することによりＰＤＰの電極に供給可能な出力電力を調整する電力制御回路（４）とを有する。

Description

本発明は、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）表示装置に用いられる電力回路の低電力化技術に関する。

カラー表示用パネルとして、プラズマディスプレイパネル（以下「ＰＤＰ」という。）が商品化されてきている。図２０は商品化されている従来の面放電形式の３電極ＡＣ型ＰＤＰの電極配置と駆動回路構成を示した図である（例えば、非特許文献１参照）。

図２０に示されるように３電極ＡＣ型ＰＤＰは、陽極および陰極となる電極（Ｘ電極およびＹ電極またはサステイン電極ともいう。）を、前面側の基板の上に平行に配列し、サステイン電極対と交差するようにアドレス電極を背面側の基板に配列する構造を有する。電極の各交点がアドレスされる放電セルとなる。サステインパルス波形を生成するＸ駆動回路と走査パルス選択のためのスキャンドライバ経由にてＹ駆動回路とがサステイン電極に接続され、またアドレスパルス波形を生成するアドレス回路も点灯セルを選択するアドレスドライバ経由にてアドレス電極に接続されている。

ＰＤＰは、発光／非発光の２値での発光制御しか行えないため、階調を表示するために、輝度の重み付けの異なる２値画像（サブフィールド）を複数連続して表示し、視覚の積分効果により１画像（１フィールド）として表示する。

図２１は非特許文献１に記載されたサブフィールド期間に各電極に印加される駆動波形例を示すものである。全放電セルの書き込み、消去を行うリセット波形を印加するリセット期間、選択された放電セルに書き込みを行うアドレス波形を印加するアドレス期間、選択書き込みされた放電セルを維持放電させるサステイン波形を印加するサステイン期間（維持期間ともいう）がある。

各電極には、放電セルを発光させるために各々の期間に必要な種々の電圧値、パルス幅の異なる波形の電圧が印加される。例えば、図２１の例では、リセット期間にはアドレス電極に６０Ｖ、Ｘ電極に３６０Ｖの同期したパルスが印加される。アドレス期間にはアドレス電極に６０Ｖのパルス、各Ｙ電極にはアドレス電極パルスの個々に同期した−１７０Ｖピークのパルスが−７０Ｖのパルス電圧に重畳されて印加され、またＸ電極にはアドレス期間中は５０Ｖが印加される。サステイン期間にはアドレス電極に６０Ｖが印加され、Ｘ電極、Ｙ電極には交互に１８０Ｖのパルスが印加される。このように種々のパルス電圧を印加するため、複数の電源回路が設けられている。このサブフィールドのサステイン期間のパルス数により輝度の重み付けを行う。このパルス数が多いほど発光時間が長くなり、輝度が高くなる。１フィールドは、サステイン期間中の発光可能パルス数が異なる８〜１０枚程度のサブフィールドにより構成される。

図２２は非特許文献１に記載された駆動波形を、ＲＧＢ画像データから生成する駆動回路のブロック図である。ＲＧＢ信号は一旦フレームメモリに蓄積され、Ｉ／Ｏバッファにて各サブフィールドのアドレス操作に対応してアドレスドライバに転送される。スキャン側への制御信号も同時に作られ同期したタイミングでＹ側ドライバに転送される。Ｘサステインパルスは直接各々の電極に印加され、Ｙサステインパルスはスキャンドライバ経由にて、アドレスパルスはアドレスドライバ経由にて各々の電極に印加され画像を表示する。

特に近年、ＰＤＰ表示装置の大画面化や高精細化による画素数の増加が進んでいるが、それにともないパネルの放電や駆動回路に使用される電力も大きく増加している。このため、ＰＤＰ表示装置における消費電力の削減技術が種々提案されている。

例えば、特許文献１には複数の行および列電極を備えたプラズマディスプレイパネルと、行および列選択信号に従い行および列電極をそれぞれ励振する複数の行および列ドライバと、行および列ドライバに互いに逆位相なる２相の高圧高周波パルスをそれぞれ供給する高圧高周波発振回路と、これに電力を供給する電源ユニットとで構成される表示装置において、電源ユニットから高圧高周波発振回路への電力供給線の途中に電流センサを設け、電流センサ出力により高圧高周波発振回路の発振周波数を可変し得るような構成を有するＰＤＰ表示装置が記載されている。

特許文献１に記載のＰＤＰ表示装置では、電源ユニットと高圧高周波発振回路の間に設けられたセンサが電源ユニットから流出する電流量を検知しており、このため、ＰＤＰの表示文字数が多くなり負荷電流が増加し高圧高周波発振回路への供給電流が増加すると、高圧高周波発振回路の発振周波数を低下させる。そのためプラズマディスプレイパネルへの負荷電流が減少し、電源ユニットから流出する電流量は一定となり電力の増加が抑制される。

特開昭５６−１１９１９１号公報（全頁、第１図および第２図） 内田龍男、他１名監修、"フラットパネルディスプレイ大事典"、２００１年１２月２５日初版、株式会社 工業調査会 発行、（Ｐ６１２ 図１および図２、Ｐ６１３〜６１４図１）

前述の従来の構成においてはＰＤＰに印加される高圧高周波パルス周波数を低下させるため表示輝度が低下する。従来の構成の適用例である文字表示タイプのＰＤＰにおいては画面全領域に文字表示を行うことは極めて稀であり、表示輝度の低下は実用上問題とはならない。しかし、静止画、動画等を画面全領域にカラー表示するＰＤＰにおいては表示輝度の低下は画像品質上の大きな問題となる。

本発明は、上記の課題を解決するものであり、表示輝度の低下を伴うことなく、消費電力を低減するＰＤＰ表示装置を提供することを目的とする。

本発明の第１の態様において、ＰＤＰ表示装置は、複数の電極を有するプラズマディスプレイパネルと、電極に駆動波形を供給する駆動回路と、駆動回路に電力を供給する電源回路と、電源回路の停止期間をプラズマディスプレイパネルの発光状態に基づいて制御することによりプラズマディスプレイパネルの電極に供給可能な出力電力を調整する電力制御回路とを有している。この構成によって、プラズマディスプレイパネルの発光状態に基づいて電源回路の動作期間をその時点での必要最小限の動作期間に抑制でき、電源回路内にて消費される電力を低減することができる。

電力制御回路は、電源回路の停止期間と動作期間の比率により出力電力を調整してもよい。

また電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止期間と動作期間を合わせた一周期は、電源回路のスイッチング動作の一周期より長くてもよい。

また、電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止／動作の繰り返しはランダムな周波数にて行われてもよい。この構成によって、電力制御回路による電源回路の停止／動作の繰り返しによる音の発生を抑制することができる。

また、電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止／動作の繰り返しは一定の周波数にて行われてもよい。この場合、電力制御回路による電源回路の停止／動作の繰り返し周波数は可聴周波数以上であるのが好ましい。この構成によって、電力制御回路による電源回路の停止／動作の繰り返しによる音の発生を抑制することができる。

上記の場合、電力制御回路による電源回路の停止／動作の繰り返し周波数は電源回路の駆動周波数に同期してもよい。さらに、電力制御回路による電源回路の停止／動作の繰り返し周波数は電源回路の駆動周波数の１／ｎ（ｎは正の整数）であってもよい。

また電源回路は、トランスまたはインダクタと、トランスまたはインダクタに電源電圧を断続的に印加させるスイッチと、スイッチを駆動するスイッチ駆動手段と、スイッチ駆動手段を制御する制御手段とを含んでもよい。そのとき、電力制御回路は、プラズマディスプレイパネルの発光状態に基づいて電源回路を停止させるためにスイッチ駆動手段を停止させる駆動停止回路を備える。

また、電力制御回路は、表示される画像情報に基づいて出力電力を調整してもよい。

また電力制御回路は、アドレス期間において含まれるデータパルス数に基づいて出力電力を調整してもよい。

また電力制御回路は、データパルス駆動用の電源回路の出力電流に基づいて出力電力を調整してもよい。

また電力制御回路は、フレームメモリに記憶される表示前画像情報に基づいて出力電力を調整してもよい。

電源回路は共振方式または回生方式にて構成されてもよい。

本発明の第２の態様において、ＰＤＰ表示装置は、複数の電極を有するプラズマディスプレイパネルと、複数の制御期間の各々に対応した駆動波形を電極に供給する駆動回路と、駆動回路に電力を供給する複数の電源回路と、複数の電源回路のうち、各制御期間においてプラズマディスプレイパネルの電極に供給される駆動波形の生成に必要のない電源回路の動作をその期間停止させる電力制御回路とを有している。この構成によって、ある制御期間においてプラズマディスプレイパネルへの印加波形に寄与しない電源回路を、その期間停止させることで電源回路内にて消費される電力を低減することができる。

第２の態様において、電源回路は、トランスまたはインダクタと、トランスまたはインダクタに電源電圧を断続的に印加させるスイッチと、スイッチを駆動するスイッチ駆動手段と、スイッチ駆動手段を制御する制御手段とを含んでもよい。電力制御回路は、電源回路を停止させるためにスイッチ駆動手段を停止させてもよい。

第２の態様において、電力制御回路は、リセット期間、アドレス期間、サステイン期間またはサブフィールド周期もしくはフィールド周期と同期して電源回路の動作を停止させてもよい。

本発明のプラズマディスプレイパネル表示装置は、各制御期間毎に、その制御期間において各電極に供給される各々の波形に必要のない電源回路を停止させる。停止により電源回路内にて消費される電力を削減することができる。または、プラズマディスプレイパネルの発光状態に基づいて電源回路の動作期間をその時点での必要最小限の動作期間に抑制でき、電源回路内にて消費される電力を低減することができる。また電力制御回路による電源回路の停止／動作の繰り返しによる音の発生を抑制することができる。以上より、表示輝度の低下を伴うことなく、消費電力を低減したプラズマディスプレイパネル表示装置を実現することができる。

本発明の実施の形態１のＰＤＰ表示装置のブロック図である。 電源回路群中の１つの電源回路と電力制御回路の詳細な構成を示したブロック図である。 アドレス期間に必要とされる電源回路における不要期間制御回路停止回路と制御回路についての具体的な回路例を示した図である。 図３Ａに示す構成におけるリセット期間用信号、アドレス期間用信号、ＯＲゲート出力、トランジスタのエミッタ電圧、制御回路の出力信号波形を示した図である（（ａ）リセット期間用信号、（ｂ）アドレス期間用信号、（ｃ）ＯＲゲート４０１ａの出力、（ｄ）トランジスタ４０１ｂのエミッタ出力、（ｅ）制御回路３０２の出力信号（Ｓ）、（ｆ）制御用信号（Ｓｏ））。 従来技術及び本発明のそれぞれの動作による、アドレス期間に必要とされる電源回路の構成がリンギングチョークコンバータ（ＲＣＣ）構成である場合の、スイッチの電圧、電流およびトランスの２次巻線電流の波形を示した図である（（ａ）従来のスイッチ３０４の電圧、（ｂ）従来のスイッチ３０４の電流、（ｃ）従来のトランス３０５の２次巻線電流、（ｄ）本発明のスイッチ３０４の電圧、（ｅ）本発明のスイッチ３０４の電流、（ｆ）本発明のトランス３０５の２次巻線電流）。 本発明の実施の形態２におけるＰＤＰ表示装置の電源回路と電力制御回路の具体的な構成を示す図である。 アドレス期間に必要とされる電源回路に対する不要期間ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。 図６Ａにおけるアドレス期間用信号、制御回路出力信号、ＡＮＤゲートの出力、ドライブ回路の出力信号波形を示した図である（（ａ）アドレス期間用信号、（ｂ）制御回路３０２の出力信号、（ｃ）ＡＮＤゲート４０２ａの出力、（ｄ）ドライブ回路３０３の出力信号）。 従来技術及び本発明のそれぞれの動作による、アドレス期間に必要とされる電源回路の構成がＲＣＣ構成である場合の、スイッチの電圧、電流およびトランスの２次巻線電流の波形を示した図である（（ａ）従来のスイッチ３０４の電圧、（ｂ）従来のスイッチ３０４の電流、（ｃ）従来のトランス３０５の２次巻線電流、（ｄ）本発明のスイッチ３０４の電圧、（ｅ）本発明のスイッチ３０４の電流、（ｆ）本発明のトランス３０５の２次巻線電流）。 実施の形態２における別の例のＰＤＰ表示装置において、電源回路の構成を電流共振回路構成としたときの電源回路と電力制御回路の具体的な構成を示すブロック図である。 従来技術及び本発明のそれぞれの動作による、サステイン期間に必要とされる電源回路の構成がハーフブリッジ電流共振回路構成である場合の、トランスの１次巻線、２次巻線電流の波形を示した図である（（ａ）従来のトランス３０５の１次巻線電流、（ｂ）従来のトランス３０５の２次巻線電流、（ｃ）従来のトランス３０５の２次巻線電流、（ｄ）本発明のトランス３０５の１次巻線電流、（ｅ）本発明のトランス３０５の２次巻線電流、（ｆ）本発明のトランス３０５の２次巻線電流）。 本発明の実施の形態３におけるＰＤＰ表示装置のブロック図である。 電源回路と電力制御回路の詳細な構成を示したブロック図である。 電力制御用ドライブ停止回路とドライブ回路の具体的な回路例を示した図である。 ｎ−Ｖ変換回路の入出力特性を示した図である。 図１２Ａにおけるアドレス期間用信号、アドレスドライバのドライブ信号、期間保持回路の出力信号、比較器の出力信号、制御回路の出力信号、電力制御の１周期分に対するＡＮＤゲートの出力信号およびドライブ回路の出力信号の波形を示した図である（（ａ）アドレス期間用信号、（ｂ）アドレスドライバ５ｂのドライブ信号、（ｃ）期間保持回路４０３ｂの出力信号、（ｄ）比較器４０３ｄの出力信号、（ｅ）制御回路３０２の出力信号、（ｆ）電力制御１周期分のＡＮＤゲート４０３ｅの出力信号、（ｇ）電力制御１周期分のドライブ回路３０３の出力信号）。 分周期を用いた具体的な同期回路例を示した図である。 スイッチ３０４電流についての非同期および同期時の波形を示した図である（（ａ）制御回路３０２の出力信号、（ｂ）非同期時の比較器４０３ｄの出力信号、（ｃ）非同期時のスイッチ３０４の電流、（ｄ）同期時の比較器４０３ｄの出力信号、（ｅ）同期時のスイッチ３０４の電流）。 実施の形態３におけるＰＤＰ表示装置の別の例における電力制御用ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。 出力電流−Ｖ変換回路の入出力特性を示した図である。 図１６Ａにおける、データパルス駆動用電源回路の出力電流、出力電流−Ｖ変換回路の出力信号、比較器の出力信号、制御回路の出力信号、電力制御の１周期分に対するＡＮＤゲートの出力信号およびドライブ回路の出力信号の波形を示した図である（（ａ）データパルス駆動用電源回路の出力電流、（ｂ）出力電流−Ｖ変換回路４０３ｆの出力信号、（ｃ）比較器４０３ｄの出力信号、（ｄ）制御回路３０２の出力信号、（ｅ）電力制御１周期分のＡＮＤゲート４０３ｅの出力信号、（ｆ）電力制御１周期分のドライブ回路３０３の出力信号）。 実施の形態３におけるＰＤＰ表示装置の更なる別の例の構成を示した図である。 電力制御用ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。 図１９Ａにおける点灯率−Ｖ変換回路の入出力特性を示した図である。 従来の面放電方式３電極ＡＣ型ＰＤＰのパネル電極配置と駆動回路の構成を示した図である。 従来のサブフィールド期間に各電極に印加される駆動波形例を示す図である。 従来の面放電方式３電極ＡＣ型ＰＤＰの駆動回路のブロック図である。

符号の説明

１ プラズマディスプレイパネル（ＰＤＰ）
２ 駆動回路
３ 電源回路群
３ａ、３ｂ、３ｃ、３ｘ 電源回路
４ 電力制御回路
５ａ スキャンドライバ
５ｂ アドレスドライバ
６ 画像処理回路
６ａ 画像処理部
６ｂ フレームメモリ
６ｃ Ｉ／Ｏバッファ
７ 点灯率算出回路
４０１ 不要期間制御回路停止回路
４０２ 不要期間ドライブ停止回路
４０３ 電力制御用ドライブ停止回路

以下、添付の図面を参照して、本発明に係るＰＤＰ表示装置の実施の形態について説明する。

（実施の形態１）
図１から図４を参照し、本発明に係るＰＤＰ表示装置の第１の実施形態について説明する。

図１は本実施形態のＰＤＰ表示装置のブロック図である。ＰＤＰ表示装置は、複数の電極を有するＰＤＰ（プラズマディスプレイパネル）１と、ＰＤＰ１の電極に所定の制御期間に対応した駆動波形を生成し印加する駆動回路２と、駆動回路２経由にてＰＤＰ１に電力を供給する電源回路群３と、各期間信号により電源回路群３を動作、停止させる電力制御回路４とで構成される。

図２１に示されるように駆動波形を構成するために数種類の電源回路が必要であるため、電源回路群３は、それぞれ異なった電圧を生成する複数の電源回路３ａ、３ｂ、…を含む。例えば、電源回路３ａは５０Ｖの電圧を、電源回路３ｂは６０Ｖの電圧を、電源回路３ｃは１８０Ｖの電圧を生成する。各電源回路の電力は、担当する各期間の波形やパネルサイズにより数Ｗから数百Ｗになる。各電源回路は形状、消費電力の観点よりスイッチング方式により構成されるのが好ましい。

本実施形態では、電源回路群３中の複数の電源回路の中で、リセット期間、アドレス期間及びサステイン期間の各期間において必要とされる電源回路のみを動作させるようにする。

図２は、電源回路群３に含まれる電源回路と電力制御回路４の詳細な構成を示したブロック図である。なお、同図に示す構成は、各電源回路３ａ、３ｂ、…に適用可能であり、参照符号として「３ａ」、「３ｂ」、…を総称した「３ｘ」を用いている。図２に示すように、電源回路３ｘはスイッチング方式にて構成される。電源回路３ｘは、直流電源３０１の電圧をスイッチ３０４によりオン・オフしてトランス３０５の一次巻線に印加することにより、その２次巻線に交流パルス電圧を発生させ、整流平滑回路３０６にて所望のＤＣ電圧に変換する。出力されるＤＣ電圧はトランス３０５の巻数比とスイッチ３０４のオン・オフ比率により決まる。スイッチ３０４をオン・オフするドライブ回路３０３は制御回路３０２出力パルス（Ｓ）により駆動される。

電力制御回路４は不要期間制御回路停止回路４０１を含む。不要期間制御回路停止回路４０１は、ある制御期間（アドレス期間等）においてＰＤＰ１の電極に印加される波形の形成に寄与しない電源回路について、その期間その電源回路の動作を停止させるよう制御信号を出力する。

図３Ａに、アドレス期間に必要とされる電源回路に対する不要期間制御回路停止回路４０１と制御回路３０２についての具体的な構成例を示す。図３Ａに示す不要期間制御回路停止回路４０１を含む電源回路は、アドレス期間中に必要な電源を供給する電源回路（たとえば図１９に示す−１７０Ｖ電源回路）であり、アドレス期間中のみ動作し、リセット期間やサステイン期間中は停止する。

図３Ａに示すように、不要期間制御回路停止回路４０１は、リセット期間用信号およびアドレス期間用信号を入力とするＯＲゲート４０１ａと、ＯＲゲート４０１ａの出力に接続され、比較器３０２ｄの入力に接続されるトランジスタ４０１ｂとで構成される。制御回路３０２は基準電圧３０２ｂと制御用信号（Ｓ０）（整流平滑回路３０６の出力電圧）を入力とする演算増幅器３０２ａの出力を、抵抗３０２ｃを介して比較器３０２ｄに入力する。比較器３０２ｄにて演算増幅器３０２ａの出力と、三角波３０２ｅとを比較する。なお、制御用信号（Ｓ０）として、整流平滑回路３０６の出力電圧を用いている。整流平滑回路３０６の出力電圧が低い場合、演算増幅器３０２ａの出力電圧が上昇し、比較器３０２ｄの出力パルス幅は広くなり整流平滑回路３０６の出力電圧を上昇させ、整流平滑回路３０６の出力電圧が一定になるように制御される。

図３Ｂに、図３Ａに示す構成における、リセット期間用信号、アドレス期間用信号、ＯＲ４０１ａの出力、トランジスタ４０１ｂのエミッタ電圧、制御回路３０２の出力信号、制御用信号（Ｓ０）の波形を示す。図３Ｂに示すように、ＯＲゲート４０１ａの出力は、リセット期間およびアドレス期間においては「ハイ」状態、サステイン期間においては「ロー」状態となる。このためサステイン期間では、トランジスタ４０１ｂはオンとなり比較器３０２ｄの一方の入力を０Ｖにする。したがって、比較器３０２ｄの出力パルスは停止し、ドライブ回路３０３の動作が停止する。

ドライブ回路３０３の動作停止によりスイッチ３０４はオフとなるため、リセット期間およびサステイン期間のほとんどの期間で、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６には電流が流れない。そのため、この動作停止期間、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失が削減される。

なお、図３Ｂにおいて、トランジスタ４０１ｂのエミッタ信号がリセット期間信号の立上りに対して時間遅れを発生しているのは、図３Ａには記載していないが、トランジスタ４０１ｂの誤動作対策のための回路や演算増幅器３０２ａの負帰還回路の容量成分のためである。また、図３Ａは不要期間制御回路停止回路４０１と制御回路３０２の一例であり、種々の回路にて構成でき、この限りではない。また動作、停止させる信号として期間用信号を用いているが、この信号に同期するものであれば同様の動作が可能である。

また、図３Ｂにおいて、制御回路３０２の出力信号はリセット期間の途中から出力されているが、これは、トランジスタ４０１ｂの立上りの遅延時間Δｔを考慮したためであり、アドレス期間開始時に必ず制御回路３０２の出力信号が出力された状態にあるようにするため、アドレス期間の開始の直前から制御回路３０２の出力信号を出力し始めている。実質的には、アドレス期間のみ制御回路３０２を動作させることを意図している。

図４は、アドレス期間に必要とされる電源回路の構成がリンギングチョークコンバータ（以降「ＲＣＣ」という。）構成である場合における、スイッチ３０４の電圧、電流およびトランス３０５の２次巻線電流の波形について、従来技術による場合と本発明による場合とを対比して示した図である。一般にＲＣＣ方式はトランス３０５に蓄えるエネルギーを利用するため、負荷が重い場合はスイッチ３０４のオン期間が長くなり、負荷が軽い場合はスイッチ３０４のオン期間が短くなる。オフ期間も同様に変化する。したがって、アドレス期間には駆動回路２経由にてＰＤＰ電極に電力を供給するためスイッチ３０４の電流パルス幅は広くなる。電源回路が常時動作する場合、リセット期間およびサステイン期間にはＰＤＰの電極に電力供給する必要がないため、スイッチ３０４の電流パルス幅は狭くなる。しかしＰＤＰ１には電力を供給していないにもかかわらず、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６には、電流ピーク値は低下するものの周波数の高い電流が流れ続ける。そのためトランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６にはこの電流による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失が発生する。

図２、図３Ａ、図３Ｂ、図４においては、アドレス期間に必要な１つの電源回路３ｘについての説明を行ったが、上記技術思想は、他の期間に対しても適用でき、また、電源回路数に関係なく実施可能である。

以上説明したように、実施の形態１のＰＤＰ表示装置は特許文献１にて開示されているＰＤＰに印加される高圧高周波発振回路の発振周波数を可変することなく、電力制御回路が各電極に供給される各々の波形に必要のない電源回路群をその期間動作停止させることで電源回路内にて消費される電力を削減することができる。

したがって、ＰＤＰの表示輝度の低下を伴うことなく、ＰＤＰ表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れたＰＤＰ表示装置を構成することができる。

（実施の形態２）
図５から図７を参照し、本発明のＰＤＰ表示装置の第２の実施形態を説明する。本実施の形態のＰＤＰ表示装置は、実施の形態１の場合とは、電源回路において動作を停止させる要素が異なる。以下では、その差異についてのみ説明する。

図５に、本発明の実施の形態２におけるＰＤＰ表示装置の電源回路と電力制御回路の構成を示す。

実施の形態１では、不要期間制御回路停止回路４０１が制御回路３０２の出力パルス（Ｓ）を停止させていた。これに対して本実施形態では、図５に示すように電力制御回路４は不要期間ドライブ停止回路４０２を含み、これによりドライブ回路３０３の出力（Ｓ１）を停止させる。

図６Ａは、アドレス期間に必要とされる電源回路に対する不要期間ドライブ停止回路４０２とドライブ回路３０３についての具体的な構成を示した図である。図６Ａに示すように、電力制御回路４は制御回路３０２の出力信号とアドレス期間用信号とを入力とするＡＮＤゲート４０２ａを含む。ＡＮＤゲート４０２ａにより、アドレス期間のみ、制御回路３０２の出力信号がドライブ回路３０３のトランジスタ３０３ａおよびトランジスタ３０３ｂのベースに出力される。制御回路３０２の出力信号が「ハイ」のときトランジスタ３０３ａがオンし、ＤＣ電源３０３ｃ電位を抵抗３０３ｄ経由にて出力する。その出力信号が「ロー」のときトランジスタ３０３ｂがオンし、ドライブ回路３０３の出力は０Ｖとなる。

図６Ｂにこの動作時の波形を示す。なお、図６Ａは不要期間ドライブ停止回路４０２とドライブ回路３０３の一例であり、種々の回路構成で実現でき、図６Ａの構成に限定されない。

実施の形態１においては、制御回路３０２内の比較器３０２ｄの入力信号を操作するため、期間信号に対して時間遅れを生じているが、本実施の形態においては、制御回路３０２は動作状態にあり、また入力パルスをＴＴＬ信号処理するため、時間遅れの発生はなく高速応答が可能である。このように本実施形態では、制御回路３０２の動作は停止させずに、主電流部（ドライブ回路３０３、スイッチ３０４）のみを停止させるため、必要期間のみ動作させることができ動作停止期間を不要期間全体に拡大できる。したがって図７に示すようにトランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６にはアドレス期間のみ電流が流れ、リセット期間、サステイン期間には電流は流れない。

したがってこの動作停止期間、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失が削減される。

（変形例）
図５〜図７を用いて説明した本実施形態のＰＤＰ表示装置の別の構成例を、図８及び図９を用いて説明する。

図８は電源回路構成を電流共振回路構成としたときの電源回路と電力制御回路の構成を示すブロック図である。図９は、サステイン期間に必要とされる電源回路の構成がハーフブリッジ電流共振回路構成である場合における、トランス３０５の１次巻線、２次巻線電流波形について、従来技術による場合と本発明による場合とを比較して示した図である。

ＰＤＰ１に電力を供給する電源回路のうち、最も高電力を供給する必要があるのはサステイン期間にＰＤＰ１を維持放電させるための電源回路である。この電源回路の構成として、高電力用回路で高効率である共振回路方式や回生方式が用いられることが多い。図８に示す電源回路３ｘはハーフブリッジ電流共振回路構成となっている。最大出力電力はトランス３０５の１次巻線インダクタンスおよびこの励磁電流により決定される。スイッチ３０４ｂのオンによりトランス３０５の１次巻線が励磁され、スイッチ３０４ａのオンによりトランス３０５の１次巻線は逆励磁される。負荷時は、トランス３０５の漏れインダクタンスとコンデンサ３０７との共振電流が、トランス３０５の２次巻線経由でダイオード３０６ａおよびダイオード３０６ｂを流れ、コンデンサ３０６ｃを充電し負荷に供給される。スイッチ３０４ａ、スイッチ３０４ｂは零電圧スイッチングを行い、ダイオード３０６ａおよびダイオード３０６ｂは零電流オン・オフを行うため高効率となる。

しかし図９に示すように電源回路が常時動作する場合、負荷がないときにも励磁電流がスイッチ３０４ａ、スイッチ３０４ｂ、コンデンサ３０７、トランス３０５の１次巻線を流れ続ける。そのためスイッチ３０４ａ、スイッチ３０４ｂ、コンデンサ３０７、トランス３０５の１次巻線にはこの電流による導通損失、トランス３０５のコア損失およびドライブ回路３０３の動作損失が発生する。しかも励磁電流は最大出力電力において設定されるため大きく、また高電力のためトランス３０５のコアサイズも大きくなる。したがって無負荷時においての導通損失、コア損失も大きなものとなる。

本実施形態の場合、不要期間ドライブ停止回路４０２によりドライブ回路３０３の出力パルスを高速にて動作、停止できるため、リセット期間およびアドレス期間全体を停止期間にすることができる。またサステイン期間が１サブフィールド中に占める割合は１〜７０％前後で変化し、１フィールドでは平均２０〜５０％前後となる。したがって全体の５０〜８０％を動作停止期間とすることができるので、電源回路が常時動作する場合に発生するスイッチ３０４ａ、スイッチ３０４ｂ、コンデンサ３０７、トランス３０５の１次巻線による導通損失、トランス３０５のコア損失およびドライブ回路３０３の動作損失が削減される。

以上のように、本実施形態のＰＤＰ表示装置においても、実施の形態１と同様に、特許文献１にて開示されているＰＤＰに印加される高圧高周波発振回路の発振周波数を可変することなく、電力制御回路が各電極に供給される各々の波形に必要のない電源回路をその期間動作停止させることで電源回路内にて消費される電力を削減することができる。

したがって、ＰＤＰの表示輝度の低下を伴うことなく、ＰＤＰ表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れたＰＤＰ表示装置を構成することができる。

（実施の形態３）
図１０〜図１５を参照して、本発明のＰＤＰ表示装置の第３の実施形態について説明する。

本実施形態では、ＰＤＰ１の発光状態、すなわちＰＤＰ１の駆動時に必要となる電力量に応じて電源回路の出力を調整している。なお、本実施形態では、サステイン期間中における動作について説明する。

図１０は実施の形態３におけるＰＤＰ表示装置の構成を示すブロック図である。ＰＤＰ表示装置は、ＰＤＰ１と、ＰＤＰ１の電極にスキャンドライバ５ａおよびアドレスドライバ５ｂ経由にて各期間に対応した駆動波形を生成させ印加する駆動回路２と、駆動回路２経由にてＰＤＰ１に電力を供給する複数の電源回路を含む電源回路群３と、電源回路群３を動作、停止させることによりＰＤＰ１への供給電力を制御する電力制御回路４と、スキャンドライバ５ａと、アドレスドライバ５ｂと、画像情報を処理し、駆動回路２並びにスキャンドライバ５ａ及びアドレスドライバ５ｂに信号を送出する画像処理回路６とで構成される。

画像処理回路６は走査処理を行うスキャンコントローラや画像処理を行うピクチャクオリティプロセッサを含む画像処理部６ａと、画像信号を一旦蓄積するフレームメモリ６ｂと、各サブフィールドのアドレス操作に対応してアドレスドライバ５ｂと、スキャンドライバ５ａにドライブ信号を送出するＩ／Ｏバッファ６ｃとで構成されている。

フレームメモリ６ｂに蓄積された画像情報より各サブフィールドのアドレス操作に対応してアドレスドライバ５ｂおよびスキャンドライバ５ａのドライブ信号がＩ／Ｏバッファ６ｃにより生成される。このドライブ信号を受け、スキャンドライバ５ａおよびアドレスドライバ５ｂは駆動回路２により生成される図１９に示されるような駆動波形をＰＤＰ１の各電極に印加する。駆動波形のアドレス期間にパルスが印加されるアドレス電極が点灯するように選択されたアドレス電極となる。したがって、Ｉ／Ｏバッファ６ｃからアドレスドライバ５ｂに送出されるドライブ信号のアドレス期間には、点灯するように選択されたアドレス電極の数のパルスが含まれている。

本実施形態では、アドレスドライバ５ｂのドライブ信号に基づき、サステイン期間に必要な電源回路の出力を停止させるようにする。

図１１は電源回路と電力制御回路の具体的な構成を示した図である。制御回路３０２は、各電源回路３ａ、３ｂ、…に固有の出力電圧を得るためにスイッチ３０４のスイッチング動作を制御するための駆動信号を出力する。制御回路３０２の出力信号に比較器４０３ｄの出力信号が重畳された信号がスイッチ３０４に印加される。電力制御回路４は電力制御用ドライブ停止回路４０３を含む。電力制御用ドライブ停止回路４０３は、サステイン期間にＰＤＰ１を維持放電させるために必要な電源回路３ｘのドライブ回路３０３の出力を停止させる。

図１２Ａは、電力制御用ドライブ停止回路４０３とドライブ回路３０３の具体的な構成を示した図である。電力制御用ドライブ停止回路４０３において、ｎ−Ｖ変換回路４０３ａは、アドレスドライバ５ｂのドライブ信号が入力されると、図１２Ｂに示される特性にしたがい、アドレス期間のデータパルス数に応じた出力電圧を発生する。期間保持回路４０３ｂは、アドレス期間用信号の立下りから次の立下りまでの１周期つまり１サブフィールドの間、その出力電圧を保持する。三角波発生回路４０３ｃは、電源回路３ｘの発振周期（駆動周期）より長い固定周期の三角波を発生する。このように三角波の周期を設定するのは、後述する電源回路３ｘの停止期間および動作期間を合わせた一周期（Ｔ）が、電源回路３ｘの制御信号の一周期（ｔ）よりも長くなるようにするためである。比較器４０３ｄは、期間保持回路４０３ｂにより保持された出力電圧と、三角波発生回路４０３ｃの出力とを比較し、比較結果に応じたパルスを出力する。この出力パルスと制御回路３０２出力信号とがＡＮＤゲート４０３ｅに入力され、比較器４０３ｄの出力パルスがオンのときだけ、制御回路３０２の出力信号がドライブ回路３０３に出力される。

ドライブ回路３０３は、入力したパルスと同一パルスを出力する。比較器４０３ｄの出力パルスがオフのときドライブ回路３０３は停止し、電源回路３のトランス３０５の１次巻線、２次巻線、スイッチ３０４及び整流平滑回路３０６に、電流が流れなくなる。

図１３に上記の場合の動作波形を示す。発光させるセルがないとき、すなわち、アドレスドライバ５ｂのドライブ信号に含まれるパルスがないとき、図１２Ｂに示される特性において、最低出力電圧Ｃが出力される。このため比較器４０３ｄの出力パルスのオン期間が短くなり、ドライブ回路３０３の動作期間は短くなり、その動作停止期間は長くなる。したがって電源回路３の整流平滑回路３０６内のコンデンサ（図示せず）を充電するための電力は低下する。しかし、負荷となるＰＤＰ１は発光させないことから、ＰＤＰ１への電力供給による整流平滑回路３０６内のコンデンサからの放出電力も低下するため、電源回路３の出力電圧の低下はない。

一方、発光させるセルが多いとき、すなわち、アドレスドライバ５ｂのドライブ信号に含まれるパルス数が多いとき（パルス数がＢのとき）、図１２Ｂに示される特性において電圧Ｅが出力されるため、比較器４０３ｄの出力パルスのオン期間が長くなり、ドライブ回路３０３の動作期間が長くなり、動作停止期間は短くなる。このとき負荷となるＰＤＰ１は発光セルが多いためＰＤＰ１への電力供給による整流平滑回路３０６内のコンデンサからの放出電力は増加するが、電源回路３の整流平滑回路３０６内のコンデンサを充電する電力も増加するため電源回路３の出力電圧の低下はない。また、発光させるセルが少なく、すなわち、アドレスドライバ５ｂのドライブ信号に含まれるパルス数が少ないとき（パルス数がＡのとき）も、図１２Ｂに示される特性において電圧Ｄが出力され、前記と同様の動作により動作停止期間が変化し、電源回路３からの供給電力が変化する。

なお、電源回路３ｘそのものは実施の形態１にて説明したように制御回路３０２により整流平滑回路３０６の出力電圧を一定に制御されている。

このようにアドレス期間のデータパルス数、すなわちＰＤＰ１の発光状態に応じて電源回路３からのＰＤＰ１への供給電力が制御できるため、１サブフィールド毎に必要とされる電力のみを供給できる。すなわち、必要供給電力が少ないときは電源回路３の動作停止期間を長くできるため、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失を大幅に削減できる。

なお、ＰＤＰ１のサイズが大きい場合、維持放電させるための電源回路の電力も大きくなり電源回路のトランス３０５も大きくなる。このとき電力制御回路４による電源回路３の動作、停止の繰り返しによりトランス３０５の振動音が発生することがある。この場合には電源回路３の動作、停止の繰り返し周波数を、可聴周波数以上の一定値に設定することで対応可能である。

また、電源回路３の動作開始位相が、電力制御回路４による電源回路３の動作、停止の繰り返し周波数と電源回路３の発振周波数（駆動周波数）の差分周波数にて変化することにより、トランス３０５の振動音が発生することもある。この場合には電力制御回路４による電源回路３の動作、停止の繰り返し周波数と、電源回路３の発振周波数（すなわち、制御回路３０２の出力信号の周波数）との同期をとることで対応可能である。また、電力制御回路４による電源回路３の動作、停止の繰り返し周波数は、電源回路３の発振周波数の１／ｎ（ｎは正の整数）とすることが好ましい。上記の点を実現するためには、例えば、制御回路３０２と電力制御用ドライブ停止回路４０３の間に同期回路を挿入する。図１４に分周期を用いた同期回路の例を示す。同期回路はＲＳフリップフロップ４０３ｈ，４０３ｉ，４０３ｊ，直流電源４０３ｋにて構成される。この同期回路により、電力制御回路４による電源回路３の動作、停止の繰り返し周波数は、電源回路３の発振周波数に同期し、その発振周波数の１／６の周波数となる。図１５は、電力制御回路４による電源回路３の動作、停止の繰り返し周波数が電源回路３の発振周波数と同期してない時および同期した時のスイッチ３０４を流れる電流の波形を説明した図である。同期をとることにより電力制御回路４による電源回路３の動作開始位相が同一となるため（図１５（ｄ）、（ｅ）参照）、スイッチ３０４の電流の開始時波形が同一電流波形となる。したがって差分周波数でのトランス３０５の振動音の発生が抑制される。なお、図１４は同期回路の一例であり、他の回路にても実施可能である。

また、差分周波数でのトランス３０５の振動音は、差分周波数が一定であるため可聴音となる。したがって電力制御回路４による電源回路３の動作、停止の繰り返しを、ランダムな周波数（周波数が常に変化するとともに、その変化の仕方も一定でない周波数）にて行うことにより、電源回路３の発振周波数との差分周波数もランダムな周波数となり聞こえなくなる。ランダムな周波数の発生は、例えば、三角波発生回路４０３ｃにホワイトノイズを重畳させることにより可能である。

（変形例１）
ここで、本実施形態のＰＤＰ表示装置の別の構成例を、図１６Ａ、図１６Ｂおよび図１７を用いて説明する。以下に説明する例では、電力制御用ドライブ停止回路４０３は、電源回路３ｘの動作／停止を、データパルス駆動用電源回路３の出力電流に基づいて制御している。

前述の例では図１０に示したようにアドレスドライバ５ｂへのドライブ信号により電力制御回路４が電源回路群３の動作／停止を制御していたのに対して、この別の例では、データパルス駆動用電源回路３の出力電流値に基づいて電源回路群３の動作／停止を制御する。前述の例にて説明したように画像情報に基づいてＩ／Ｏバッファ６ｃよりアドレスドライバ５ｂへのドライブ信号が送出される。アドレスドライバ５ｂは、データパルス駆動用電源回路３から駆動回路２経由で供給された電力を、ドライブ信号により選択されたアドレス電極に供給する。したがって、選択されたアドレス電極分だけの電力がデータパルス駆動用電源回路３より供給されることになる。このように、データパルス駆動用電源回路３の出力電流値に基づいて、ＰＤＰ１を維持放電させるための電源回路３のドライブ回路３０３の出力を停止させるようにすることで、必要最小限の供給電力にすることができる。

図１６Ａは、別の例における電力制御用ドライブ停止回路とドライブ回路の具体的構成を示した図である。

出力電流−Ｖ変換回路４０３ｆは、データパルス駆動用電源回路３の出力電流値を入力する。出力電流−Ｖ変換回路４０３ｆは、図１６Ｂに示すように、データパルス駆動用電源回路３の出力電流値に応じた電圧を出力する。出力電流−Ｖ変換回路４０３ｆの出力と、三角波発生回路４０３ｃの出力とが比較器４０３ｄにて比較され、パルスが出力される。この出力パルスと制御回路３０２出力信号とがＡＮＤゲート４０３ｅに入力され、比較器４０３ｄの出力パルスがオンのときだけ制御回路３０２出力信号はドライブ回路３０３に出力される。ドライブ回路３０３は入力されたパルスと同一パルスを出力する。

比較器４０３ｄの出力パルスがオフのとき、ドライブ回路３０３の動作が停止し、電源回路３のトランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６には電流は流れなくなる。図１７はこのときの動作波形である。データパルス駆動用電源回路３の出力電流値の増減により出力電流−Ｖ変換回路４０３ｆ出力電位はＤ、Ｅ、Ｆ、Ｇと変化し、ドライブ回路３０３の動作停止期間を変化させる。

なお、データパルス駆動用の電源回路の出力電流は、抵抗や電流センサなどによって検出できる。したがって前述の例と同様にＰＤＰ１の発光状態に応じて電源回路３からのＰＤＰ１への供給電力が制御できるため、必要とされる電力のみを供給できる。そのため必要供給電力が少ないときは電源回路３の動作停止期間を長くできるため、トランス３０５の１次、２次巻線、スイッチ３０４、整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失も多く削減できる。

（変形例２）
本実施形態のＰＤＰ表示装置の更なる別の例を、図１８および図１９Ａ、図１９Ｂを用いて説明する。

この更なる別の例は、電力制御用ドライブ停止回路４０３は、電源回路３ｘの動作／停止を、フレームメモリ６ｂに蓄積された表示前画像情報に基づいて制御する。

図１８は更なる別の例のＰＤＰ表示装置のブロック図である。ＰＤＰ表示装置は図１０に示す構成に加えて点灯率算出回路７を備えている。点灯率算出回路７は、フレームメモリ６ｂに蓄積された表示前の画像情報から、表示前画像に対するＰＤＰ１の点灯率を算出する。電力制御回路４は点灯率算出回路７により算出された点灯率に基づき、電源回路群３の動作、停止を制御する。このように、表示前の画像でのＰＤＰ１の点灯率に基づいてＰＤＰ１を維持放電させるための電源回路３のドライブ回路３０３の出力を停止させるように構成することで、必要最小限の供給電力にすることができる。

図１９Ａは電力制御用ドライブ停止回路４０３とドライブ回路３０３についての具体的な構成を示した図である。図１９Ｂは、図１９Ａにおける点灯率−Ｖ変換回路４０３ｇの点灯率と出力電圧の関係を表す図である。

図１９Ａにおいて、点灯率−Ｖ変換回路４０３ｇは、点灯率算出回路７から点灯率を示す出力信号を入力し、図１９Ｂに示すように点灯率に応じた電圧を出力する。点灯率−Ｖ変換回路４０３ｇの出力電圧と、三角波発生回路４０３ｃの出力とは、比較器４０３ｄにて比較され、パルスが出力される。この出力パルスと、制御回路３０２の出力信号とがＡＮＤゲート４０３ｅに入力され、比較器４０３ｄの出力パルスがオンの間だけ制御回路３０２の出力信号がドライブ回路３０３に出力される。ドライブ回路３０３は入力されたパルスと同一パルスを出力する。

比較器４０３ｄの出力パルスがオフのとき、ドライブ回路３０３が停止し、電源回路３のトランス３０５の１次巻線、２次巻線、スイッチ３０４及び整流平滑回路３０６に電流が流れなくなる。

以上のように、点灯率の増減により点灯率−Ｖ変換回路４０３ｇの出力電圧は変化し、ドライブ回路３０３の動作停止期間を変化させる。したがって、前述の実施形態と同様にＰＤＰ１の発光状態に応じて電源回路３からのＰＤＰ１への供給電力が制御できるため、必要とされる電力のみを供給できる。そのため必要供給電力が少ないときは電源回路３の動作停止期間を長くできるため、トランス３０５の１次巻線、２次巻線、スイッチ３０４及び整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失も多く削減できる。なお、点灯率−Ｖ変換回路４０３ｇの出力電圧は、ＰＤＰ１の表示期間に同期するように、遅延して出力される。

以上説明したように、本実施の形態のＰＤＰ表示装置においても、実施の形態１と同様に、特許文献１にて開示されているＰＤＰに印加される高圧高周波発振回路の発振周波数を可変することなく、電力制御回路がＰＤＰの発光状態に応じて電源回路群を動作停止させることで電源回路内にて消費される電力を削減することができる。

したがって、ＰＤＰの表示輝度の低下を伴うことなく、ＰＤＰ表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れたＰＤＰ表示装置を構成することができる。

本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。なお、本出願は日本国特許出願、特願２００４−１１６５２０号（２００４年４月１２日提出）に関連し、それらの内容は参照することにより本文中に組み入れられる。

本発明にかかるＰＤＰ表示装置は、ＰＤＰ表示装置内の消費電力を低減し、温度上昇の低い高信頼性の特徴を有し、ＰＤＰ表示装置として有用である。

【０００３】
が増加すると、高圧高周波発振回路の発振周波数を低下させる。そのためプラズマディスプレイパネルへの負荷電流が減少し、電源ユニットから流出する電流量は一定となり電力の増加が抑制される。
［００１１］【特許文献１】特開昭５６−１１９１９１号公報（全頁、第１図および第２図）
【非特許文献１】内田龍男、他１名監修、“フラットパネルディスプレイ大事典”、２００１年１２月２５日初版、株式会社 工業調査会 発行、（Ｐ６１２ 図１および図２、Ｐ６１３〜６１４ 図１）
【発明の開示】
【発明が解決しようとする課題】
［００１２］ 前述の従来の構成においてはＰＤＰに印加される高圧高周波パルス周波数を低下させるため表示輝度が低下する。従来の構成の適用例である文字表示タイプのＰＤＰにおいては画面全領域に文字表示を行うことは極めて稀であり、表示輝度の低下は実用上問題とはならない。しかし、静止画、動画等を画面全領域にカラー表示するＰＤＰにおいては表示輝度の低下は画像品質上の大きな問題となる。
［００１３］ 本発明は、上記の課題を解決するものであり、表示輝度の低下を伴うことなく、消費電力を低減するＰＤＰ表示装置を提供することを目的とする。
【課題を解決するための手段】
［００１４］ 本発明の第１の態様において、ＰＤＰ表示装置は、複数の電極を有するプラズマディスプレイパネルと、電極に駆動波形を供給する駆動回路と、駆動回路に電力を供給するトランスまたはインダクタと、トランスまたはインダクタに電源電圧を断続的に印加させるスイッチと、スイッチの駆動を制御するための制御パルス信号を出力する制御手段とを含む電源回路と、電源回路を停止させるために制御パルス信号の出力を停止させる駆動停止回路を含み、駆動停止回路により、電源回路の停止期間と動作期間の比率をプラズマディスプレイパネルの発光状態に基づいて制御することによりプラズマディスプレイパネルの電極に供給可能な出力電力を調整する電力制御回路とを有している。この構成によって、プラズマディスプレイパネルの発光状態に基づいて電源回路の動作期間をその時点での必要最小限の動作期間に抑制でき、電源回路内にて消費される電力を低減することができる。


３

【０００４】
［００１５］ 電力制御回路は、電源回路の停止期間と動作期間の比率により出力電力を調整してもよい。
［００１６］ また電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止期間と動作期間を合わせた一周期は、電源回路のスイッチング動作の一周期より長くてもよい。
［００１７］ また、電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止／動作の繰り返しはランダムな周波数にて行われてもよい。この構成によって、電力制御回路による電源回路の停止／動作の繰り返しによる音の発生を抑制することができる。
［００１８］ また、電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止／動作の繰り返しは一定の周波数にて行われてもよい。この場合、電力制御回路による電源回路の停止／動作の繰り返し周波数は可聴周波数以上であるのが好ましい。この構成によって、電力制御回路による電源回路の停止／動作の繰り返しによる音の発生を抑制することができる。
［００１９］ 上記の場合、電力制御回路による電源回路の停止／動作の繰り返し周波数は電源回路の駆動周波数に同期してもよい。さらに、電力制御回路による電源回路の停止／動作の繰り返し周波数は電源回路の駆動周波数の１／ｎ（ｎは正の整数）であってもよい。
［００２０］ また駆動停止回路は、制御パルス信号の周期と異なる周期を持ち、そのパルス幅が発光状態に基づいて制御された信号を用いて制御パルス信号をマスクすることで、電源回路の停止期間と動作期間の比率を変化させてもよい。
［００２１］ また、電力制御回路は、表示される画像情報に基づいて出力電力を調整してもよい。
［００２２］ また電力制御回路は、アドレス期間において含まれるデータパルス数に基づいて出力電力を調整してもよい。
［００２３］ また電力制御回路は、データパルス駆動用の電源回路の出力電流に基づいて出力電力を調整してもよい。
［００２４］ また電力制御回路は、フレームメモリに記憶される表示前画像情報に基づいて出力電力を調整してもよい。
［００２５］ 電源回路は共振方式または回生方式にて構成されてもよい。


４／１

本発明は、プラズマディスプレイパネル（Plasma Display Panel）表示装置に用いられる電力回路の低電力化技術に関する。

カラー表示用パネルとして、プラズマディスプレイパネル（以下「ＰＤＰ」という。）が商品化されてきている。図２０は商品化されている従来の面放電形式の３電極ＡＣ型ＰＤＰの電極配置と駆動回路構成を示した図である（例えば、非特許文献１参照）。

図２０に示されるように３電極ＡＣ型ＰＤＰは、陽極および陰極となる電極（Ｘ電極およびＹ電極またはサステイン電極ともいう。）を、前面側の基板の上に平行に配列し、サステイン電極対と交差するようにアドレス電極を背面側の基板に配列する構造を有する。電極の各交点がアドレスされる放電セルとなる。サステインパルス波形を生成するＸ駆動回路と走査パルス選択のためのスキャンドライバ経由にてＹ駆動回路とがサステイン電極に接続され、またアドレスパルス波形を生成するアドレス回路も点灯セルを選択するアドレスドライバ経由にてアドレス電極に接続されている。

ＰＤＰは、発光／非発光の２値での発光制御しか行えないため、階調を表示するために、輝度の重み付けの異なる２値画像（サブフィールド）を複数連続して表示し、視覚の積分効果により1画像（１フィールド）として表示する。

図２１は非特許文献１に記載されたサブフィールド期間に各電極に印加される駆動波形例を示すものである。全放電セルの書き込み、消去を行うリセット波形を印加するリセット期間、選択された放電セルに書き込みを行うアドレス波形を印加するアドレス期間、選択書き込みされた放電セルを維持放電させるサステイン波形を印加するサステイン期間（維持期間ともいう）がある。

各電極には、放電セルを発光させるために各々の期間に必要な種々の電圧値、パルス幅の異なる波形の電圧が印加される。例えば、図２１の例では、リセット期間にはアドレス電極に６０Ｖ、Ｘ電極に３６０Ｖの同期したパルスが印加される。アドレス期間にはアドレス電極に６０Ｖのパルス、各Ｙ電極にはアドレス電極パルスの個々に同期した−１７０Ｖピークのパルスが−７０Ｖのパルス電圧に重畳されて印加され、またＸ電極にはアドレス期間中は５０Ｖが印加される。サステイン期間にはアドレス電極に６０Ｖが印加され、Ｘ電極、Ｙ電極には交互に１８０Ｖのパルスが印加される。このように種々のパルス電圧を印加するため、複数の電源回路が設けられている。このサブフィールドのサステイン期間のパルス数により輝度の重み付けを行う。このパルス数が多いほど発光時間が長くなり、輝度が高くなる。１フィールドは、サステイン期間中の発光可能パルス数が異なる８〜１０枚程度のサブフィールドにより構成される。

図２２は非特許文献１に記載された駆動波形を、ＲＧＢ画像データから生成する駆動回路のブロック図である。ＲＧＢ信号は一旦フレームメモリに蓄積され、Ｉ／Ｏバッファにて各サブフィールドのアドレス操作に対応してアドレスドライバに転送される。スキャン側への制御信号も同時に作られ同期したタイミングでＹ側ドライバに転送される。Ｘサステインパルスは直接各々の電極に印加され、Ｙサステインパルスはスキャンドライバ経由にて、アドレスパルスはアドレスドライバ経由にて各々の電極に印加され画像を表示する。

特に近年、ＰＤＰ表示装置の大画面化や高精細化による画素数の増加が進んでいるが、それにともないパネルの放電や駆動回路に使用される電力も大きく増加している。このため、ＰＤＰ表示装置における消費電力の削減技術が種々提案されている。

例えば、特許文献１には複数の行および列電極を備えたプラズマディスプレイパネルと、行および列選択信号に従い行および列電極をそれぞれ励振する複数の行および列ドライバと、行および列ドライバに互いに逆位相なる２相の高圧高周波パルスをそれぞれ供給する高圧高周波発振回路と、これに電力を供給する電源ユニットとで構成される表示装置において、電源ユニットから高圧高周波発振回路への電力供給線の途中に電流センサを設け、電流センサ出力により高圧高周波発振回路の発振周波数を可変し得るような構成を有するＰＤＰ表示装置が記載されている。

特許文献１に記載のＰＤＰ表示装置では、電源ユニットと高圧高周波発振回路の間に設けられたセンサが電源ユニットから流出する電流量を検知しており、このため、ＰＤＰの表示文字数が多くなり負荷電流が増加し高圧高周波発振回路への供給電流が増加すると、高圧高周波発振回路の発振周波数を低下させる。そのためプラズマディスプレイパネルへの負荷電流が減少し、電源ユニットから流出する電流量は一定となり電力の増加が抑制される。

特開昭５６−１１９１９１号公報（全頁、第１図および第２図） 内田龍男、他１名監修、"フラットパネルディスプレイ大事典"、２００１年１２月２５日初版、株式会社 工業調査会 発行、（Ｐ６１２ 図１および図２、Ｐ６１３〜６１４ 図１）

前述の従来の構成においてはＰＤＰに印加される高圧高周波パルス周波数を低下させるため表示輝度が低下する。従来の構成の適用例である文字表示タイプのＰＤＰにおいては画面全領域に文字表示を行うことは極めて稀であり、表示輝度の低下は実用上問題とはならない。しかし、静止画、動画等を画面全領域にカラー表示するＰＤＰにおいては表示輝度の低下は画像品質上の大きな問題となる。

本発明は、上記の課題を解決するものであり、表示輝度の低下を伴うことなく、消費電力を低減するＰＤＰ表示装置を提供することを目的とする。

本発明の第１の態様において、ＰＤＰ表示装置は、複数の電極を有するプラズマディスプレイパネルと、電極に駆動波形を供給する駆動回路と、駆動回路に電力を供給するトランスまたはインダクタと、トランスまたはインダクタに電源電圧を断続的に印加させるスイッチと、スイッチの駆動を制御するための制御パルス信号を出力する制御手段とを含む電源回路と、電源回路を停止させるために制御パルス信号の出力を停止させる駆動停止回路を含み、駆動停止回路により、電源回路の停止期間と動作期間の比率をプラズマディスプレイパネルの発光状態に基づいて制御することによりプラズマディスプレイパネルの電極に供給可能な出力電力を調整する電力制御回路とを有している。この構成によって、プラズマディスプレイパネルの発光状態に基づいて電源回路の動作期間をその時点での必要最小限の動作期間に抑制でき、電源回路内にて消費される電力を低減することができる。

電力制御回路は、電源回路の停止期間と動作期間の比率により出力電力を調整してもよい。

また電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止期間と動作期間を合わせた一周期は、電源回路のスイッチング動作の一周期より長くてもよい。

また、電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止／動作の繰り返しはランダムな周波数にて行われてもよい。この構成によって、電力制御回路による電源回路の停止／動作の繰り返しによる音の発生を抑制することができる。

また、電源回路がスイッチング方式にて構成される場合、電力制御回路による電源回路の停止／動作の繰り返しは一定の周波数にて行われてもよい。この場合、電力制御回路による電源回路の停止／動作の繰り返し周波数は可聴周波数以上であるのが好ましい。この構成によって、電力制御回路による電源回路の停止／動作の繰り返しによる音の発生を抑制することができる。

上記の場合、電力制御回路による電源回路の停止／動作の繰り返し周波数は電源回路の駆動周波数に同期してもよい。さらに、電力制御回路による電源回路の停止／動作の繰り返し周波数は電源回路の駆動周波数の１／ｎ（ｎは正の整数）であってもよい。

また駆動停止回路は、制御パルス信号の周期と異なる周期を持ち、そのパルス幅が発光状態に基づいて制御された信号を用いて制御パルス信号をマスクすることで、電源回路の停止期間と動作期間の比率を変化させてもよい。

また、電力制御回路は、表示される画像情報に基づいて出力電力を調整してもよい。

また電力制御回路は、アドレス期間において含まれるデータパルス数に基づいて出力電力を調整してもよい。

また電力制御回路は、データパルス駆動用の電源回路の出力電流に基づいて出力電力を調整してもよい。

また電力制御回路は、フレームメモリに記憶される表示前画像情報に基づいて出力電力を調整してもよい。

電源回路は共振方式または回生方式にて構成されてもよい。

本発明の第２の態様において、ＰＤＰ表示装置は、複数の電極を有するプラズマディスプレイパネルと、複数の制御期間の各々に対応した駆動波形を電極に供給する駆動回路と、駆動回路に電力を供給する複数の電源回路と、複数の電源回路のうち、各制御期間においてプラズマディスプレイパネルの電極に供給される駆動波形の生成に必要のない電源回路の動作をその期間停止させる電力制御回路とを有している。この構成によって、ある制御期間においてプラズマディスプレイパネルへの印加波形に寄与しない電源回路を、その期間停止させることで電源回路内にて消費される電力を低減することができる。

第２の態様において、電源回路は、トランスまたはインダクタと、トランスまたはインダクタに電源電圧を断続的に印加させるスイッチと、スイッチを駆動するスイッチ駆動手段と、スイッチ駆動手段を制御する制御手段とを含んでもよい。電力制御回路は、電源回路を停止させるためにスイッチ駆動手段を停止させてもよい。

第２の態様において、電力制御回路は、リセット期間、アドレス期間、サステイン期間またはサブフィールド周期もしくはフィールド周期と同期して電源回路の動作を停止させてもよい。

本発明のプラズマディスプレイパネル表示装置は、各制御期間毎に、その制御期間において各電極に供給される各々の波形に必要のない電源回路を停止させる。停止により電源回路内にて消費される電力を削減することができる。または、プラズマディスプレイパネルの発光状態に基づいて電源回路の動作期間をその時点での必要最小限の動作期間に抑制でき、電源回路内にて消費される電力を低減することができる。また電力制御回路による電源回路の停止／動作の繰り返しによる音の発生を抑制することができる。以上より、表示輝度の低下を伴うことなく、消費電力を低減したプラズマディスプレイパネル表示装置を実現することができる。

以下、添付の図面を参照して、本発明に係るＰＤＰ表示装置の実施の形態について説明する。

（実施の形態１）
図１から図４を参照し、本発明に係るＰＤＰ表示装置の第１の実施形態について説明する。

図１は本実施形態のＰＤＰ表示装置のブロック図である。ＰＤＰ表示装置は、複数の電極を有するＰＤＰ（プラズマディスプレイパネル）１と、ＰＤＰ１の電極に所定の制御期間に対応した駆動波形を生成し印加する駆動回路２と、駆動回路２経由にてＰＤＰ１に電力を供給する電源回路群３と、各期間信号により電源回路群３を動作、停止させる電力制御回路４とで構成される。

図２１に示されるように駆動波形を構成するために数種類の電源回路が必要であるため、電源回路群３は、それぞれ異なった電圧を生成する複数の電源回路３ａ、３ｂ、…を含む。例えば、電源回路３ａは５０Ｖの電圧を、電源回路３ｂは６０Ｖの電圧を、電源回路３ｃは１８０Ｖの電圧を生成する。各電源回路の電力は、担当する各期間の波形やパネルサイズにより数Ｗから数百Ｗになる。各電源回路は形状、消費電力の観点よりスイッチング方式により構成されるのが好ましい。

本実施形態では、電源回路群３中の複数の電源回路の中で、リセット期間、アドレス期間及びサステイン期間の各期間において必要とされる電源回路のみを動作させるようにする。

図２は、電源回路群３に含まれる電源回路と電力制御回路４の詳細な構成を示したブロック図である。なお、同図に示す構成は、各電源回路３ａ、３ｂ、…に適用可能であり、参照符号として「３ａ」、「３ｂ」、…を総称した「３ｘ」を用いている。図２に示すように、電源回路３ｘはスイッチング方式にて構成される。電源回路３ｘは、直流電源３０１の電圧をスイッチ３０４によりオン・オフしてトランス３０５の一次巻線に印加することにより、その２次巻線に交流パルス電圧を発生させ、整流平滑回路３０６にて所望のＤＣ電圧に変換する。出力されるＤＣ電圧はトランス３０５の巻数比とスイッチ３０４のオン・オフ比率により決まる。スイッチ３０４をオン・オフするドライブ回路３０３は制御回路３０２出力パルス（Ｓ）により駆動される。

電力制御回路４は不要期間制御回路停止回路４０１を含む。不要期間制御回路停止回路４０１は、ある制御期間（アドレス期間等）においてＰＤＰ１の電極に印加される波形の形成に寄与しない電源回路について、その期間その電源回路の動作を停止させるよう制御信号を出力する。

図３Ａに、アドレス期間に必要とされる電源回路に対する不要期間制御回路停止回路４０１と制御回路３０２についての具体的な構成例を示す。図３Ａに示す不要期間制御回路停止回路４０１を含む電源回路は、アドレス期間中に必要な電源を供給する電源回路（たとえば図１９に示す−１７０Ｖ電源回路）であり、アドレス期間中のみ動作し、リセット期間やサステイン期間中は停止する。

図３Ａに示すように、不要期間制御回路停止回路４０１は、リセット期間用信号およびアドレス期間用信号を入力とするＯＲゲート４０１ａと、ＯＲゲート４０１ａの出力に接続され、比較器３０２ｄの入力に接続されるトランジスタ４０１ｂとで構成される。制御回路３０２は基準電圧３０２ｂと制御用信号（Ｓ0）（整流平滑回路３０６の出力電圧）を入力とする演算増幅器３０２ａの出力を、抵抗３０２ｃを介して比較器３０２ｄに入力する。比較器３０２ｄにて演算増幅器３０２ａの出力と、三角波３０２ｅとを比較する。なお、制御用信号（Ｓ0）として、整流平滑回路３０６の出力電圧を用いている。整流平滑回路３０６の出力電圧が低い場合、演算増幅器３０２ａの出力電圧が上昇し、比較器３０２ｄの出力パルス幅は広くなり整流平滑回路３０６の出力電圧を上昇させ、整流平滑回路３０６の出力電圧が一定になるように制御される。

図３Ｂに、図３Ａに示す構成における、リセット期間用信号、アドレス期間用信号、ＯＲ４０１ａの出力、トランジスタ４０１ｂのエミッタ電圧、制御回路３０２の出力信号、制御用信号（Ｓ0）の波形を示す。図３Ｂに示すように、ＯＲゲート４０１ａの出力は、リセット期間およびアドレス期間においては「ハイ」状態、サステイン期間においては「ロー」状態となる。このためサステイン期間では、トランジスタ４０１ｂはオンとなり比較器３０２ｄの一方の入力を０Ｖにする。したがって、比較器３０２ｄの出力パルスは停止し、ドライブ回路３０３の動作が停止する。

ドライブ回路３０３の動作停止によりスイッチ３０４はオフとなるため、リセット期間およびサステイン期間のほとんどの期間で、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６には電流が流れない。そのため、この動作停止期間、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失が削減される。

なお、図３Ｂにおいて、トランジスタ４０１ｂのエミッタ信号がリセット期間信号の立上りに対して時間遅れを発生しているのは、図３Ａには記載していないが、トランジスタ４０１ｂの誤動作対策のための回路や演算増幅器３０２ａの負帰還回路の容量成分のためである。また、図３Ａは不要期間制御回路停止回路４０１と制御回路３０２の一例であり、種々の回路にて構成でき、この限りではない。また動作、停止させる信号として期間用信号を用いているが、この信号に同期するものであれば同様の動作が可能である。

また、図３Ｂにおいて、制御回路３０２の出力信号はリセット期間の途中から出力されているが、これは、トランジスタ４０１ｂの立上りの遅延時間Δｔを考慮したためであり、アドレス期間開始時に必ず制御回路３０２の出力信号が出力された状態にあるようにするため、アドレス期間の開始の直前から制御回路３０２の出力信号を出力し始めている。実質的には、アドレス期間のみ制御回路３０２を動作させることを意図している。

図４は、アドレス期間に必要とされる電源回路の構成がリンギングチョークコンバータ（以降「ＲＣＣ」という。）構成である場合における、スイッチ３０４の電圧、電流およびトランス３０５の２次巻線電流の波形について、従来技術による場合と本発明による場合とを対比して示した図である。一般にＲＣＣ方式はトランス３０５に蓄えるエネルギーを利用するため、負荷が重い場合はスイッチ３０４のオン期間が長くなり、負荷が軽い場合はスイッチ３０４のオン期間が短くなる。オフ期間も同様に変化する。したがって、アドレス期間には駆動回路２経由にてＰＤＰ電極に電力を供給するためスイッチ３０４の電流パルス幅は広くなる。電源回路が常時動作する場合、リセット期間およびサステイン期間にはＰＤＰの電極に電力供給する必要がないため、スイッチ３０４の電流パルス幅は狭くなる。しかしＰＤＰ１には電力を供給していないにもかかわらず、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６には、電流ピーク値は低下するものの周波数の高い電流が流れ続ける。そのためトランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６にはこの電流による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失が発生する。

図２、図３Ａ、図３Ｂ、図４においては、アドレス期間に必要な１つの電源回路３ｘについての説明を行ったが、上記技術思想は、他の期間に対しても適用でき、また、電源回路数に関係なく実施可能である。

以上説明したように、実施の形態１のＰＤＰ表示装置は特許文献１にて開示されているＰＤＰに印加される高圧高周波発振回路の発振周波数を可変することなく、電力制御回路が各電極に供給される各々の波形に必要のない電源回路群をその期間動作停止させることで電源回路内にて消費される電力を削減することができる。

したがって、ＰＤＰの表示輝度の低下を伴うことなく、ＰＤＰ表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れたＰＤＰ表示装置を構成することができる。

（実施の形態２）
図５から図７を参照し、本発明のＰＤＰ表示装置の第２の実施形態を説明する。本実施の形態のＰＤＰ表示装置は、実施の形態１の場合とは、電源回路において動作を停止させる要素が異なる。以下では、その差異についてのみ説明する。

図５に、本発明の実施の形態２におけるＰＤＰ表示装置の電源回路と電力制御回路の構成を示す。

実施の形態１では、不要期間制御回路停止回路４０１が制御回路３０２の出力パルス（Ｓ）を停止させていた。これに対して本実施形態では、図５に示すように電力制御回路４は不要期間ドライブ停止回路４０２を含み、これによりドライブ回路３０３の出力（Ｓ１）を停止させる。

図６Ａは、アドレス期間に必要とされる電源回路に対する不要期間ドライブ停止回路４０２とドライブ回路３０３についての具体的な構成を示した図である。図６Ａに示すように、電力制御回路４は制御回路３０２の出力信号とアドレス期間用信号とを入力とするＡＮＤゲート４０２ａを含む。ＡＮＤゲート４０２ａにより、アドレス期間のみ、制御回路３０２の出力信号がドライブ回路３０３のトランジスタ３０３ａおよびトランジスタ３０３ｂのベースに出力される。制御回路３０２の出力信号が「ハイ」のときトランジスタ３０３ａがオンし、ＤＣ電源３０３ｃ電位を抵抗３０３ｄ経由にて出力する。その出力信号が「ロー」のときトランジスタ３０３ｂがオンし、ドライブ回路３０３の出力は０Ｖとなる。

図６Ｂにこの動作時の波形を示す。なお、図６Ａは不要期間ドライブ停止回路４０２とドライブ回路３０３の一例であり、種々の回路構成で実現でき、図６Ａの構成に限定されない。

実施の形態１においては、制御回路３０２内の比較器３０２ｄの入力信号を操作するため、期間信号に対して時間遅れを生じているが、本実施の形態においては、制御回路３０２は動作状態にあり、また入力パルスをＴＴＬ信号処理するため、時間遅れの発生はなく高速応答が可能である。このように本実施形態では、制御回路３０２の動作は停止させずに、主電流部（ドライブ回路３０３、スイッチ３０４）のみを停止させるため、必要期間のみ動作させることができ動作停止期間を不要期間全体に拡大できる。したがって図７に示すようにトランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６にはアドレス期間のみ電流が流れ、リセット期間、サステイン期間には電流は流れない。

したがってこの動作停止期間、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失が削減される。

（変形例）
図５〜図７を用いて説明した本実施形態のＰＤＰ表示装置の別の構成例を、図８及び図９を用いて説明する。

図８は電源回路構成を電流共振回路構成としたときの電源回路と電力制御回路の構成を示すブロック図である。図９は、サステイン期間に必要とされる電源回路の構成がハーフブリッジ電流共振回路構成である場合における、トランス３０５の１次巻線、２次巻線電流波形について、従来技術による場合と本発明による場合とを比較して示した図である。

ＰＤＰ１に電力を供給する電源回路のうち、最も高電力を供給する必要があるのはサステイン期間にＰＤＰ１を維持放電させるための電源回路である。この電源回路の構成として、高電力用回路で高効率である共振回路方式や回生方式が用いられることが多い。図８に示す電源回路３ｘはハーフブリッジ電流共振回路構成となっている。最大出力電力はトランス３０５の１次巻線インダクタンスおよびこの励磁電流により決定される。スイッチ３０４ｂのオンによりトランス３０５の１次巻線が励磁され、スイッチ３０４ａのオンによりトランス３０５の１次巻線は逆励磁される。負荷時は、トランス３０５の漏れインダクタンスとコンデンサ３０７との共振電流が、トランス３０５の２次巻線経由でダイオード３０６ａおよびダイオード３０６ｂを流れ、コンデンサ３０６ｃを充電し負荷に供給される。スイッチ３０４ａ、スイッチ３０４ｂは零電圧スイッチングを行い、ダイオード３０６ａおよびダイオード３０６ｂは零電流オン・オフを行うため高効率となる。

しかし図９に示すように電源回路が常時動作する場合、負荷がないときにも励磁電流がスイッチ３０４ａ、スイッチ３０４ｂ、コンデンサ３０７、トランス３０５の１次巻線を流れ続ける。そのためスイッチ３０４ａ、スイッチ３０４ｂ、コンデンサ３０７、トランス３０５の１次巻線にはこの電流による導通損失、トランス３０５のコア損失およびドライブ回路３０３の動作損失が発生する。しかも励磁電流は最大出力電力において設定されるため大きく、また高電力のためトランス３０５のコアサイズも大きくなる。したがって無負荷時においての導通損失、コア損失も大きなものとなる。

本実施形態の場合、不要期間ドライブ停止回路４０２によりドライブ回路３０３の出力パルスを高速にて動作、停止できるため、リセット期間およびアドレス期間全体を停止期間にすることができる。またサステイン期間が１サブフィールド中に占める割合は１〜７０％前後で変化し、１フィールドでは平均２０〜５０％前後となる。したがって全体の５０〜８０％を動作停止期間とすることができるので、電源回路が常時動作する場合に発生するスイッチ３０４ａ、スイッチ３０４ｂ、コンデンサ３０７、トランス３０５の１次巻線による導通損失、トランス３０５のコア損失およびドライブ回路３０３の動作損失が削減される。

以上のように、本実施形態のＰＤＰ表示装置においても、実施の形態１と同様に、特許文献１にて開示されているＰＤＰに印加される高圧高周波発振回路の発振周波数を可変することなく、電力制御回路が各電極に供給される各々の波形に必要のない電源回路をその期間動作停止させることで電源回路内にて消費される電力を削減することができる。

したがって、ＰＤＰの表示輝度の低下を伴うことなく、ＰＤＰ表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れたＰＤＰ表示装置を構成することができる。

（実施の形態３）
図１０〜図１５を参照して、本発明のＰＤＰ表示装置の第３の実施形態について説明する。

本実施形態では、ＰＤＰ１の発光状態、すなわちＰＤＰ１の駆動時に必要となる電力量に応じて電源回路の出力を調整している。なお、本実施形態では、サステイン期間中における動作について説明する。

図１０は実施の形態３におけるＰＤＰ表示装置の構成を示すブロック図である。ＰＤＰ表示装置は、ＰＤＰ１と、ＰＤＰ１の電極にスキャンドライバ５ａおよびアドレスドライバ５ｂ経由にて各期間に対応した駆動波形を生成させ印加する駆動回路２と、駆動回路２経由にてＰＤＰ１に電力を供給する複数の電源回路を含む電源回路群３と、電源回路群３を動作、停止させることによりＰＤＰ１への供給電力を制御する電力制御回路４と、スキャンドライバ５ａと、アドレスドライバ５ｂと、画像情報を処理し、駆動回路２並びにスキャンドライバ５ａ及びアドレスドライバ５ｂに信号を送出する画像処理回路６とで構成される。

画像処理回路６は走査処理を行うスキャンコントローラや画像処理を行うピクチャクオリティプロセッサを含む画像処理部６ａと、画像信号を一旦蓄積するフレームメモリ６ｂと、各サブフィールドのアドレス操作に対応してアドレスドライバ５ｂと、スキャンドライバ５ａにドライブ信号を送出するＩ／Ｏバッファ６ｃとで構成されている。

フレームメモリ６ｂに蓄積された画像情報より各サブフィールドのアドレス操作に対応してアドレスドライバ５ｂおよびスキャンドライバ５ａのドライブ信号がＩ／Ｏバッファ６ｃにより生成される。このドライブ信号を受け、スキャンドライバ５ａおよびアドレスドライバ５ｂは駆動回路２により生成される図１９に示されるような駆動波形をＰＤＰ１の各電極に印加する。駆動波形のアドレス期間にパルスが印加されるアドレス電極が点灯するように選択されたアドレス電極となる。したがって、Ｉ／Ｏバッファ６ｃからアドレスドライバ５ｂに送出されるドライブ信号のアドレス期間には、点灯するように選択されたアドレス電極の数のパルスが含まれている。

本実施形態では、アドレスドライバ５ｂのドライブ信号に基づき、サステイン期間に必要な電源回路の出力を停止させるようにする。

図１１は電源回路と電力制御回路の具体的な構成を示した図である。制御回路３０２は、各電源回路３ａ、３ｂ、…に固有の出力電圧を得るためにスイッチ３０４のスイッチング動作を制御するための駆動信号を出力する。制御回路３０２の出力信号に比較器４０３ｄの出力信号が重畳された信号がスイッチ３０４に印加される。電力制御回路４は電力制御用ドライブ停止回路４０３を含む。電力制御用ドライブ停止回路４０３は、サステイン期間にＰＤＰ１を維持放電させるために必要な電源回路３ｘのドライブ回路３０３の出力を停止させる。

図１２Ａは、電力制御用ドライブ停止回路４０３とドライブ回路３０３の具体的な構成を示した図である。電力制御用ドライブ停止回路４０３において、ｎ−Ｖ変換回路４０３ａは、アドレスドライバ５ｂのドライブ信号が入力されると、図１２Ｂに示される特性にしたがい、アドレス期間のデータパルス数に応じた出力電圧を発生する。期間保持回路４０３ｂは、アドレス期間用信号の立下りから次の立下りまでの１周期つまり１サブフィールドの間、その出力電圧を保持する。三角波発生回路４０３ｃは、電源回路３ｘの発振周期（駆動周期）より長い固定周期の三角波を発生する。このように三角波の周期を設定するのは、後述する電源回路３ｘの停止期間および動作期間を合わせた一周期（Ｔ）が、電源回路３ｘの制御信号の一周期（ｔ）よりも長くなるようにするためである。比較器４０３ｄは、期間保持回路４０３ｂにより保持された出力電圧と、三角波発生回路４０３ｃの出力とを比較し、比較結果に応じたパルスを出力する。この出力パルスと制御回路３０２出力信号とがＡＮＤゲート４０３ｅに入力され、比較器４０３ｄの出力パルスがオンのときだけ、制御回路３０２の出力信号がドライブ回路３０３に出力される。

ドライブ回路３０３は、入力したパルスと同一パルスを出力する。比較器４０３ｄの出力パルスがオフのときドライブ回路３０３は停止し、電源回路３のトランス３０５の１次巻線、２次巻線、スイッチ３０４及び整流平滑回路３０６に、電流が流れなくなる。

図１３に上記の場合の動作波形を示す。発光させるセルがないとき、すなわち、アドレスドライバ５ｂのドライブ信号に含まれるパルスがないとき、図１２Ｂに示される特性において、最低出力電圧Ｃが出力される。このため比較器４０３ｄの出力パルスのオン期間が短くなり、ドライブ回路３０３の動作期間は短くなり、その動作停止期間は長くなる。したがって電源回路３の整流平滑回路３０６内のコンデンサ（図示せず）を充電するための電力は低下する。しかし、負荷となるＰＤＰ１は発光させないことから、ＰＤＰ１への電力供給による整流平滑回路３０６内のコンデンサからの放出電力も低下するため、電源回路３の出力電圧の低下はない。

一方、発光させるセルが多いとき、すなわち、アドレスドライバ５ｂのドライブ信号に含まれるパルス数が多いとき（パルス数がＢのとき）、図１２Ｂに示される特性において電圧Ｅが出力されるため、比較器４０３ｄの出力パルスのオン期間が長くなり、ドライブ回路３０３の動作期間が長くなり、動作停止期間は短くなる。このとき負荷となるＰＤＰ１は発光セルが多いためＰＤＰ１への電力供給による整流平滑回路３０６内のコンデンサからの放出電力は増加するが、電源回路３の整流平滑回路３０６内のコンデンサを充電する電力も増加するため電源回路３の出力電圧の低下はない。また、発光させるセルが少なく、すなわち、アドレスドライバ５ｂのドライブ信号に含まれるパルス数が少ないとき（パルス数がＡのとき）も、図１２Ｂに示される特性において電圧Ｄが出力され、前記と同様の動作により動作停止期間が変化し、電源回路３からの供給電力が変化する。

なお、電源回路３ｘそのものは実施の形態１にて説明したように制御回路３０２により整流平滑回路３０６の出力電圧を一定に制御されている。

このようにアドレス期間のデータパルス数、すなわちＰＤＰ１の発光状態に応じて電源回路３からのＰＤＰ１への供給電力が制御できるため、１サブフィールド毎に必要とされる電力のみを供給できる。すなわち、必要供給電力が少ないときは電源回路３の動作停止期間を長くできるため、トランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失を大幅に削減できる。

なお、ＰＤＰ１のサイズが大きい場合、維持放電させるための電源回路の電力も大きくなり電源回路のトランス３０５も大きくなる。このとき電力制御回路４による電源回路３の動作、停止の繰り返しによりトランス３０５の振動音が発生することがある。この場合には電源回路３の動作、停止の繰り返し周波数を、可聴周波数以上の一定値に設定することで対応可能である。

また、電源回路３の動作開始位相が、電力制御回路４による電源回路３の動作、停止の繰り返し周波数と電源回路３の発振周波数（駆動周波数）の差分周波数にて変化することにより、トランス３０５の振動音が発生することもある。この場合には電力制御回路４による電源回路３の動作、停止の繰り返し周波数と、電源回路３の発振周波数（すなわち、制御回路３０２の出力信号の周波数）との同期をとることで対応可能である。また、電力制御回路４による電源回路３の動作、停止の繰り返し周波数は、電源回路３の発振周波数の１／ｎ（ｎは正の整数）とすることが好ましい。上記の点を実現するためには、例えば、制御回路３０２と電力制御用ドライブ停止回路４０３の間に同期回路を挿入する。図１４に分周期を用いた同期回路の例を示す。同期回路はＲＳフリップフロップ４０３ｈ，４０３ｉ，４０３ｊ，直流電源４０３ｋにて構成される。この同期回路により、電力制御回路４による電源回路３の動作、停止の繰り返し周波数は、電源回路３の発振周波数に同期し、その発振周波数の１／６の周波数となる。図１５は、電力制御回路４による電源回路３の動作、停止の繰り返し周波数が電源回路３の発振周波数と同期してない時および同期した時のスイッチ３０４を流れる電流の波形を説明した図である。同期をとることにより電力制御回路４による電源回路３の動作開始位相が同一となるため（図１５（ｄ）、（ｅ）参照）、スイッチ３０４の電流の開始時波形が同一電流波形となる。したがって差分周波数でのトランス３０５の振動音の発生が抑制される。なお、図１４は同期回路の一例であり、他の回路にても実施可能である。

また、差分周波数でのトランス３０５の振動音は、差分周波数が一定であるため可聴音となる。したがって電力制御回路４による電源回路３の動作、停止の繰り返しを、ランダムな周波数（周波数が常に変化するとともに、その変化の仕方も一定でない周波数）にて行うことにより、電源回路３の発振周波数との差分周波数もランダムな周波数となり聞こえなくなる。ランダムな周波数の発生は、例えば、三角波発生回路４０３ｃにホワイトノイズを重畳させることにより可能である。

（変形例１）
ここで、本実施形態のＰＤＰ表示装置の別の構成例を、図１６Ａ、図１６Ｂおよび図１７を用いて説明する。以下に説明する例では、電力制御用ドライブ停止回路４０３は、電源回路３ｘの動作／停止を、データパルス駆動用電源回路３の出力電流に基づいて制御している。

前述の例では図１０に示したようにアドレスドライバ５ｂへのドライブ信号により電力制御回路４が電源回路群３の動作／停止を制御していたのに対して、この別の例では、データパルス駆動用電源回路３の出力電流値に基づいて電源回路群３の動作／停止を制御する。前述の例にて説明したように画像情報に基づいてＩ／Ｏバッファ６ｃよりアドレスドライバ５ｂへのドライブ信号が送出される。アドレスドライバ５ｂは、データパルス駆動用電源回路３から駆動回路２経由で供給された電力を、ドライブ信号により選択されたアドレス電極に供給する。したがって、選択されたアドレス電極分だけの電力がデータパルス駆動用電源回路３より供給されることになる。このように、データパルス駆動用電源回路３の出力電流値に基づいて、ＰＤＰ１を維持放電させるための電源回路３のドライブ回路３０３の出力を停止させるようにすることで、必要最小限の供給電力にすることができる。

図１６Ａは、別の例における電力制御用ドライブ停止回路とドライブ回路の具体的構成を示した図である。

出力電流−Ｖ変換回路４０３ｆは、データパルス駆動用電源回路３の出力電流値を入力する。出力電流−Ｖ変換回路４０３ｆは、図１６Ｂに示すように、データパルス駆動用電源回路３の出力電流値に応じた電圧を出力する。出力電流−Ｖ変換回路４０３ｆの出力と、三角波発生回路４０３ｃの出力とが比較器４０３ｄにて比較され、パルスが出力される。この出力パルスと制御回路３０２出力信号とがＡＮＤゲート４０３ｅに入力され、比較器４０３ｄの出力パルスがオンのときだけ制御回路３０２出力信号はドライブ回路３０３に出力される。ドライブ回路３０３は入力されたパルスと同一パルスを出力する。

比較器４０３ｄの出力パルスがオフのとき、ドライブ回路３０３の動作が停止し、電源回路３のトランス３０５の１次巻線、２次巻線、スイッチ３０４、整流平滑回路３０６には電流は流れなくなる。図１７はこのときの動作波形である。データパルス駆動用電源回路３の出力電流値の増減により出力電流−Ｖ変換回路４０３ｆ出力電位はＤ、Ｅ、Ｆ、Ｇと変化し、ドライブ回路３０３の動作停止期間を変化させる。

なお、データパルス駆動用の電源回路の出力電流は、抵抗や電流センサなどによって検出できる。したがって前述の例と同様にＰＤＰ１の発光状態に応じて電源回路３からのＰＤＰ１への供給電力が制御できるため、必要とされる電力のみを供給できる。そのため必要供給電力が少ないときは電源回路３の動作停止期間を長くできるため、トランス３０５の１次、２次巻線、スイッチ３０４、整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失も多く削減できる。

（変形例２）
本実施形態のＰＤＰ表示装置の更なる別の例を、図１８および図１９Ａ、図１９Ｂを用いて説明する。

この更なる別の例は、電力制御用ドライブ停止回路４０３は、電源回路３ｘの動作／停止を、フレームメモリ６ｂに蓄積された表示前画像情報に基づいて制御する。

図１８は更なる別の例のＰＤＰ表示装置のブロック図である。ＰＤＰ表示装置は図１０に示す構成に加えて点灯率算出回路７を備えている。点灯率算出回路７は、フレームメモリ６ｂに蓄積された表示前の画像情報から、表示前画像に対するＰＤＰ１の点灯率を算出する。電力制御回路４は点灯率算出回路７により算出された点灯率に基づき、電源回路群３の動作、停止を制御する。このように、表示前の画像でのＰＤＰ１の点灯率に基づいてＰＤＰ１を維持放電させるための電源回路３のドライブ回路３０３の出力を停止させるように構成することで、必要最小限の供給電力にすることができる。

図１９Ａは電力制御用ドライブ停止回路４０３とドライブ回路３０３についての具体的な構成を示した図である。図１９Ｂは、図１９Ａにおける点灯率−Ｖ変換回路４０３ｇの点灯率と出力電圧の関係を表す図である。

図１９Ａにおいて、点灯率−Ｖ変換回路４０３ｇは、点灯率算出回路７から点灯率を示す出力信号を入力し、図１９Ｂに示すように点灯率に応じた電圧を出力する。点灯率−Ｖ変換回路４０３ｇの出力電圧と、三角波発生回路４０３ｃの出力とは、比較器４０３ｄにて比較され、パルスが出力される。この出力パルスと、制御回路３０２の出力信号とがＡＮＤゲート４０３ｅに入力され、比較器４０３ｄの出力パルスがオンの間だけ制御回路３０２の出力信号がドライブ回路３０３に出力される。ドライブ回路３０３は入力されたパルスと同一パルスを出力する。

比較器４０３ｄの出力パルスがオフのとき、ドライブ回路３０３が停止し、電源回路３のトランス３０５の１次巻線、２次巻線、スイッチ３０４及び整流平滑回路３０６に電流が流れなくなる。

以上のように、点灯率の増減により点灯率−Ｖ変換回路４０３ｇの出力電圧は変化し、ドライブ回路３０３の動作停止期間を変化させる。したがって、前述の実施形態と同様にＰＤＰ１の発光状態に応じて電源回路３からのＰＤＰ１への供給電力が制御できるため、必要とされる電力のみを供給できる。そのため必要供給電力が少ないときは電源回路３の動作停止期間を長くできるため、トランス３０５の１次巻線、２次巻線、スイッチ３０４及び整流平滑回路３０６による導通損失、トランス３０５のコア損失、スイッチ３０４のスイッチング損失およびドライブ回路３０３の動作損失も多く削減できる。なお、点灯率−Ｖ変換回路４０３ｇの出力電圧は、ＰＤＰ１の表示期間に同期するように、遅延して出力される。

以上説明したように、本実施の形態のＰＤＰ表示装置においても、実施の形態１と同様に、特許文献１にて開示されているＰＤＰに印加される高圧高周波発振回路の発振周波数を可変することなく、電力制御回路がＰＤＰの発光状態に応じて電源回路群を動作停止させることで電源回路内にて消費される電力を削減することができる。

したがって、ＰＤＰの表示輝度の低下を伴うことなく、ＰＤＰ表示装置内の消費電力を低減し、温度上昇の低下による信頼性に優れたＰＤＰ表示装置を構成することができる。

本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の開示に限定されず、添付の請求の範囲によってのみ限定され得る。なお、本出願は日本国特許出願、特願２００４−１１６５２０号（２００４年４月１２日提出）に関連し、それらの内容は参照することにより本文中に組み入れられる。

本発明にかかるＰＤＰ表示装置は、ＰＤＰ表示装置内の消費電力を低減し、温度上昇の低い高信頼性の特徴を有し、ＰＤＰ表示装置として有用である。

本発明の実施の形態１のＰＤＰ表示装置のブロック図である。 電源回路群中の１つの電源回路と電力制御回路の詳細な構成を示したブロック図である。 アドレス期間に必要とされる電源回路における不要期間制御回路停止回路と制御回路についての具体的な回路例を示した図である。 図３Ａに示す構成におけるリセット期間用信号、アドレス期間用信号、ＯＲゲート出力、トランジスタのエミッタ電圧、制御回路の出力信号波形を示した図である（（ａ）リセット期間用信号、（ｂ）アドレス期間用信号、（ｃ）ＯＲゲート４０１ａの出力、（ｄ）トランジスタ４０１ｂのエミッタ出力、（ｅ）制御回路３０２の出力信号（Ｓ）、（ｆ）制御用信号（Ｓｏ））。 従来技術及び本発明のそれぞれの動作による、アドレス期間に必要とされる電源回路の構成がリンギングチョークコンバータ（ＲＣＣ）構成である場合の、スイッチの電圧、電流およびトランスの２次巻線電流の波形を示した図である（（ａ）従来のスイッチ３０４の電圧、（ｂ）従来のスイッチ３０４の電流、（ｃ）従来のトランス３０５の２次巻線電流、（ｄ）本発明のスイッチ３０４の電圧、（ｅ）本発明のスイッチ３０４の電流、（ｆ）本発明のトランス３０５の２次巻線電流）。 本発明の実施の形態２におけるＰＤＰ表示装置の電源回路と電力制御回路の具体的な構成を示す図である。 アドレス期間に必要とされる電源回路に対する不要期間ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。 図６Ａにおけるアドレス期間用信号、制御回路出力信号、ＡＮＤゲートの出力、ドライブ回路の出力信号波形を示した図である（（ａ）アドレス期間用信号、（ｂ）制御回路３０２の出力信号、（ｃ）ＡＮＤゲート４０２ａの出力、（ｄ）ドライブ回路３０３の出力信号）。 従来技術及び本発明のそれぞれの動作による、アドレス期間に必要とされる電源回路の構成がＲＣＣ構成である場合の、スイッチの電圧、電流およびトランスの２次巻線電流の波形を示した図である（（ａ）従来のスイッチ３０４の電圧、（ｂ）従来のスイッチ３０４の電流、（ｃ）従来のトランス３０５の２次巻線電流、（ｄ）本発明のスイッチ３０４の電圧、（ｅ）本発明のスイッチ３０４の電流、（ｆ）本発明のトランス３０５の２次巻線電流）。 実施の形態２における別の例のＰＤＰ表示装置において、電源回路の構成を電流共振回路構成としたときの電源回路と電力制御回路の具体的な構成を示すブロック図である。 従来技術及び本発明のそれぞれの動作による、サステイン期間に必要とされる電源回路の構成がハーフブリッジ電流共振回路構成である場合の、トランスの１次巻線、２次巻線電流の波形を示した図である（（ａ）従来のトランス３０５の１次巻線電流、（ｂ）従来のトランス３０５の２次巻線電流、（ｃ）従来のトランス３０５の２次巻線電流、（ｄ）本発明のトランス３０５の１次巻線電流、（ｅ）本発明のトランス３０５の２次巻線電流、（ｆ）本発明のトランス３０５の２次巻線電流）。 本発明の実施の形態３におけるＰＤＰ表示装置のブロック図である。 電源回路と電力制御回路の詳細な構成を示したブロック図である。 電力制御用ドライブ停止回路とドライブ回路の具体的な回路例を示した図である。 ｎ−Ｖ変換回路の入出力特性を示した図である。 図１２Ａにおけるアドレス期間用信号、アドレスドライバのドライブ信号、期間保持回路の出力信号、比較器の出力信号、制御回路の出力信号、電力制御の１周期分に対するＡＮＤゲートの出力信号およびドライブ回路の出力信号の波形を示した図である（（ａ）アドレス期間用信号、（ｂ）アドレスドライバ５ｂのドライブ信号、（ｃ）期間保持回路４０３ｂの出力信号、（ｄ）比較器４０３ｄの出力信号、（ｅ）制御回路３０２の出力信号、（ｆ）電力制御１周期分のＡＮＤゲート４０３ｅの出力信号、（ｇ）電力制御１周期分のドライブ回路３０３の出力信号）。 分周期を用いた具体的な同期回路例を示した図である。 スイッチ３０４電流についての非同期および同期時の波形を示した図である（（ａ）制御回路３０２の出力信号、（ｂ）非同期時の比較器４０３ｄの出力信号、（ｃ）非同期時のスイッチ３０４の電流、（ｄ）同期時の比較器４０３ｄの出力信号、（ｅ）同期時のスイッチ３０４の電流）。 実施の形態３におけるＰＤＰ表示装置の別の例における電力制御用ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。 出力電流−Ｖ変換回路の入出力特性を示した図である。 図１６Ａにおける、データパルス駆動用電源回路の出力電流、出力電流−Ｖ変換回路の出力信号、比較器の出力信号、制御回路の出力信号、電力制御の１周期分に対するＡＮＤゲートの出力信号およびドライブ回路の出力信号の波形を示した図である（（ａ）データパルス駆動用電源回路の出力電流、（ｂ）出力電流−Ｖ変換回路４０３ｆの出力信号、（ｃ）比較器４０３ｄの出力信号、（ｄ）制御回路３０２の出力信号、（ｅ）電力制御１周期分のＡＮＤゲート４０３ｅの出力信号、（ｆ）電力制御１周期分のドライブ回路３０３の出力信号）。 実施の形態３におけるＰＤＰ表示装置の更なる別の例の構成を示した図である。 電力制御用ドライブ停止回路とドライブ回路についての具体的な構成例を示した図である。 図１９Ａにおける点灯率−Ｖ変換回路の入出力特性を示した図である。 従来の面放電方式３電極ＡＣ型ＰＤＰのパネル電極配置と駆動回路の構成を示した図である。 従来のサブフィールド期間に各電極に印加される駆動波形例を示す図である。 従来の面放電方式３電極ＡＣ型ＰＤＰの駆動回路のブロック図である。

符号の説明

１ プラズマディスプレイパネル（ＰＤＰ）
２ 駆動回路
３ 電源回路群
３ａ、３ｂ、３ｃ、３ｘ 電源回路
４ 電力制御回路
５ａ スキャンドライバ
５ｂ アドレスドライバ
６ 画像処理回路
６ａ 画像処理部
６ｂ フレームメモリ
６ｃ Ｉ／Ｏバッファ
７ 点灯率算出回路
４０１ 不要期間制御回路停止回路
４０２ 不要期間ドライブ停止回路
４０３ 電力制御用ドライブ停止回路

Claims (14)

1. 複数の電極を有するプラズマディスプレイパネルと、
   前記電極に駆動波形を供給する駆動回路と、
   前記駆動回路に電力を供給する電源回路と、
   前記電源回路の停止期間を前記プラズマディスプレイパネルの発光状態に基づいて制御することによりプラズマディスプレイパネルの電極に供給可能な出力電力を調整する電力制御回路と
   を具備することを特徴とするプラズマディスプレイパネル表示装置。
2. 前記電力制御回路は、前記電源回路の停止期間と動作期間の比率により出力電力を調整することを特徴とする請求項１に記載のプラズマディスプレイパネル表示装置。
3. 前記電源回路がスイッチング方式にて構成される場合、前記電力制御回路による前記電源回路の停止期間と動作期間を合わせた一周期は、前記電源回路のスイッチング動作の一周期より長いことを特徴とする請求項２に記載のプラズマディスプレイパネル表示装置。
4. 前記電力制御回路による前記電源回路の停止／動作の繰り返しはランダムな周波数にて行われることを特徴とする請求項３に記載のプラズマディスプレイパネル表示装置。
5. 前記電力制御回路による前記電源回路の停止／動作の繰り返しは一定の周波数にて行われることを特徴とする請求項３に記載のプラズマディスプレイパネル表示装置。
6. 前記電力制御回路による前記電源回路の停止／動作の繰り返し周波数は可聴周波数以上であることを特徴とする請求項５に記載のプラズマディスプレイパネル表示装置。
7. 前記電力制御回路による前記電源回路の停止／動作の繰り返し周波数は前記電源回路の駆動周波数に同期することを特徴とする請求項６に記載のプラズマディスプレイパネル表示装置。
8. 前記電力制御回路による前記電源回路の停止／動作の繰り返し周波数は前記電源回路の駆動周波数の１／ｎ（ｎは正の整数）であることを特徴とする請求項７に記載のプラズマディスプレイパネル表示装置。
9. 前記電源回路は、トランスまたはインダクタと、該トランスまたはインダクタに電源電圧を断続的に印加させるスイッチと、該スイッチを駆動するスイッチ駆動手段と、該スイッチ駆動手段を制御する制御手段とを含み、
   前記電力制御回路は、前記プラズマディスプレイパネルの発光状態に基づいて前記電源回路を停止させるために前記スイッチ駆動手段を停止させる駆動停止回路を備えたことを特徴とする請求項１ないし８のいずれかに記載のプラズマディスプレイパネル表示装置。
10. 前記電力制御回路は、表示される画像情報に基づいて出力電力を調整することを特徴とする請求項１ないし８のいずれかに記載のプラズマディスプレイパネル表示装置。
11. 前記電力制御回路は、アドレス期間において含まれるデータパルス数に基づいて出力電力を調整することを特徴とする請求項１ないし８のいずれかに記載のプラズマディスプレイパネル表示装置。
12. 前記電力制御回路は、データパルス駆動用の電源回路の出力電流に基づいて出力電力を調整することを特徴とする請求項１ないし８のいずれかに記載のプラズマディスプレイパネル表示装置。
13. 前記電力制御回路は、フレームメモリに記憶される表示前画像情報に基づいて出力電力を調整することを特徴とする請求項１ないし８のいずれかに記載のプラズマディスプレイパネル表示装置。
14. 前記電源回路は共振方式または回生方式にて構成されることを特徴とする請求項１ないし８のいずれかに記載のプラズマディスプレイパネル表示装置。

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