KR20060132039A

KR20060132039A - 플라즈마 디스플레이 패널 표시 장치

Info

Publication number: KR20060132039A
Application number: KR1020067023317A
Authority: KR
Inventors: 도시카즈 나가키
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2004-04-12
Filing date: 2005-03-25
Publication date: 2006-12-20
Also published as: WO2005101358A1; CN101076845A; US20070205964A1; JPWO2005101358A1

Abstract

표시 휘도의 저하를 수반하지 않고, 플라즈마 디스플레이 패널(PDP) 표시 장치 내의 소비 전력을 저감하고, 온도 상승의 저하에 의한 신뢰성이 우수한 PDP 표시 장치를 제공한다. PDP 표시 장치는, 복수의 전극을 갖는 PDP(1)와, 전극에 구동 파형을 공급하는 구동 회로(2)와, 구동 회로에 전력을 공급하는 전원 회로(3)와, 전원 회로의 정지 기간을 PDP의 발광 상태에 따라서 제어함으로써 PDP의 전극에 공급 가능한 출력 전력을 조정하는 전력 제어 회로(4)를 구비하고 있다.

Description

플라즈마 디스플레이 패널 표시 장치{PLASMA DISPLAY PANEL DISPLAY DEVICE}

본 발명은, 플라즈마 디스플레이 패널(plasma display panel) 표시 장치에 이용되는 전력 회로의 저전력화 기술에 관한 것이다.

컬러 표시용 패널로서, 플라즈마 디스플레이 패널(이하 "PDP"라고 한다)이 상품화되고 있다. 도 20은 상품화되어 있는 종래의 면(面) 방전 형식의 3 전극 AC형 PDP의 전극 배치와 구동 회로 구성을 나타낸 도면이다(예로서, 비특허문헌 1 참조).

도 20에 나타내는 바와 같이 3 전극 AC형 PDP는, 양극 및 음극이 되는 전극(X 전극 및 Y 전극 또는 서스테인(sustain) 전극이라고도 한다)을, 전면측의 기판 위에 평행으로 배열하고, 서스테인 전극쌍과 교차하도록 어드레스 전극을 배면측의 기판에 배열하는 구조로 되어 있다. 전극의 각각의 교점이 어드레스되는 방전 셀(cell)이 된다. 서스테인 펄스 파형을 생성하는 X 구동 회로와, 주사 펄스 선택을 위한 스캔 드라이버를 경유하여 Y 구동 회로가 서스테인 전극에 접속되고, 또한 어드레스 펄스 파형을 생성하는 어드레스 회로도 점등(点燈) 셀을 선택하는 어드레스 드라이버를 경유하여 어드레스 전극에 접속되어 있다.

PDP는, 발광/비발광의 2 값에 의한 발광 제어밖에 실행할 수 없으므로, 계 조(階調)를 표시하기 위하여, 휘도에 대하여 가중치 부여한 상이한 2 값의 화상(서브필드)을 복수 연속해서 표시하고, 시각(視覺)의 적분(積分) 효과에 의하여 1 화상(1 필드)으로서 표시한다.

도 21은 비특허문헌 1에 기재된 서브필드(subfield) 기간에 각각의 전극에 인가되는 구동 파형의 예를 나타내는 것이다. 모든 방전 셀의 기록, 소거를 실행하는 리셋(reset) 파형을 인가하는 리셋 기간, 선택된 방전 셀에 기록을 실행하는 어드레스 파형을 인가하는 어드레스 기간, 선택 기록된 방전 셀을 유지 방전시키는 서스테인 파형을 인가하는 서스테인 기간(유지 기간이라고도 한다)이 있다.

각각의 전극에는, 방전 셀을 발광시키기 위하여 각각의 기간에 필요한 여러 가지의 전압치, 펄스 폭이 상이한 파형의 전압이 인가된다. 예로서, 도 21의 예에서는, 리셋 기간에는 어드레스 전극에 60 V, X 전극에 360 V의 동기된 펄스가 인가된다. 어드레스 기간에는 어드레스 전극에 60 V의 펄스, 각각의 Y 전극에는 어드레스 전극 펄스의 각각에 동기된 -170 V 피크의 펄스가 -70 V의 펄스 전압에 중첩되어서 인가되고, 또한 X 전극에는 어드레스 기간 동안은 50 V가 인가된다. 서스테인 기간에는 어드레스 전극에 60 V가 인가되고, X 전극, Y 전극에는 번갈아서 180 V의 펄스가 인가된다. 이와 같이 여러 가지의 펄스 전압을 인가하기 위하여, 복수의 전원 회로가 설치되어 있다. 이 서브필드의 서스테인 기간의 펄스 수로써 휘도의 가중치 부여를 실행한다. 이 펄스 수가 많을수록 발광 시간이 길어지고, 휘도가 높아진다. 1 필드는, 서스테인 기간 동안의 발광 가능 펄스 수가 상이한 8∼10매 정도의 서브필드로 구성된다.

도 22는 비특허문헌 1에 기재된 구동 파형을, RGB 화상 데이터로부터 생성하는 구동 회로의 블록도이다. RGB 신호는 프레임 메모리에 일단 축적되고, I/O 버퍼에 의하여 각각의 서브필드의 어드레스 조작에 대응하여 어드레스 드라이버에 전송된다. 스캔측에의 제어 신호도 동시에 생성되어서 동기된 타이밍에 Y측 드라이버에 전송된다. X 서스테인 펄스는 직접 각각의 전극에 인가되고, Y 서스테인 펄스는 스캔 드라이버를 경유하여, 어드레스 펄스는 어드레스 드라이버를 경유하여 각각의 전극에 인가되어서 화상을 표시한다.

특히, 최근에, PDP 표시 장치의 대화면화나 고정밀화에 의한 화소(畵素) 수의 증가가 진행되고 있지만, 그것에 따라서 패널의 방전이나 구동 회로에 사용되는 전력도 크게 증가하고 있다. 이 때문에, PDP 표시 장치에서의 소비 전력의 삭감 기술이 여러 가지 제안되어 있다.

예로서, 특허문헌 1에는 복수의 행(行) 및 열(列) 전극을 구비한 플라즈마 디스플레이 패널과, 행 및 열 선택 신호에 따라서 행 및 열 전극을 각각 여진(勵振)하는 복수의 행 및 열 드라이버와, 행 및 열 드라이버에 서로 역위상(逆位相)인 2상(相)의 고압 고주파 펄스를 각각 공급하는 고압 고주파 발진 회로와, 이것에 전력을 공급하는 전원 유닛으로 구성되는 표시 장치에 있어서, 전원 유닛으로부터 고압 고주파 발진 회로에의 전력 공급선의 도중에 전류 센서를 설치하고, 전류 센서 출력에 따라서 고압 고주파 발진 회로의 발진 주파수를 가변할 수 있도록 하는 구성을 갖는 PDP 표시 장치가 기재되어 있다.

특허문헌 1에 기재된 PDP 표시 장치에서는, 전원 유닛과 고압 고주파 발진 회로의 사이에 설치된 센서가 전원 유닛으로부터 유출하는 전류량을 감지하고, 이 때문에, PDP의 표시 문자 수가 많아져서 부하 전류가 증가하여 고압 고주파 발진 회로에의 공급 전류가 증가하면, 고압 고주파 발진 회로의 발진 주파수를 저하(低下)시킨다. 이 때문에 플라즈마 디스플레이 패널에의 부하 전류가 감소하고, 전원 유닛으로부터 유출하는 전류량은 일정하게 되어서 전력의 증가가 억제된다.

특허문헌 1: 특개소56-119191호 공보(전(全) 페이지, 제1도 및 제2도)

비특허문헌 1: 우치다 타쯔오, 기타 1명 감수, "flat-panel display 대사전", 2001년 12월 25일 초판, 주식회사 공업조사회 발행, (P612, 도 1 및 도 2, P613∼614, 도 1)

(발명이 해결하려고 하는 과제)

상기의 종래의 구성에 있어서는 PDP에 인가되는 고압 고주파 펄스 주파수를 저하시키기 때문에 표시 휘도가 저하한다. 종래의 구성의 적용 예인 문자 표시 타입의 PDP에 있어서는 화면 전 영역에 문자 표시를 실행하는 것은 매우 드물어서, 표시 휘도의 저하는 실용상 문제는 되지 않는다. 그러나, 정지 화상, 동화상 등을 화면 전 영역에 컬러 표시하는 PDP에 있어서는 표시 휘도의 저하는 화상 품질상의 큰 문제가 된다.

본 발명은, 상기의 과제를 해결하는 것으로서, 표시 휘도의 저하를 수반하지 않고, 소비 전력을 저감하는 PDP 표시 장치를 제공하는 것을 목적으로 한다.

(과제를 해결하기 위한 수단)

본 발명의 제1형태에 있어서, PDP 표시 장치는, 복수의 전극을 갖는 플라즈마 디스플레이 패널과, 전극에 구동 파형을 공급하는 구동 회로와, 구동 회로에 전력을 공급하는 전원 회로와, 전원 회로의 정지 기간을 플라즈마 디스플레이 패널의 발광 상태에 따라서 제어함으로써 플라즈마 디스플레이 패널의 전극에 공급 가능한 출력 전력을 조정하는 전력 제어 회로를 구비하고 있다. 이 구성에 의해서, 플라즈마 디스플레이 패널의 발광 상태에 따라서 전원 회로의 동작 기간을 그 시점에서의 필요한 최소한의 동작 기간으로 억제할 수 있고, 전원 회로 내에서 소비되는 전력을 저감할 수 있다.

전력 제어 회로는, 전원 회로의 정지 기간과 동작 기간의 비율로써 출력 전력을 조정해도 좋다.

또한, 전원 회로가 스위칭 방식으로 구성되는 경우, 전력 제어 회로에 의한 전원 회로의 정지 기간과 동작 기간을 합한 1 주기는, 전원 회로의 스위칭 동작의 1 주기보다 길어도 좋다.

또한, 전원 회로가 스위칭 방식으로 구성되는 경우, 전력 제어 회로에 의한 전원 회로의 정지/동작의 반복은 랜덤(random)한 주파수로 실행되어도 좋다. 이 구성에 의해서, 전력 제어 회로에 의한 전원 회로의 정지/동작의 반복에 의한 음(音)의 발생을 억제할 수 있다.

또한, 전원 회로가 스위칭 방식으로 구성되는 경우, 전력 제어 회로에 의한 전원 회로의 정지/동작의 반복은 일정한 주파수로 실행되어도 좋다. 이 경우, 전력 제어 회로에 의한 전원 회로의 정지/동작의 반복 주파수는 가청 주파수 이상인 것이 바람직하다. 이 구성에 의해서, 전력 제어 회로에 의한 전원 회로의 정지/동작의 반복에 의한 음의 발생을 억제할 수 있다.

상기의 경우, 전력 제어 회로에 의한 전원 회로의 정지/동작의 반복 주파수는 전원 회로의 구동 주파수에 동기시켜도 좋다. 또한, 전력 제어 회로에 의한 전원 회로의 정지/동작의 반복 주파수는 전원 회로의 구동 주파수의 1/n(n은 정(正)의 정수(整數))이라도 좋다.

또한, 전원 회로는, 트랜스 또는 인덕터와, 트랜스 또는 인덕터에 전원 전압을 단속적으로 인가시키는 스위치와, 스위치를 구동하는 스위치 구동 수단과, 스위치 구동 수단을 제어하는 제어 수단을 포함해도 좋다. 그때, 전력 제어 회로는, 플라즈마 디스플레이 패널의 발광 상태에 따라서 전원 회로를 정지시키기 위하여 스위치 구동 수단을 정지시키는 구동 정지 회로를 구비하고 있다.

또한, 전력 제어 회로는, 표시되는 화상 정보에 따라서 출력 전력을 조정해도 좋다.

또한, 전력 제어 회로는, 어드레스 기간에 포함되는 데이터 펄스 수에 따라서 출력 전력을 조정해도 좋다.

또한, 전력 제어 회로는, 데이터 펄스 구동용의 전원 회로의 출력 전류에 따라서 출력 전력을 조정해도 좋다.

또한 전력 제어 회로는, 프레임 메모리에 기억되는 표시전(表示前) 화상 정보에 따라서 출력 전력을 조정해도 좋다.

전원 회로는 공진 방식 또는 회생 방식으로 구성되어도 좋다.

본 발명의 제2형태에 있어서, PDP 표시 장치는, 복수의 전극을 갖는 플라즈마 디스플레이 패널과, 복수의 제어 기간의 각각에 대응하는 구동 파형을 전극에 공급하는 구동 회로와, 구동 회로에 전력을 공급하는 복수의 전원 회로와, 복수의 전원 회로 중, 각 제어 기간에 플라즈마 디스플레이 패널의 전극에 공급되는 구동 파형의 생성에 필요없는 전원 회로의 동작을 그 기간 정지시키는 전력 제어 회로를 구비하고 있다. 이 구성에 의해서, 어느 제어 기간에 플라즈마 디스플레이 패널에의 인가 파형에 기여하지 않는 전원 회로를, 그 기간 정지시킴으로써 전원 회로 내에서 소비되는 전력을 저감할 수 있다.

제2형태에 있어서, 전원 회로는, 트랜스 또는 인덕터와, 트랜스 또는 인덕터에 전원 전압을 단속적으로 인가시키는 스위치와, 스위치를 구동하는 스위치 구동 수단과, 스위치 구동 수단을 제어하는 제어 수단을 포함해도 좋다. 전력 제어 회로는, 전원 회로를 정지시키기 위하여 스위치 구동 수단을 정지시켜도 좋다.

제2형태에 있어서, 전력 제어 회로는, 리셋 기간, 어드레스 기간, 서스테인 기간 또는 서브필드 주기 혹은 필드 주기와 동기되어서 전원 회로의 동작을 정지시켜도 좋다.

(발명의 효과)

본 발명의 플라즈마 디스플레이 패널 표시 장치는, 각 제어 기간마다, 그 제어 기간에 각각의 전극에 공급되는 각각의 파형에 필요없는 전원 회로를 정지시킨다. 정지에 의해서 전원 회로 내에서 소비되는 전력을 삭감할 수 있다. 또는, 플라즈마 디스플레이 패널의 발광 상태에 따라서 전원 회로의 동작 기간을 그 시점에서의 필요한 최소한의 동작 기간으로 억제할 수 있고, 전원 회로 내에서 소비되는 전력을 저감할 수 있다. 또한, 전력 제어 회로에 의한 전원 회로의 정지/동작의 반복에 의한 음의 발생을 억제할 수 있다. 이상으로써, 표시 휘도의 저하를 수반하지 않고, 소비 전력을 저감한 플라즈마 디스플레이 패널 표시 장치를 실현할 수 있다.

도 1은 본 발명의 실시형태 1의 PDP 표시 장치의 블록도.

도 2는 전원 회로군 중의 1개의 전원 회로와 전력 제어 회로의 상세한 구성을 나타낸 블록도.

도 3A는 어드레스 기간에 필요한 전원 회로에 있어서의 불필요 기간 제어 회로 정지 회로와 제어 회로에 대한 구체적인 회로 예를 나타낸 도면.

도 3B는 도 3A에 나타내는 구성에 있어서의 리셋 기간용 신호, 어드레스 기간용 신호, OR 게이트의 출력, 트랜지스터의 에미터 전압, 제어 회로의 출력 신호 파형을 나타낸 도면((a) 리셋 기간용 신호, (b) 어드레스 기간용 신호, (c) OR 게이트(401a)의 출력, (d) 트랜지스터(401b)의 에미터 출력, (e) 제어 회로(302)의 출력 신호(S), (f) 제어용 신호(So)).

도 4는 종래 기술 및 본 발명의 각각의 동작에 의한, 어드레스 기간에 필요한 전원 회로의 구성이 링잉 초크 컨버터(RCC; ringing choke converter) 구성인 경우의, 스위치의 전압, 전류 및 트랜스의 2차 권선 전류의 파형을 나타낸 도면((a) 종래의 스위치(304)의 전압, (b) 종래의 스위치(304)의 전류, (c) 종래의 트랜스(305)의 2차 권선 전류, (d) 본 발명의 스위치(304)의 전압, (e) 본 발명의 스위치(304)의 전류, (f) 본 발명의 트랜스(305)의 2차 권선 전류).

도 5는 본 발명의 실시형태 2에 있어서의 PDP 표시 장치의 전원 회로와 전력 제어 회로의 구체적인 구성을 나타내는 도면.

도 6A는 어드레스 기간에 필요한 전원 회로에 대한 불필요 기간 드라이브 정지 회로와 드라이브 회로에 대한 구체적인 구성 예를 나타낸 도면.

도 6B는 도 6A에 있어서의 어드레스 기간용 신호, 제어 회로 출력 신호, AND 게이트의 출력, 드라이브 회로의 출력 신호 파형을 나타낸 도면((a) 어드레스 기간용 신호, (b) 제어 회로(302)의 출력 신호, (c) AND 게이트(402a)의 출력, (d) 드라이브 회로(303)의 출력 신호).

도 7은 종래 기술 및 본 발명의 각각의 동작에 의한, 어드레스 기간에 필요한 전원 회로의 구성이 RCC 구성인 경우의, 스위치의 전압, 전류 및 트랜스의 2차 권선 전류의 파형을 나타낸 도면((a) 종래의 스위치(304)의 전압, (b) 종래의 스위치(304)의 전류, (c) 종래의 트랜스(305)의 2차 권선 전류, (d) 본 발명의 스위치(304)의 전압, (e) 본 발명의 스위치(304)의 전류, (f) 본 발명의 트랜스(305)의 2차 권선 전류).

도 8은 실시형태 2에서의 다른 예의 PDP 표시 장치에 있어서, 전원 회로의 구성을 전류 공진 회로 구성으로 했을 때의 전원 회로와 전력 제어 회로의 구체적인 구성을 나타내는 블록도.

도 9는 종래 기술 및 본 발명의 각각의 동작에 의한, 서스테인 기간에 필요한 전원 회로의 구성이 하프 브리지(half bridge) 전류 공진 회로 구성인 경우의, 트랜스의 1차 권선, 2차 권선 전류의 파형을 나타낸 도면((a) 종래의 트랜스(305)의 1차 권선 전류, (b) 종래의 트랜스(305)의 2차 권선 전류, (c) 종래의 트랜스(305)의 2차 권선 전류, (d) 본 발명의 트랜스(305)의 1차 권선 전류, (e) 본 발명의 트랜스(305)의 2차 권선 전류, (f) 본 발명의 트랜스(305)의 2차 권선 전류).

도 10은 본 발명의 실시형태 3에 있어서의 PDP 표시 장치의 블록도.

도 11은 전원 회로와 전력 제어 회로의 상세한 구성을 나타낸 블록도.

도 12A는 전력 제어용 드라이브 정지 회로와 드라이브 회로의 구체적인 회로 예를 나타낸 도면.

도 12B는 n-V 변환 회로의 입출력 특성을 나타낸 도면.

도 13은 도 12A에 있어서의 어드레스 기간용 신호, 어드레스 드라이버의 드라이브 신호, 기간 유지 회로의 출력 신호, 비교기의 출력 신호, 제어 회로의 출력 신호, 전력 제어의 1 주기 분에 대한 AND 게이트의 출력 신호 및 드라이브 회로의 출력 신호의 파형을 나타낸 도면((a) 어드레스 기간용 신호, (b) 어드레스 드라이버(5b)의 드라이브 신호, (c) 기간 유지 회로(403b)의 출력 신호, (d) 비교기(403d)의 출력 신호, (e) 제어 회로(302)의 출력 신호, (f) 전력 제어 1 주기 분의 AND 게이트(403e)의 출력 신호, (g) 전력 제어 1 주기 분의 드라이브 회로(303)의 출력 신호).

도 14는 분주기(分周器)를 이용한 구체적인 동기 회로 예를 나타낸 도면.

도 15는 스위치(304) 전류에 대한 비동기 및 동기시의 파형을 나타낸 도면((a) 제어 회로(302)의 출력 신호, (b) 비동기시의 비교기(403d)의 출력 신호, (c) 비동기시의 스위치(304)의 전류, (d) 동기시의 비교기(403d)의 출력 신호, (e) 동기시의 스위치(304)의 전류).

도 16A는 실시형태 3에서의 PDP 표시 장치의 다른 예에 있어서의 전력 제어용 드라이브 정지 회로와 드라이브 회로에 대한 구체적인 구성 예를 나타낸 도면.

도 16B는 출력 전류-V 변환 회로의 입출력 특성을 나타낸 도면.

도 17은 도 16A에 있어서의, 데이터 펄스 구동용 전원 회로의 출력 전류, 출력 전류-V 변환 회로의 출력 신호, 비교기의 출력 신호, 제어 회로의 출력 신호, 전력 제어의 1 주기 분에 대한 AND 게이트의 출력 신호 및 드라이브 회로의 출력 신호의 파형을 나타낸 도면((a) 데이터 펄스 구동용 전원 회로의 출력 전류, (b) 출력 전류-V 변환 회로(403f)의 출력 신호, (c) 비교기(403d)의 출력 신호, (d) 제어 회로(302)의 출력 신호, (e) 전력 제어 1 주기 분의 AND 게이트(403e)의 출력 신호, (f) 전력 제어 1 주기 분의 드라이브 회로(303)의 출력 신호).

도 18은 실시형태 3에 있어서의 PDP 표시 장치의 또 다른 예의 구성을 나타낸 도면.

도 19A는 전력 제어용 드라이브 정지 회로와 드라이브 회로에 대한 구체적인 구성 예를 나타낸 도면.

도 19B는 도 19A에 있어서의 점등률-V 변환 회로의 입출력 특성을 나타낸 도면.

도 20은 종래의 면 방전 방식 3 전극 AC형 PDP의 패널 전극 배치와 구동 회로의 구성을 나타낸 도면.

도 21은 종래의 서브필드 기간에 각각의 전극에 인가되는 구동 파형 예를 나타내는 도면.

도 22는 종래의 면 방전 방식 3 전극 AC형 PDP의 구동 회로의 블록도.

(부호의 설명)

1: 플라즈마 디스플레이 패널(PDP)

2: 구동 회로

3: 전원 회로군(回路群)

3a, 3b, 3c, 3x: 전원 회로

4: 전력 제어 회로

5a: 스캔 드라이버

5b: 어드레스 드라이버

6: 화상 처리 회로

6a: 화상 처리부

6b: 프레임 메모리

6c: I/O 버퍼

7: 점등률 산출 회로

401: 불필요 기간 제어 회로 정지 회로

402: 불필요 기간 드라이브 정지 회로

403: 전력 제어용 드라이브 정지 회로

이하, 첨부 도면을 참조하여, 본 발명에 관한 PDP 표시 장치의 실시형태에 대하여 설명한다.

(실시형태 1)

도 1부터 도 4를 참조하여, 본 발명에 관한 PDP 표시 장치의 제1실시형태에 대하여 설명한다.

도 1은 본 실시형태의 PDP 표시 장치의 블록도이다. PDP 표시 장치는, 복수의 전극을 갖는 PDP(플라즈마 디스플레이 패널)(1)와, PDP(1)의 전극에 소정의 제어 기간에 대응하는 구동 파형을 생성하여 인가하는 구동 회로(2)와, 구동 회로(2)를 경유하여 PDP(1)에 전력을 공급하는 전원 회로군(3)과, 각 기간 신호에 따라서 전원 회로군(3)을 동작, 정지시키는 전력 제어 회로(4)로 구성된다.

도 21에 나타내는 바와 같이 구동 파형을 구성하기 위하여 몇 종류의 전원 회로가 필요하므로, 전원 회로군(3)은, 각각 상이한 전압을 생성하는 복수의 전원 회로(3a, 3b, ...)를 포함한다. 예로서, 전원 회로(3a)는 50 V의 전압을, 전원 회로(3b)는 60 V의 전압을, 전원 회로(3c)는 180 V의 전압을 생성한다. 각각의 전원 회로의 전력은, 담당하는 각 기간의 파형이나 패널 크기에 따라서 수 W로부터 수백 W가 된다. 각각의 전원 회로는 형상, 소비 전력의 관점에서 스위칭 방식으로 구성되는 것이 바람직하다.

본 실시형태에서는, 전원 회로군(3) 중의 복수의 전원 회로 중에서, 리셋 기간, 어드레스 기간 및 서스테인 기간의 각 기간에 필요한 전원 회로만을 동작시키도록 한다.

도 2는 전원 회로군(3)에 포함되는 전원 회로와 전력 제어 회로(4)의 상세한 구성을 나타낸 블록도이다. 또한, 이 도면에 나타내는 구성은, 각각의 전원 회로(3a, 3b, ...)에 적용할 수 있고, 참조 부호로서 "3a", "3b", ...를 총칭한 "3x를 사용하고 있다. 도 2에 나타내는 바와 같이, 전원 회로(3x)는 스위칭 방식으로 구성된다. 전원 회로(3x)는, 직류 전원(301)의 전압을 스위치(304)로써 온·오프(on·off)하여 트랜스(305)의 1차 권선에 인가함으로써, 그 2차 권선에 교류 펄스 전압을 발생시키고, 정류 평활 회로(306)에서 희망하는 DC 전압으로 변환한다. 출력되는 DC 전압은 트랜스(305)의 권수(卷數) 비(比)와 스위치(304)의 온·오프 비율에 의해서 결정된다. 스위치(304)를 온·오프하는 드라이브 회로(303)는 제어 회로(302)의 출력 펄스(S)에 의해서 구동된다.

전력 제어 회로(4)는 불필요 기간 제어 회로 정지 회로(401)를 포함한다. 불필요 기간 제어 회로 정지 회로(401)는, 어느 제어 기간(어드레스 기간 등)에 PDP(1)의 전극에 인가되는 파형의 형성에 기여하지 않는 전원 회로에 대하여, 그 기간 동안 그 전원 회로의 동작을 정지시키도록 제어 신호를 출력한다.

도 3A에, 어드레스 기간에 필요한 전원 회로에 대한 불필요 기간 제어 회로 정지 회로(401)와 제어 회로(302)에 대한 구체적인 구성 예를 나타낸다. 도 3A에 나타내는 불필요 기간 제어 회로 정지 회로(401)를 포함하는 전원 회로는, 어드레스 기간 동안에 필요한 전원을 공급하는 전원 회로(예로서 도 19에 나타내는 -170 V 전원 회로)이고, 어드레스 기간 중에만 동작하고, 리셋 기간이나 서스테인 기간 중에는 정지한다.

도 3A에 나타내는 바와 같이, 불필요 기간 제어 회로 정지 회로(401)는, 리셋 기간용 신호 및 어드레스 기간용 신호를 입력으로 하는 OR 게이트(401a)와, OR 게이트(401a)의 출력에 접속되고, 또한 비교기(302d)의 입력에 접속되는 트랜지스터(401b)로 구성된다. 제어 회로(302)는 기준 전압(302b)과 제어용 신호(So)(정류 평활 회로(306)의 출력 전압)를 입력으로 하는 연산 증폭기(302a)의 출력을, 저항(302c)을 통하여 비교기(302d)에 입력한다. 비교기(302d)에서 연산 증폭기(302a)의 출력과, 삼각파(302e)를 비교한다. 또한, 제어용 신호(So)로서, 정류 평활 회로(306)의 출력 전압을 이용한다. 정류 평활 회로(306)의 출력 전압이 낮은 경우, 연산 증폭기(302a)의 출력 전압이 상승하고, 비교기(302d)의 출력 펄스 폭은 넓어져서 정류 평활 회로(306)의 출력 전압을 상승시켜서, 정류 평활 회로(306)의 출력 전압이 일정하게 되도록 제어된다.

도 3B에, 도 3A에 나타내는 구성에 있어서의, 리셋 기간용 신호, 어드레스 기간용 신호, OR(401a)의 출력, 트랜지스터(401b)의 에미터 전압, 제어 회로(302)의 출력 신호, 제어용 신호(So)의 파형을 나타낸다. 도 3B에 나타내는 바와 같이, OR 게이트(401a)의 출력은, 리셋 기간 및 어드레스 기간에는 "하이(high)" 상태, 서스테인 기간에는 "로(low)" 상태가 된다. 이 때문에 서스테인 기간에는, 트랜지스터(401b)는 온(on)으로 되어서 비교기(302d)의 한쪽의 입력을 0 V로 한다. 따라서, 비교기(302d)의 출력 펄스는 정지되고, 드라이브 회로(303)의 동작이 정지한다.

드라이브 회로(303)의 동작 정지에 의해서 스위치(304)는 오프로 되므로, 리 셋 기간 및 서스테인 기간의 대부분의 기간에, 트랜스(305)의 1차 권선, 2차 권선, 스위치(304), 정류 평활 회로(306)에는 전류가 흐르지 않는다. 그 때문에, 이 동작 정지 기간 동안, 트랜스(305)의 1차 권선, 2차 권선, 스위치(304), 정류 평활 회로(306)에 의한 도통 손실, 트랜스(305)의 코어 손실, 스위치(304)의 스위칭 손실 및 드라이브 회로(303)의 동작 손실이 삭감된다.

또한, 도 3B에 있어서, 트랜지스터(401b)의 에미터 신호가 리셋 기간 신호의 상승에 대하여 시간 지연을 발생하는 것은, 도 3A에는 기재되어 있지 않지만, 트랜지스터(401b)의 오동작 대책을 위한 회로나 연산 증폭기(302a)의 부귀환 회로의 용량 성분 때문이다. 또한, 도 3A는 불필요 기간 제어 회로 정지 회로(401)와 제어 회로(302)의 일례이고, 여러 가지의 회로로 구성할 수 있으며, 이것에 한정되는 것은 아니다. 또한, 동작, 정지시키는 신호로서 기간용 신호를 이용하고 있지만, 이 신호에 동기되는 것이면 마찬가지의 동작이 가능하다.

또한, 도 3B에 있어서, 제어 회로(302)의 출력 신호는 리셋 기간의 도중으로부터 출력되고 있지만, 이것은, 트랜지스터(401b)의 동작 개시의 지연 시간 △t를 고려하였기 때문이고, 어드레스 기간의 시작시에 제어 회로(302)의 출력 신호가 반드시 출력된 상태에 있도록 하기 위하여, 어드레스 기간의 시작 직전으로부터 제어 회로(302)의 출력 신호를 출력하기 시작한다. 실질적으로는, 어드레스 기간만 제어 회로(302)를 동작시키는 것을 의도로 하고 있다.

도 4는, 어드레스 기간에 필요한 전원 회로의 구성이 링잉 초크 컨버터(이하 "RCC"라고 한다) 구성인 경우에 있어서의, 스위치(304)의 전압, 전류 및 트랜 스(305)의 2차 권선 전류의 파형에 대하여, 종래 기술에 의한 경우와 본 발명에 의한 경우를 대비하여 나타낸 도면이다. 일반적으로 RCC 방식은 트랜스(305)에 축적되는 에너지를 이용하므로, 부하가 큰 경우는 스위치(304)의 온 기간이 길어지고, 부하가 작은 경우는 스위치(304)의 온 기간이 짧아진다. 오프 기간도 마찬가지로 변화된다. 따라서, 어드레스 기간에는 구동 회로(2)를 경유하여 PDP 전극에 전력을 공급하므로 스위치(304)의 전류 펄스 폭은 넓어진다. 전원 회로가 항상 동작하는 경우, 리셋 기간 및 서스테인 기간에는 PDP의 전극에 전력을 공급할 필요가 없으므로, 스위치(304)의 전류 펄스 폭은 좁아진다. 그러나, PDP(1)에는 전력을 공급하고 있지 않은데도 불구하고, 트랜스(305)의 1차 권선, 2차 권선, 스위치(304), 정류 평활 회로(306)에는, 전류 피크 값은 저하(低下)하지만 주파수가 높은 전류가 계속해서 흐른다. 그 때문에 트랜스(305)의 1차 권선, 2차 권선, 스위치(304), 정류 평활 회로(306)에는 이 전류에 의한 도통 손실, 트랜스(305)의 코어 손실, 스위치(304)의 스위칭 손실 및 드라이브 회로(303)의 동작 손실이 발생한다.

도 2, 도 3A, 도 3B, 도 4에서는, 어드레스 기간에 필요한 1개의 전원 회로(3x)에 대하여 설명했지만, 상기 기술 사상은, 다른 기간에 대하여도 적용할 수 있고, 또한, 전원 회로의 수에 관계없이 실시할 수 있다.

이상 설명한 바와 같이, 실시형태 1의 PDP 표시 장치는 특허문헌 1에 개시되어 있는 PDP에 인가되는 고압 고주파 발진 회로의 발진 주파수를 가변하지 않고, 전력 제어 회로가 각각의 전극에 공급되는 각각의 파형에 필요없는 전원 회로군을 그 기간 동안 동작 정지시킴으로써 전원 회로 내에서 소비되는 전력을 삭감할 수 있다.

따라서, PDP의 표시 휘도의 저하를 수반하지 않고, PDP 표시 장치 내의 소비 전력을 저감하여, 온도 상승의 저하에 의한 신뢰성이 우수한 PDP 표시 장치를 구성할 수 있다.

(실시형태 2)

도 5로부터 도 7을 참조하여, 본 발명의 PDP 표시 장치의 제2실시형태를 설명한다. 본 실시형태의 PDP 표시 장치는, 실시형태 1의 경우와는, 전원 회로에 있어서 동작을 정지시키는 요소가 상이하다. 이하에서는, 그 차이에 대해서만 설명한다.

도 5에, 본 발명의 실시형태 2에 있어서의 PDP 표시 장치의 전원 회로와 전력 제어 회로의 구성을 나타낸다.

실시형태 1에서는, 불필요 기간 제어 회로 정지 회로(401)가 제어 회로(302)의 출력 펄스(S)를 정지시켰다. 이것에 대하여 본 실시형태에서는, 도 5에 나타내는 바와 같이 전력 제어 회로(4)는 불필요 기간 드라이브 정지 회로(402)를 포함하고, 이것으로써 드라이브 회로(303)의 출력(S1)을 정지시킨다.

도 6A는 어드레스 기간에 필요한 전원 회로에 대한 불필요 기간 드라이브 정지 회로(402)와 드라이브 회로(303)에 대한 구체적인 구성을 나타낸 도면이다. 도 6A에 나타내는 바와 같이, 전력 제어 회로(4)는 제어 회로(302)의 출력 신호와 어드레스 기간용 신호를 입력으로 하는 AND 게이트(402a)를 포함한다. AND 게이트(402a)에 의해서, 어드레스 기간만, 제어 회로(302)의 출력 신호가 드라이브 회 로(303)의 트랜지스터(303a) 및 트랜지스터(303b)의 베이스에 출력된다. 제어 회로(302)의 출력 신호가 "하이"일 때 트랜지스터(303a)가 온(on)하여, DC 전원(303c) 전위를 저항(303d)을 경유하여 출력한다. 그 출력 신호가 "로"일 때 트랜지스터(303b)가 온하여, 드라이브 회로(303)의 출력은 0 V가 된다.

도 6B에 이 동작시의 파형을 나타낸다. 또한, 도 6A는 불필요 기간 드라이브 정지 회로(402)와 드라이브 회로(303)의 일례이고, 여러 가지의 회로 구성으로 실현할 수 있으며, 도 6A의 구성에 한정되지 않는다.

실시형태 1에서는, 제어 회로(302) 내의 비교기(302d)의 입력 신호를 조작하므로, 기간 신호에 대하여 시간 지연을 발생시키지만, 본 실시형태에서는, 제어 회로(302)는 동작 상태에 있고, 또한 입력 펄스를 TTL 신호 처리하므로, 시간 지연의 발생은 없고 고속 응답이 가능하다. 이와 같이 본 실시형태에서는, 제어 회로(302)의 동작은 정지시키지 않고, 주 전류부(드라이브 회로(303), 스위치(304))만을 정지시키므로, 필요 기간만 동작시킬 수 있고 동작 정지 기간을 불필요 기간 전체로 확대할 수 있다. 따라서, 도 7에 나타내는 바와 같이, 트랜스(305)의 1차 권선, 2차 권선, 스위치(304), 정류 평활 회로(306)에는 어드레스 기간만 전류가 흐르고, 리셋 기간, 서스테인 기간에는 전류는 흐르지 않는다.

따라서, 이 동작 정지 기간, 트랜스(305)의 1차 권선, 2차 권선, 스위치(304), 정류 평활 회로(306)에 의한 도통 손실, 트랜스(305)의 코어 손실, 스위치(304)의 스위칭 손실 및 드라이브 회로(303)의 동작 손실이 삭감된다.

(변형예)

도 5∼도 7을 이용하여 설명한 본 실시형태의 PDP 표시 장치의 다른 구성 예를, 도 8 및 도 9를 이용하여 설명한다.

도 8은 전원 회로 구성을 전류 공진 회로 구성으로 하였을 때의 전원 회로와 전력 제어 회로의 구성을 나타내는 블록도이다. 도 9는, 서스테인 기간에 필요한 전원 회로의 구성이 하프 브리지 전류 공진 회로 구성인 경우에 있어서의, 트랜스(305)의 1차 권선, 2차 권선 전류 파형에 대하여, 종래 기술에 의한 경우와 본 발명에 의한 경우를 비교하여 나타낸 도면이다.

PDP(1)에 전력을 공급하는 전원 회로 중, 가장 고전력을 공급할 필요가 있는 것은 서스테인 기간에 PDP(1)를 유지 방전시키기 위한 전원 회로이다. 이 전원 회로의 구성으로서, 고전력용 회로이고 고효율인 공진 회로 방식이나 회생(回生) 방식을 사용하는 경우가 많다. 도 8에 나타내는 전원 회로(3x)는 하프 브리지 전류 공진 회로 구성으로 되어 있다. 최대 출력 전력은 트랜스(305)의 1차 권선 인덕턴스 및 이 여자(勵磁) 전류에 의해서 결정된다. 스위치(304b)의 온에 의해서 트랜스(305)의 1차 권선이 여자되고, 스위치(304a)의 온에 의해서 트랜스(305)의 1차 권선은 역여자(逆勵磁)된다. 부하시에는, 트랜스(305)의 누설 인덕턴스와 콘덴서(307)와의 공진 전류가, 트랜스(305)의 2차 권선을 경유하여 다이오드(306a) 및 다이오드(306b)에 흘러서, 콘덴서(306c)를 충전하고 부하에 공급된다. 스위치(304a), 스위치(304b)는 영(零) 전압 스위칭을 실행하고, 다이오드(306a) 및 다이오드(306b)는 영 전류 온·오프를 실행하므로 고효율이 된다.

그러나, 도 9에 나타내는 바와 같이 전원 회로가 항상 동작하는 경우, 부하 가 없을 때에도 여자 전류가 스위치(304a), 스위치(304b), 콘덴서(307), 트랜스(305)의 1차 권선을 계속해서 흐른다. 그 때문에 스위치(304a), 스위치(304b), 콘덴서(307), 트랜스(305)의 1차 권선에는 이 전류에 의한 도통 손실, 트랜스(305)의 코어 손실 및 드라이브 회로(303)의 동작 손실이 발생한다. 더욱이 여자 전류는 최대 출력 전력에 설정되므로 크고, 또한 고전력이므로 트랜스(305)의 코어 크기도 커지게 된다. 따라서, 무부하시의 도통 손실, 코어 손실도 커지게 된다.

본 실시형태의 경우, 불필요 기간 드라이브 정지 회로(402)로써 드라이브 회로(303)의 출력 펄스를 고속으로 동작, 정지시킬 수 있으므로, 리셋 기간 및 어드레스 기간 전체를 정지 기간으로 할 수 있다. 또한, 서스테인 기간이 1 서브필드 중에 차지하는 비율은 1∼70％ 전후로 변화되고, 1 필드에서는 평균 20∼50％ 전후가 된다. 따라서, 전체의 50∼80％를 동작 정지 기간으로 할 수 있으므로, 전원 회로가 항상 동작하는 경우에 발생하는 스위치(304a), 스위치(304b), 콘덴서(307), 트랜스(305)의 1차 권선에 의한 도통 손실, 트랜스(305)의 코어 손실 및 드라이브 회로(303)의 동작 손실이 삭감된다.

이상과 같이, 본 실시형태의 PDP 표시 장치에 있어서도, 실시형태 1과 마찬가지로, 특허문헌 1에 개시되어 있는 PDP에 인가되는 고압 고주파 발진 회로의 발진 주파수를 가변하지 않고, 전력 제어 회로가 각각의 전극에 공급되는 각각의 파형에 필요없는 전원 회로를 그 기간 동안 동작 정지시킴으로써 전원 회로 내에서 소비되는 전력을 삭감할 수 있다.

(실시형태 3)

도 10∼도 15를 참조하여, 본 발명의 PDP 표시 장치의 제3실시형태에 대하여 설명한다.

본 실시형태에서는, PDP(1)의 발광 상태, 즉 PDP(1)의 구동시에 필요한 전력량에 따라서 전원 회로의 출력을 조정한다. 또한, 본 실시형태에서는, 서스테인 기간 동안의 동작에 대하여 설명한다.

도 10은 실시형태 3에 있어서의 PDP 표시 장치의 구성을 나타내는 블록도이다. PDP 표시 장치는, PDP(1)와, PDP(1)의 전극에 스캔 드라이버(5a) 및 어드레스 드라이버(5b)를 경유하여 각 기간에 대응하는 구동 파형을 생성시켜서 인가하는 구동 회로(2)와, 구동 회로(2)를 경유하여 PDP(1)에 전력을 공급하는 복수의 전원 회로를 포함하는 전원 회로군(3)과, 전원 회로군(3)을 동작, 정지시킴으로써 PDP(1)에의 공급 전력을 제어하는 전력 제어 회로(4)와, 스캔 드라이버(5a)와, 어드레스 드라이버(5b)와, 화상 정보를 처리하고, 구동 회로(2)와 스캔 드라이버(5a) 및 어드레스 드라이버(5b)에 신호를 송출하는 화상 처리 회로(6)로 구성된다.

화상 처리 회로(6)는 주사 처리를 실행하는 스캔 컨트롤러나 화상 처리를 실행하는 픽처 퀄리티 프로세서(picture quality processor)를 포함하는 화상 처리부(6a)와, 화상 신호를 일단 축적하는 프레임 메모리(6b)와, 각각의 서브필드의 어드레스 조작에 대응하여 어드레스 드라이버(5b)와, 스캔 드라이버(5a)에 드라이브 신호를 송출하는 I/O 버퍼(6c)로 구성되어 있다.

프레임 메모리(6b)에 축적된 화상 정보로부터 각각의 서브필드의 어드레스 조작에 대응하여 어드레스 드라이버(5b) 및 스캔 드라이버(5a)의 드라이브 신호가 I/O 버퍼(6c)에 의해서 생성된다. 이 드라이브 신호를 받고, 스캔 드라이버(5a) 및 어드레스 드라이버(5b)는 구동 회로(2)에 의해서 생성되는 도 19에 나타내는 바와 같은 구동 파형을 PDP(1)의 각각의 전극에 인가한다. 구동 파형의 어드레스 기간에 펄스가 인가되는 어드레스 전극이, 점등하도록 선택된 어드레스 전극이 된다. 따라서, I/O 버퍼(6c)로부터 어드레스 드라이버(5b)에 송출되는 드라이브 신호의 어드레스 기간에는, 점등하도록 선택된 어드레스 전극의 수(數)의 펄스가 포함되어 있다.

본 실시형태에서는, 어드레스 드라이버(5b)의 드라이브 신호에 따라서, 서스테인 기간에 필요한 전원 회로의 출력을 정지시키도록 한다.

도 11은 전원 회로와 전력 제어 회로의 구체적인 구성을 나타낸 도면이다. 제어 회로(302)는, 각각의 전원 회로(3a, 3b, ...)의 고유한 출력 전압을 얻기 위하여 스위치(304)의 스위칭 동작을 제어하기 위한 구동 신호를 출력한다. 제어 회로(302)의 출력 신호에 비교기(403d)의 출력 신호가 중첩된 신호가 스위치(304)에 인가된다. 전력 제어 회로(4)는 전력 제어용 드라이브 정지 회로(403)를 포함한다. 전력 제어용 드라이브 정지 회로(403)는, 서스테인 기간에 PDP(1)를 유지 방전시키기 위하여 필요한 전원 회로(3x)의 드라이브 회로(303)의 출력을 정지시킨다.

도 12A는 전력 제어용 드라이브 정지 회로(403)와 드라이브 회로(303)의 구 체적인 구성을 나타낸 도면이다. 전력 제어용 드라이브 정지 회로(403)에 있어서, n-V 변환 회로(403a)는, 어드레스 드라이버(5b)의 드라이브 신호가 입력되면, 도 12B에 나타내는 특성에 따라서, 어드레스 기간의 데이터 펄스 수에 대응하는 출력 전압을 발생한다. 기간 유지 회로(403b)는, 어드레스 기간용 신호의 하강으로부터 다음 하강까지의 1 주기, 즉, 1 서브필드 동안, 그 출력 전압을 유지한다. 삼각파 발생 회로(403c)는, 전원 회로(3x)의 발진 주기(구동 주기)보다 긴 고정 주기의 삼각파를 발생한다. 이와 같이 삼각파의 주기를 설정하는 것은, 이후에 설명하는 전원 회로(3x)의 정지 기간 및 동작 기간을 합한 1 주기(T)가, 전원 회로(3x)의 제어 신호의 1 주기(t)보다도 길어지도록 하기 위한 것이다. 비교기(403d)는, 기간 유지 회로(403b)에 의하여 유지된 출력 전압과, 삼각파 발생 회로(403c)의 출력을 비교하고, 비교 결과에 따른 펄스를 출력한다. 이 출력 펄스와 제어 회로(302)의 출력 신호가 AND 게이트(403e)에 입력되고, 비교기(403d)의 출력 펄스가 온(on)일 때에만, 제어 회로(302)의 출력 신호가 드라이브 회로(303)에 출력된다.

드라이브 회로(303)는, 입력된 펄스와 동일한 펄스를 출력한다. 비교기(403d)의 출력 펄스가 오프(off)일 때 드라이브 회로(303)는 정지하고, 전원 회로(3)의 트랜스(305)의 1차 권선, 2차 권선, 스위치(304) 및 정류 평활 회로(306)에, 전류가 흐르지 않게 된다.

도 13에 상기의 경우의 동작 파형을 나타낸다. 발광시키는 셀이 없을 때, 즉, 어드레스 드라이버(5b)의 드라이브 신호에 포함되는 펄스가 없을 때, 도 12B에 나타나는 특성에서, 최저 출력 전압 C가 출력된다. 이 때문에 비교기(403d)의 출력 펄스의 온 기간이 짧아져서, 드라이브 회로(303)의 동작 기간은 짧아지고, 그 동작 정지 기간은 길어진다. 따라서, 전원 회로(3)의 정류 평활 회로(306) 내의 콘덴서(도시되어 있지 않음)를 충전하기 위한 전력은 저하한다. 그러나, 부하가 되는 PDP(1)는 발광시키지 않으므로, PDP(1)에의 전력 공급에 의한 정류 평활 회로(306) 내의 콘덴서로부터의 방출 전력도 저하하므로, 전원 회로(3)의 출력 전압의 저하는 없다.

한편, 발광시키는 셀이 많을 때, 즉, 어드레스 드라이버(5b)의 드라이브 신호에 포함되는 펄스 수가 많을 때(펄스 수가 B일 때), 도 12B에 나타내는 특성에서 전압 E가 출력되므로, 비교기(403d)의 출력 펄스의 온 기간이 길어져서, 드라이브 회로(303)의 동작 기간이 길어지고, 동작 정지 기간은 짧아진다. 이때 부하가 되는 PDP(1)는 발광 셀이 많으므로 PDP(1)에의 전력 공급에 의한 정류 평활 회로(306) 내의 콘덴서로부터의 방출 전력은 증가하지만, 전원 회로(3)의 정류 평활 회로(306) 내의 콘덴서를 충전하는 전력도 증가하므로 전원 회로(3)의 출력 전압의 저하는 없다. 또한, 발광시키는 셀이 적을 때, 즉, 어드레스 드라이버(5b)의 드라이브 신호에 포함되는 펄스 수가 적을 때(펄스 수가 A일 때)에도, 도 12B에 나타내는 특성에서 전압 D가 출력되어서, 상기와 마찬가지의 동작에 의하여 동작 정지 기간이 변화되고, 전원 회로(3)로부터의 공급 전력이 변화된다.

또한, 전원 회로(3x) 그 자체는 실시형태 1에서 설명한 바와 같이 제어 회로(302)에 의해서 정류 평활 회로(306)의 출력 전압이 일정하게 제어되고 있다.

이와 같이, 어드레스 기간의 데이터 펄스 수, 즉, PDP(1)의 발광 상태에 따 라서 전원 회로(3)로부터의 PDP(1)에의 공급 전력을 제어할 수 있으므로, 1 서브필드마다 필요한 전력만을 공급할 수 있다. 즉, 필요 공급 전력이 적을 때는 전원 회로(3)의 동작 정지 기간을 길게 할 수 있으므로, 트랜스(305)의 1차 권선, 2차 권선, 스위치(304), 정류 평활 회로(306)에 의한 도통 손실, 트랜스(305)의 코어 손실, 스위치(304)의 스위칭 손실 및 드라이브 회로(303)의 동작 손실을 대폭으로 삭감할 수 있다.

또한, PDP(1)의 크기가 큰 경우, 유지 방전시키기 위한 전원 회로의 전력도 커져서 전원 회로의 트랜스(305)도 커진다. 이때 전력 제어 회로(4)에 의한 전원 회로(3)의 동작, 정지의 반복에 의해서 트랜스(305)의 진동음이 발생하는 경우가 있다. 이 경우에는 전원 회로(3)의 동작, 정지의 반복 주파수를, 가청 주파수 이상의 일정치에 설정함으로써 대응할 수 있다.

또한, 전원 회로(3)의 동작 개시 위상이, 전력 제어 회로(4)에 의한 전원 회로(3)의 동작, 정지의 반복 주파수와 전원 회로(3)의 발진 주파수(구동 주파수)의 차분 주파수에 따라서 변화됨으로써, 트랜스(305)의 진동음이 발생하는 경우도 있다. 이 경우에는 전력 제어 회로(4)에 의한 전원 회로(3)의 동작, 정지의 반복 주파수와, 전원 회로(3)의 발진 주파수(즉, 제어 회로(302)의 출력 신호의 주파수)를 동기시킴으로써 대응할 수 있다. 또한, 전력 제어 회로(4)에 의한 전원 회로(3)의 동작, 정지의 반복 주파수는, 전원 회로(3)의 발진 주파수의 1/n(n은 정(正)의 정수(整數))로 하는 것이 바람직하다. 상기의 점을 실현하기 위해서는, 예로서, 제어 회로(302)와 전력 제어용 드라이브 정지 회로(403)의 사이에 동기 회로를 삽입한 다. 도 14에 분주기를 이용한 동기 회로의 예를 나타낸다. 동기 회로는 RS 플립플롭(403h, 403i, 403j), 직류 전원(403k)으로 구성된다. 이 동기 회로에 의하여, 전력 제어 회로(4)에 의한 전원 회로(3)의 동작, 정지의 반복 주파수는, 전원 회로(3)의 발진 주파수에 동기되고, 그 발진 주파수의 1/6의 주파수가 된다. 도 15는, 전력 제어 회로(4)에 의한 전원 회로(3)의 동작, 정지의 반복 주파수가 전원 회로(3)의 발진 주파수와 동기되어 있지 않을 때 및 동기되었을 때의 스위치(304)를 흐르는 전류의 파형을 설명한 도면이다. 동기시킴으로써 전력 제어 회로(4)에 의한 전원 회로(3)의 동작 개시 위상이 동일하게 되므로(도 15(d), (e) 참조), 스위치(304)의 전류의 시작시 파형이 동일한 전류 파형이 된다. 따라서, 차분 주파수에 의한 트랜스(305)의 진동음의 발생이 억제된다. 또한, 도 14는 동기 회로의 일례이고, 다른 회로로써도 실시 가능하다.

또한, 차분 주파수에 의한 트랜스(305)의 진동음은, 차분 주파수가 일정하므로 가청음(可聽音)이 된다. 따라서, 전력 제어 회로(4)에 의한 전원 회로(3)의 동작, 정지의 반복을, 랜덤한 주파수(주파수가 항상 변화하는 동시에, 그 변화의 방법도 일정하지 않은 주파수)로 실행함으로써, 전원 회로(3)의 발진 주파수와의 차분 주파수도 랜덤한 주파수가 되어서 들을 수 없게 된다. 랜덤한 주파수의 발생은, 예로서, 삼각파 발생 회로(403c)에 백색 잡음(white noise)을 중첩시킴으로써 가능하다.

(변형예 1)

여기서, 본 실시형태의 PDP 표시 장치의 다른 구성 예를, 도 16A, 도 16B 및 도 17을 이용하여 설명한다. 이하에 설명하는 예에서는, 전력 제어용 드라이브 정지 회로(403)는, 전원 회로(3x)의 동작/정지를, 데이터 펄스 구동용 전원 회로(3)의 출력 전류에 따라서 제어하고 있다.

상기의 예에서는 도 10에 나타낸 바와 같이 어드레스 드라이버(5b)에의 드라이브 신호에 따라서 전력 제어 회로(4)가 전원 회로군(3)의 동작/정지를 제어하는 것에 대하여, 이 다른 예에서는, 데이터 펄스 구동용 전원 회로(3)의 출력 전류치에 따라서 전원 회로군(3)의 동작/정지를 제어한다. 상기의 예에서 설명한 바와 같이 화상 정보에 따라서 I/O 버퍼(6c)로부터 어드레스 드라이버(5b)에의 드라이브 신호가 송출된다. 어드레스 드라이버(5b)는, 데이터 펄스 구동용 전원 회로(3)로부터 구동 회로(2)를 경유하여 공급된 전력을, 드라이브 신호에 의해서 선택된 어드레스 전극에 공급한다. 따라서, 선택된 어드레스 전극분만의 전력이 데이터 펄스 구동용 전원 회로(3)로부터 공급된다. 이와 같이, 데이터 펄스 구동용 전원 회로(3)의 출력 전류치에 따라서, PDP(1)를 유지 방전시키기 위한 전원 회로(3)의 드라이브 회로(303)의 출력을 정지시키도록 함으로써, 필요한 최소한의 공급 전력으로 할 수 있다.

도 16A는 다른 예에 있어서의 전력 제어용 드라이브 정지 회로와 드라이브 회로의 구체적인 구성을 나타낸 도면이다.

출력 전류-V 변환 회로(403f)에는, 데이터 펄스 구동용 전원 회로(3)의 출력 전류치를 입력한다. 출력 전류-V 변환 회로(403f)는, 도 16B에 나타내는 바와 같이, 데이터 펄스 구동용 전원 회로(3)의 출력 전류치에 따른 전압을 출력한다. 출 력 전류-V 변환 회로(403f)의 출력과, 삼각파 발생 회로(403c)의 출력이 비교기(403d)에서 비교되어, 펄스가 출력된다. 이 출력 펄스와 제어 회로(302) 출력 신호가 AND 게이트(403e)에 입력되고, 비교기(403d)의 출력 펄스가 온일 때에만 제어 회로(302) 출력 신호는 드라이브 회로(303)에 출력된다. 드라이브 회로(303)는 입력된 펄스와 동일한 펄스를 출력한다.

비교기(403d)의 출력 펄스가 오프일 때, 드라이브 회로(303)의 동작이 정지하고, 전원 회로(3)의 트랜스(305)의 1차 권선, 2차 권선, 스위치(304), 정류 평활 회로(306)에는 전류는 흐르지 않게 된다. 도 17은 이때의 동작 파형이다. 데이터 펄스 구동용 전원 회로(3)의 출력 전류치의 증감에 따라서 출력 전류-V 변환 회로(403f)의 출력 전위는 D, E, F, G로 변화되고, 드라이브 회로(303)의 동작 정지 기간을 변화시킨다.

또한, 데이터 펄스 구동용 전원 회로의 출력 전류는, 저항이나 전류 센서등에 의해서 검출된다. 따라서, 상기의 예와 마찬가지로 PDP(1)의 발광 상태에 따라서 전원 회로(3)로부터의 PDP(1)에의 공급 전력을 제어할 수 있으므로, 필요한 전력만을 공급할 수 있다. 따라서, 필요 공급 전력이 적을 때에는 전원 회로(3)의 동작 정지 기간을 길게 할 수 있으므로, 트랜스(305)의 1차, 2차 권선, 스위치(304), 정류 평활 회로(306)에 의한 도통 손실, 트랜스(305)의 코어 손실, 스위치(304)의 스위칭 손실 및 드라이브 회로(303)의 동작 손실도 많이 삭감할 수 있다.

(변형예 2)

본 실시형태의 PDP 표시 장치의 또 다른 예를, 도 18 및 도 19A, 도 19B를 이용하여 설명한다.

이 또 다른 예는, 전력 제어용 드라이브 정지 회로(403)가, 전원 회로(3x)의 동작/정지를, 프레임 메모리(6b)에 축적된 표시 전의 화상 정보에 따라서 제어한다.

도 18은 또 다른 예의 PDP 표시 장치의 블록도이다. PDP 표시 장치는 도 10에 나타내는 구성에 추가하여 점등률 산출 회로(7)를 구비하고 있다. 점등률 산출 회로(7)는, 프레임 메모리(6b)에 축적된 표시 전의 화상 정보로부터, 표시 전 화상에 대한 PDP(1)의 점등률을 산출한다. 전력 제어 회로(4)는 점등률 산출 회로(7)에 의해서 산출된 점등률에 따라서, 전원 회로군(3)의 동작, 정지를 제어한다. 이와 같이, 표시 전의 화상에서의 PDP(1)의 점등률에 따라서 PDP(1)를 유지 방전시키기 위한 전원 회로(3)의 드라이브 회로(303)의 출력을 정지시키도록 구성함으로써, 필요한 최소한의 공급 전력으로 할 수 있다.

도 19A는 전력 제어용 드라이브 정지 회로(403)와 드라이브 회로(303)에 대한 구체적인 구성을 나타낸 도면이다. 도 19B는, 도 19A에서의 점등률-V 변환 회로(403g)의 점등률과 출력 전압의 관계를 나타내는 도면이다.

도 19A에서, 점등률-V 변환 회로(403g)는, 점등률 산출 회로(7)로부터 점등률을 나타내는 출력 신호를 입력하고, 도 19B에 나타내는 바와 같이 점등률에 대응하는 전압을 출력한다. 점등률-V 변환 회로(403g)의 출력 전압과, 삼각파 발생 회로(403c)의 출력은, 비교기(403d)에서 비교되어, 펄스가 출력된다. 이 출력 펄스와, 제어 회로(302)의 출력 신호가 AND 게이트(403e)에 입력되고, 비교기(403d)의 출력 펄스가 온인 동안에만 제어 회로(302)의 출력 신호가 드라이브 회로(303)에 출력된다. 드라이브 회로(303)는 입력된 펄스와 동일한 펄스를 출력한다.

비교기(403d)의 출력 펄스가 오프일 때, 드라이브 회로(303)가 정지하고, 전원 회로(3)의 트랜스(305)의 1차 권선, 2차 권선, 스위치(304) 및 정류 평활 회로(306)에 전류가 흐르지 않게 된다.

이상과 같이, 점등률의 증감에 따라서 점등률-V 변환 회로(403g)의 출력 전압은 변화되고, 드라이브 회로(303)의 동작 정지 기간을 변화시킨다. 따라서, 상기의 실시형태와 마찬가지로 PDP(1)의 발광 상태에 따라서 전원 회로(3)로부터의 PDP(1)에의 공급 전력을 제어할 수 있으므로, 필요한 전력만을 공급할 수 있다. 그 때문에 필요 공급 전력이 적을 때는 전원 회로(3)의 동작 정지 기간을 길게 할 수 있으므로, 트랜스(305)의 1차 권선, 2차 권선, 스위치(304) 및 정류 평활 회로(306)에 의한 도통 손실, 트랜스(305)의 코어 손실, 스위치(304)의 스위칭 손실 및 드라이브 회로(303)의 동작 손실도 많이 삭감할 수 있다. 또한, 점등률-V 변환 회로(403g)의 출력 전압은, PDP(1)의 표시 기간에 동기되도록, 지연되어 출력된다.

이상 설명한 바와 같이, 본 실시형태의 PDP 표시 장치에 있어서도, 실시형태 1과 마찬가지로, 특허문헌 1에 개시되어 있는 PDP에 인가되는 고압 고주파 발진 회로의 발진 주파수를 가변하지 않고, 전력 제어 회로가 PDP의 발광 상태에 따라서 전원 회로군을 동작 정지시킴으로써 전원 회로 내에서 소비되는 전력을 삭감할 수 있다.

본 발명은, 특정한 실시형태에 대하여 설명하였지만, 당업자에게는 다른 많은 변형예, 수정, 및 다른 이용이 있을 수 있는 것은 명백하다. 따라서, 본 발명은, 여기에서의 특정한 개시에 한정되지 않으며, 첨부된 청구 범위에 의해서만 한정될 수 있다. 또한, 본 출원은 일본국 특허출원, 특원2004-116520호(2004년 4월 12일 제출)에 관련되며, 그 내용은 참조로서 본문에 포함된다.

본 발명에 의한 PDP 표시 장치는, PDP 표시 장치 내의 소비 전력을 저감하여, 온도 상승이 낮은 고신뢰성의 특징을 가지며, PDP 표시 장치로서 유용하다.

Claims

복수의 전극을 갖는 플라즈마 디스플레이 패널과,

상기 전극에 구동 파형을 공급하는 구동 회로와,

상기 구동 회로에 전력을 공급하는 전원 회로와,

상기 전원 회로의 정지 기간을 상기 플라즈마 디스플레이 패널의 발광 상태에 따라서 제어함으로써 플라즈마 디스플레이 패널의 전극에 공급 가능한 출력 전력을 조정하는 전력 제어 회로를 구비한 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제1항에 있어서, 상기 전력 제어 회로는, 상기 전원 회로의 정지 기간과 동작 기간의 비율에 따라서 출력 전력을 조정하는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제2항에 있어서, 상기 전원 회로가 스위칭 방식으로 구성되는 경우, 상기 전력 제어 회로에 의한 상기 전원 회로의 정지 기간과 동작 기간을 합한 1 주기는, 상기 전원 회로의 스위칭 동작의 1 주기보다 긴 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제3항에 있어서, 상기 전력 제어 회로에 의한 상기 전원 회로의 정지/동작의 반복은 랜덤한 주파수로 실행되는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제3항에 있어서, 상기 전력 제어 회로에 의한 상기 전원 회로의 정지/동작의 반복은 일정한 주파수로 실행되는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제5항에 있어서, 상기 전력 제어 회로에 의한 상기 전원 회로의 정지/동작의 반복 주파수는 가청 주파수 이상인 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제6항에 있어서, 상기 전력 제어 회로에 의한 상기 전원 회로의 정지/동작의 반복 주파수는 상기 전원 회로의 구동 주파수에 동기되는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제7항에 있어서, 상기 전력 제어 회로에 의한 상기 전원 회로의 정지/동작의 반복 주파수는 상기 전원 회로의 구동 주파수의 1/n(n은 정(正)의 정수(整數))인 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제1항 내지 제8항 중 어느 한 항에 있어서,

상기 전원 회로는, 트랜스 또는 인덕터와, 그 트랜스 또는 인덕터에 전원 전압을 단속적으로 인가시키는 스위치와, 그 스위치를 구동하는 스위치 구동 수단과, 그 스위치 구동 수단을 제어하는 제어 수단을 포함하고,

상기 전력 제어 회로는, 상기 플라즈마 디스플레이 패널의 발광 상태에 따라서 상기 전원 회로를 정지시키기 위하여 상기 스위치 구동 수단을 정지시키는 구동 정지 회로를 구비한 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전력 제어 회로는, 표시되는 화상 정보에 따라서 출력 전력을 조정하는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전력 제어 회로는, 어드레스 기간에 포함되는 데이터 펄스 수에 따라서 출력 전력을 조정하는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전력 제어 회로는, 데이터 펄스 구동용의 전원 회로의 출력 전류에 따라서 출력 전력을 조정하는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전력 제어 회로는, 프레임 메모리에 기억되는 표시 전 화상 정보에 따라서 출력 전력을 조정하는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 전원 회로는 공진 방식 또는 회생 방식으로 구성되는 것을 특징으로 하는 플라즈마 디스플레이 패널 표시 장치.