JP2006189848A - プラズマ表示装置とその駆動方法 - Google Patents

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Abstract


【課題】本発明は負荷影響を低減させることと共に、発光効率および放電効率を向上させることのできるプラズマ表示装置とその駆動方法に関する。
【解決手段】本プラズマ表示装置は、容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記容量性負荷と前記サステイン電圧源の間に接続される第1スイッチと；前記第1電流パス上の第1ノードと前記第2電流パス上の第2ノードの間に接続される第2スイッチと；前記容量性負荷と基底電圧源の間に接続される第3スイッチと；前記スイッチを制御して一サステインパルスから第1放電と第2放電を発生させるスイッチ制御回路とを備える。
【選択図】図４

Description

本発明はプラズマディスプレイパネルに関し、特に負荷影響を低減させることと共に、発光効率および放電効率を向上させることを可能にしたプラズマ表示装置とその駆動方法に関する。
最近、陰極線管（Cathode Ray Tube）の問題点である重さと体積を減少させることができる各種平板表示装置が開発されている。このような平板表示装置は液晶表示装置（Liquid Crystal Display:LCD）、電界放出表示装置（Field Emission Display:FED）、プラズマディスプレイパネル（Plasma Display
Panel:PDP）およびエレクトロルミネセンス（Electro-Luminescence:EL）表示装置等がある。
このうち、ＰＤＰは気体放電を用いた表示素子として大型パネルの製作が容易であるという利点がある。ＰＤＰには図１に示したように、３電極を備え、交流電圧によって駆動される３電極交流面放電型ＰＤＰが代表的である。
図１を参照すると、３電極交流面放電型ＰＤＰの放電セルは上部基板１０上に形成されたスキャン電極Ｙおよびサステイン電極Ｚと、下部基板１８上に形成されたアドレス電極Ｘを備える。スキャン電極Ｙとサステイン電極Ｚの各々は透明電極１２Ｙ、１２Ｚと、透明電極１２Ｙ、１２Ｚの線幅より小さな線幅を有して透明電極の一側の縁に形成される金属パス電極１３Ｙ、１３Ｚとを含む。
透明電極１２Ｙ、１２Ｚは通常的にインジウム・チン・オキサイド
（Indium-Tin-Oxide: ITO）で上部基板１０上に形成される。金属パス電極１３Ｙ、１３Ｚは通常的にクロム（Ｃｒ）等の金属で透明電極１２Ｙ、１２Ｚ上に形成され、抵抗の高い透明電極１２Ｙ、１２Ｚによる電圧降下を低下させる役割をする。スキャン電極Ｙとサステイン電極Ｚが並べて形成された上部基板１０には上部誘電体層１４と保護膜１６が積層される。上部誘電体層１４にはプラズマ放電の際に発生された壁電荷が蓄積される。保護膜１６はプラズマ放電の際に発生されたスパッタリングによる上部誘電体層１４の損傷を防ぐと共に、２次電子の放出効率を増大させる。保護膜１６には通常的に酸化マグネシウム（MgO）が用いられる。
アドレス電極Ｘが形成された下部基板１８上には下部誘電体層２２、隔壁２４が形成され、下部誘電体層２２と隔壁２４の表面には蛍光体層２６が塗布される。アドレス電極Ｘはスキャン電極Ｙおよびサステイン電極Ｚと交差される方向に形成される。隔壁２４はアドレス電極Ｘと並べて形成され、放電によって生成された紫外線および可視光線が隣接した放電セルに漏れることを防ぐ。蛍光体層２６はプラズマ放電の際に発生された紫外線によって励起され、赤色、緑色または青色のうち、何れか一つの可視光線を発生させる。上/下部基板１０、１８と隔壁２４との間に設けられた放電空間には不活性混合ガスが注入される。
このような３電極交流面放電型ＰＤＰは多数個のサブフィールドに分離され駆動され、各サブフィールド期間にはビデオデータの加重値に比例させた回数の発光が進まれることによって階調の表示が行われる。サブフィールドは、また初期化期間、アドレス期間、サステイン期間および消去期間に分割され駆動される。
ここで、初期化期間は放電セルに均一な壁電荷を形成する期間であり、アドレス期間はビデオデータの論理値に応じて選択的なアドレス放電が発生される期間であり、サステイン期間は前記アドレス放電が発生された放電セルから放電を維持させる期間である。消去期間はサステイン期間に発生されたサステイン放電を消去する期間である。
このように駆動される交流面放電ＰＤＰのアドレス放電およびサステイン放電には数百ボルト以上の高圧を必要とする。従って、アドレス放電およびサステイン放電に必要である駆動電力を最少化するためにエネルギー回収装置が用いられる。エネルギー回収装置はスキャン電極１２Ｙおよびサステイン電極１２Ｚの間の電圧を回収し、次の放電の際の駆動電圧に回収された電圧を用いる。
図２を参照すると、「Ｗeｂeｒ（ＵＳＰ−5081400）」によって提案されたＰＤＰのエネルギー回収装置３０、３２は容量性負荷、即ち、パネルキャパシタＣｐを介して互いに対称的に設けられる。ここで、パネルキャパシタＣｐはスキャン電極Ｙとサステイン電極Ｚとの間に形成される静電容量を等価的に示したものである。このようなエネルギー回収装置において、第1エネルギー回収装置３０はスキャン電極Ｙにサステイン電圧を供給し、第2エネルギー回収装置３２は第1エネルギー回収装置３０と交代に動作しながらサステイン電極Ｚにサステイン電圧を供給する。
従来のＰＤＰのエネルギー回収装置３０，３２の構成を第1エネルギー回収装置３０を参照して説明する。第1エネルギー回収装置３０はパネルキャパシタＣｐとソースキャパシタＣｓの間に接続されたインダクタＬと、ソースキャパシタＣｓとインダクタＬの間に並列に接続された第1および第3スイッチＳ１、Ｓ３と、パネルキャパシタＣｐとインダクタＬの間の第1ノードＮ１とサステイン電圧源Ｖｓの間に接続された第2スイッチＳ２と、第1ノードＮ１と基底電圧源ＧＮＤの間に接続された第4スイッチＳ４とを備える。
ソースキャパシタＣｓはサステイン放電の際にパネルキャパシタＣｐに充電される電圧を回収して充電すると共に、充電された電圧をパネルキャパシタＣｐに再供給する。このようなソースキャパシタＣｓにはサステイン電圧源Ｖｓの半値に該当するＶｓ/２の電圧が充電される。インダクタＬはパネルキャパシタＣｐと共に共振回路を形成する。このために、第１ないし第４スイッチＳ１ないしＳ４は電流の流れを制御する。一方、第１および第２スイッチＳ１、Ｓ２とインダクタＬの間に各々設けられた第５および第６ダイオードＤ５、Ｄ６は電流が逆方向に流れることを防ぐ。
図３は第１エネルギー回収装置のスイッチのオン/オフタイミングとパネルキャパシタの出力波形を示すタイミング図および波形図である。
Ｔ１期間の以前に、パネルキャパシタＣｐには０ボルトの電圧が充電されると共に、ソースキャパシタＣｓにはＶｓ/２の電圧が充電されていると仮定し、動作過程を詳細に説明する。
Ｔ１期間には第１スイッチＳ１がターンオン（Turn-On）され、ソースキャパシタＣｓから第１スイッチＳ１、インダクタＬおよびパネルキャパシタＣｐに繋がる電流パスが形成される。これに従って、ソースキャパシタＣｓに充電されたＶｓ/２の電圧はパネルキャパシタＣｐに供給される。この際、インダクタＬとパネルキャパシタＣｐは直列共振回路を形成するため、パネルキャパシタＣｐにはソースキャパシタＣｓの電圧の二倍のサステイン電圧Ｖｓが充電される。
Ｔ２期間には第１スイッチＳ１はオン状態を維持しながら、第２スイッチＳ２がターンオンされる。第２スイッチＳ２がターンオンされるとサステイン電圧源Ｖｓからサステイン電圧Ｖｓがスキャン電極Ｙに供給される。スキャン電極Ｙに供給されるサステイン電圧ＶｓはパネルキャパシタＣｐの電圧がサステイン電圧Ｖｓ以下に低下されることを防いで正常的なサステイン放電を発生させる。一方、パネルキャパシタＣｐの電圧はＴ１期間にサステイン電圧Ｖｓまで上昇したので、サステイン放電を発生させるために外部から供給してくれる駆動電力は最小化される。
Ｔ３期間には第１スイッチＳ１がターンオフ（Turn-Off）される。この際、スキャン電極ＹはＴ３期間の間にサステイン電圧Ｖｓを維持する。
Ｔ４期間には第２スイッチＳ２がターンオフされ、第３スイッチＳ３がターンオンされる。第３スイッチＳ３がターンオンされるとパネルキャパシタＣｐからインダクタＬおよび第３スイッチＳ３を通じてソースキャパシタＣｓに繋がれる電流パスが形成され、パネルキャパシタＣｐに充電された電圧がソースキャパシタＣｓに回収される。この際、ソースキャパシタＣｓにはＶｓ/２の電圧が充電される。
Ｔ５期間には第３スイッチＳ３がターンオフされ、第４スイッチＳ４がターンオンされる。第４スイッチＳ４がターンオンされるとパネルキャパシタＣｐと基底電圧源ＧＮＤとの間の電流パスが形成され、パネルキャパシタＣｐの電圧が０Ｖに下降する。
Ｔ６期間にはＴ５状態を一定時間の間、維持する。実際に、スキャン電極Ｙおよびサステイン電極Ｚに供給される交流駆動パルスはＴ１ないしＴ６期間が周期的に繰り返されながら得られる。
一方、第２エネルギー回収装置３２は第１エネルギー回収装置３０と交代に動作しながらパネルキャパシタＣｐに駆動電圧を供給する。従って、パネルキャパシタＣｐには互いに反対の極性を有するサステイン電圧Ｖｓが供給される。このようにパネルキャパシタＣｐに互いに反対の極性を有するサステイン電圧Ｖｓが供給されることによって放電セルからサステイン放電が発生される。
しかし、このような従来のエネルギー回収装置はＰＤＰの負荷影響
（Load Effect）に応じてＰＤＰの放電効率、発光効率、消費電力等が変動し、その結果、ＰＤＰの負荷に応じてＰＤＰの画質が変動されるという問題点がある。例えば、同一なサステインパルスにおいて、ＰＤＰの負荷が小さい場合には各サステインパルスから一回ずつ放電が発生される反面、ＰＤＰの負荷が相対的に大きい場合には一つのサステインパルスから放電が二回以上連続に発生されることもできる。これに従って、ＰＤＰの負荷に関係なく、ＰＤＰの表示品質を向上させることのできる方案が要求されている。
従って、本発明の目的は負荷影響を低減させることのできるプラズマ表示装置とその駆動方法を提供することである。
本発明の他の目的は放電効率および発光効率を向上させることのできるプラズマ表示装置とその駆動方法を提供することである。
前記目的を達成するために、本発明の実施の形態に従うプラズマ表示装置は、容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記容量性負荷と前記サステイン電圧源の間に接続される第1スイッチと；前記第1電流パス上の第1ノードと前記第2電流パス上の第2ノードの間に接続される第2スイッチと；前記容量性負荷と基底電圧源の間に接続される第3スイッチと；前記スイッチを制御して一サステインパルスから第1放電と第2放電を発生させるスイッチ制御回路とを備える。
前記プラズマ表示装置は、前記第1インダクタと前記第1ノードの間に接続された第1ダイオードと；前記第2ノードと前記ソースキャパシタの間に接続された第2ダイオードと；前記ソースキャパシタと前記第1ノードの間に接続された第3ダイオードと；前記第2ノードと前記第2インダクタの間に接続された第4ダイオードと；前記基底電圧源と前記第2ノードの間に接続された第5ダイオードと；前記第1ノードと前記サステイン電圧源の間に接続された第6ダイオードとをさらに備える。
前記第1スイッチは前記サステイン電圧源と前記容量性負荷の間の電流パスを形成する。
前記第2スイッチは前記一サステインパルス期間の間、前記第2インダクタに流れる電流が０になる時点の以後にもオン状態を維持する。
前記第2スイッチは前記第2インダクタから電流が流れ始まる前にオン状態に転換され、前記一サステインパルス期間の間、電流が前記第2インダクタに流れる際に前記オン状態を維持する。
前記第2スイッチは前記第1ノードと前記第2ノードとの間の電流パスを形成する。
前記第3スイッチは前記容量性負荷と前記基底電圧源とを接続させるためのルーフを形成する。
前記第2インダクタに流れる電流が０になる時点の以後に前記容量性負荷のエネルギーにより前記第1インダクタの電流が変わる。
前記第1インダクタに電流が流れる間、前記第1および第3スイッチはオフ状態を維持する。
前記第1スイッチは前記一サステインパルス期間の間、前記第2スイッチがターンオフされた以後、所定の時間の後にターンオンされる。
前記所定の時間は100ｎｓないし500ｎｓである。
前記第1および第2インダクタは同一なインダクタンスを有する。
前記第1インダクタは第2インダクタと異なるインダクタンスを有する。
前記第2インダクタは前記第1インダクタより大きなインダクタンスを有する。
前記第1インダクタのコイルと前記第2インダクタのコイルは一つのコアに捲かれる。
本発明の他の実施の形態に従うプラズマ表示装置は、容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記ソースキャパシタと前記第2インダクタの間に接続された第1スイッチと；前記サステイン電圧源と前記容量性負荷の間に接続された第2スイッチと；前記第1電流パス上で前記ソースキャパシタと前記第1インダクタの間に接続された第3スイッチと；前記容量性負荷と基底電圧源の間に接続された第4スイッチと；前記スイッチを制御して一サステインパルスから第1放電と第2放電を発生させるスイッチ制御回路とを備える。
前記プラズマ表示装置は、前記第1インダクタと前記第3スイッチの間に接続された第1ダイオードと；前記第1スイッチと前記第2インダクタの間に接続された第2ダイオードと；前記第3スイッチおよび第1ダイオードの間の第1ノードと前記サステイン電圧源の間に接続された第3ダイオードと；前記第1スイッチおよび第2ダイオードの間の第2ノードと前記基底電圧源の間に接続された第4ダイオードとをさらに備える。
本発明の他の実施の形態に従うプラズマ表示装置は、容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記容量性負荷と前記サステイン電圧源の間に接続される第1スイッチと；前記第1電流パス上の第1ノードと前記第2電流パス上の第2ノードの間に接続される第2スイッチと；前記容量性負荷と基底電圧源の間に接続される第3スイッチとを備え、前記第1インダクタと前記第2インダクタは磁気的にカップリングされる。
本発明の他の実施の形態に従うプラズマ表示装置は、容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記ソースキャパシタと前記第2インダクタの間に接続された第1スイッチと；前記サステイン電圧源と前記容量性負荷の間に接続された第2スイッチと；前記第1電流パス上で前記ソースキャパシタと前記第1インダクタの間に接続された第3スイッチと；前記容量性負荷と基底電圧源の間に接続された第4スイッチとを備え；前記第1インダクタと前記第2インダクタは磁気的にカップリングされる。
本発明の他の実施の形態に従うプラズマ表示装置は、容量性負荷と；前記容量性負荷の第1電極にサステインパルスを供給する第1駆動部と；前記容量性負荷の第2電極に前記サステインパルスを供給する第2駆動部とを備え；前記第1および第2駆動部から発生される少なくとも一つのサステインパルスの中、少なくとも何れか一つは電圧が第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇する。
前記プラズマ表示装置は、サブフィールドのデータ量が20％ないし50％である際、前記サステインパルスの電圧が第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇させる。
前記サステインパルスの電圧は第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇して一サステインパルス期間の間に少なくとも二つの放電を起こす。
前記第1および第2電圧は実質的に同一である。
本発明の他の実施の形態に従うプラズマ表示装置は、容量性負荷と；前記容量性負荷の第1電極にサステインパルスを供給する第1駆動部と；前記容量性負荷の第2電極に前記サステインパルスを供給する第2駆動部と；前記第1および第2駆動部から発生される少なくとも一つのサステインパルスを変造し、サブフィールドのデータ量に応じて一サステインパルス期間の間、第1放電と第2放電を発生させる制御部とを備える。
本発明の実施の形態に従うプラズマ表示装置の駆動方法は、前記容量性負荷に基底電圧を供給する段階と；前記ソースキャパシタからのエネルギーを前記第2インダクタに貯蔵する段階と；前記第2インダクタに貯蔵されたエネルギーを前記容量性負荷に供給して前記容量性負荷を充電する段階と；前記容量性負荷に貯蔵されたエネルギーを放電する段階と；前記サステイン電圧源からのサステイン電圧を前記容量性負荷に供給する段階と；前記容量性負荷からのエネルギーを前記第1インダクタに貯蔵する段階と；前記第1インダクタに貯蔵されたエネルギーを前記ソースキャパシタに貯蔵して前記ソースキャパシタを充電させる段階とを含む。
本発明の他の実施の形態に従うプラズマ表示装置は、サステインパルスを容量性負荷に供給する段階を含み；前記サステインパルスの電圧は第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇する。
本発明のまた他の実施の形態に従うプラズマ表示装置は、サブフィールドに対応するデータ量を判定する段階と；前記サブフィールドのデータ量に基づいてサステインパルスを変造し、一サステインパルス周期の間、容量性負荷から少なくとも二回以上放電を発生させる段階を含む。
本発明に従うプラズマ表示装置およびその駆動方法は、一つのサステインパルスで二回以上放電を発生させることによって放電効率と発光効率とを向上させることが可能であり、ＰＤＰの負荷影響を減少させることと共に、ＰＤＰの放電効率およびエネルギー回収効率を向上させることが可能である。
前記目的の外、本発明の他の目的および特徴は添付図面を参照した実施の形態に対した説明を通じて明らかに表明される。
以下、図4ないし図20を参照して本発明の好ましい実施の形態に対して説明する。
図4は本発明の第1実施の形態に従うプラズマ表示装置のエネルギー回収装置を示す図面である。
図4を参照すると、本発明の第1実施の形態に従うプラズマ表示装置のエネルギー回収装置は、スキャン電極Ｙおよびサステイン電極Ｚを有するパネルキャパシタＣｐと、パネルキャパシタＣｐのスキャン電極Ｙおよびサステイン電極Ｚにサステイン電圧を供給するための第1および第2エネルギー回収装置８０、８２を備える。パネルキャパシタＣｐはＰＤＰの容量性負荷を等価的に示したものである。
第1エネルギー回収装置８０はパネルキャパシタＣｐにサステイン電圧Ｖｓを供給するためのサステイン電圧源Ｖｓと、パネルキャパシタＣｐに貯蔵されたエネルギーを回収するためのソースキャパシタＣｓと、ソースキャパシタＣｓとパネルキャパシタＣｐのスキャン電極Ｙの間に並列に接続された第1および第2インダクタＬ１、Ｌ２と、サステイン電圧源ＶｓとパネルキャパシタＣｐのスキャン電極Ｙの間に接続された第1スイッチＳ１と、パネルキャパシタＣｐのスキャン電極Ｙと基底電圧源ＧＮＤの間に接続された第3スイッチＳ３と、第1インダクタＬ１とソースキャパシタＣｓの間に直列に接続された第1および第3ダイオードＤ１、Ｄ３と、第2インダクタＬ２とソースキャパシタＣｓの間に直列に接続された第2および第4ダイオードＤ２、Ｄ４と、第1および第3ダイオードＤ１、Ｄ３の間の第1ノードＮ１と、第2および第4ダイオードＤ２、Ｄ４の間の第2ノードＮ２の間に接続された第2スイッチＳ２と、第2ノードＮ２と基底電圧源ＧＮＤの間に接続された第5ダイオードＤ５と、第1ノードＤ１とサステイン電圧源Ｖｓの間に接続された第6ダイオードＤ６とを備える。
パネルキャパシタＣｐはＰＤＰのスキャン電極Ｙとサステイン電極Ｚとの間に形成される静電容量を等価的に示したものである。このようなパネルキャパシタＣｐは互いに反対の極性を有するサステイン電圧によりサステイン放電を発生させる。
ソースキャパシタＣｓはその内部に貯蔵されたエネルギーをパネルキャパシタＣｐに供給してパネルキャパシタＣｐを充電させると共に、パネルキャパシタＣｐに充電されたエネルギーを回収する。
第1および第2インダクタＬ１、Ｌ２は磁気的にカップリング
（Magnetic Coupling）される。即ち、第1および第2インダクタＬ１、Ｌ２は一つのコア（Core）に二つのコイルが捲かれる形態に具現される。このような第1および第2インダクタＬ１、Ｌ２はパネルキャパシタＣｐとソースキャパシタＣｓの間に並列に接続され、第1ないし第3スイッチＳ１ないしＳ３のスイッチングに応じてパネルキャパシタＣｐからエネルギーを回収して貯蔵すると共に、ソースキャパシタＣｓからエネルギーを回収して貯蔵する。この際、第1インダクタＬ１はソースキャパシタＣｓとのＬＣ共振によって貯蔵されたエネルギーをソースキャパシタＣｓに供給し、第2インダクタＬ２はパネルキャパシタＣｐとのＬＣ共振によって貯蔵されたエネルギーをパネルキャパシタＣｐに供給する。このような第1および第2インダクタＬ１、Ｌ２は同一なインダクタンスを有することとか互いに異なるインダクタンスを有することができる。この際、第1および第2インダクタＬ１、Ｌ２が同一なインダクタンスを有するとパネルキャパシタＣｐの充/放電時間を同一にすることができる。反面、第2インダクタＬ２のインダクタンスを第1インダクタＬ１のインダクタンスより大きくするとパネルキャパシタＣｐの充電時間は速くなり、放電時間は遅くなるため、放電効率およびエネルギー回収効率を向上させることができる。
第1スイッチＳ１は第1スイッチング信号に応じてスイッチングされ、サステイン電圧源ＶｓをパネルキャパシタＣｐのスキャン電極Ｙに電気的に接続させる。これによって、サステイン電圧源Ｖｓからのサステイン電圧ＶｓがパネルキャパシタＣｐのスキャン電極Ｙに供給される。第2スイッチＳ２は第2スイッチング信号に応じてスイッチングされ、第1ノードＮ１を第2ノードＮ２に電気的に接続させる。これによって、ソースキャパシタＣｓに貯蔵されたエネルギーがパネルキャパシタＣｐのスキャン電極Ｙに供給されることは勿論、パネルキャパシタＣｐに貯蔵されたエネルギーがソースキャパシタＣｓに供給される。この際、第2スイッチング信号はスキャン電極Ｙにサステイン電圧が供給される期間の１/４周期以上ハイ（High）状態を維持する。第3スイッチＳ３は第3スイッチング信号に応じてスイッチングされ、パネルキャパシタＣｐのスキャン電極Ｙを基底電圧源ＧＮＤに電気的に接続させる。これによって、パネルキャパシタＣｐのスキャン電極Ｙに基底電圧ＧＮＤが供給される。このような第1ないし第3スイッチＳ１ないしＳ３は第1ないし第3スイッチング信号に応じてターンオンおよびターンオフされながら電流の流れを制御する。そして、第1ないし第3スイッチＳ１ないしＳ３の各々は半導体スイッチ素子、例えば、MOSFET、IGBT、SCR、BJTのうち、何れか一つに構成される。
第1ないし第4ダイオードＤ１ないしＤ４は第1スイッチＳ１によってブリッジ（Bridge）を成すように接続され、第1スイッチＳ１がターンオンされる際にソースキャパシタＣｓに貯蔵されたエネルギーをパネルキャパシタＣｐに供給するための第1ルーフとパネルキャパシタＣｐに貯蔵されたエネルギーをソースキャパシタＣｓに供給するための第2ルーフとを形成する。この際、第1ダイオードＤ１は第1インダクタＬ１と第1スイッチＳ１の一側である第1ノードＮ１との間に接続され、第2ダイオードＤ２は第1スイッチＳ１の他側である第2ノードＮ２とソースキャパシタＣｓとの間に接続される。また、第3ダイオードＤ３はソースキャパシタＣｓと第1ノードＮ１との間に接続され、第4ダイオードＤ４は第2ノードＮ２と第2インダクタＬ２との間に接続される。そして、第5ノードＤ５は第2ノードＮ２の電圧を維持させるため、基底電圧源ＧＮＤと第2ノードＮ２との間に接続される。第6ダイオードＤ６はサステイン電圧源Ｖｓからの逆電流が第1ノードＮ１に流れることを防ぐため、第1ノードＮ１とサステイン電圧源Ｖｓとの間に接続される。
第2エネルギー回収装置８２は第1エネルギー回収装置８０と同一に構成されるか、または従来の回路に具現される可能性がある。一方、第1エネルギー回収装置８０が従来の回路に具現され、第2エネルギー回収装置８２が図4の第1エネルギー回収装置８０に具現される可能性もある。
図4の第1エネルギー回収装置８０は図5Ａおよび図5Ｂのように、サステインパルスの電圧をサステイン電圧Ｖｓの辺りまで1次上昇させ1次放電を誘導した後、サステイン電圧Ｖｓまで2次上昇させ2次放電を誘導する。従って、図4の第1エネルギー回収装置８０でスキャン電極Ｙを駆動すると共に、それと同一なエネルギー回路構成でサステイン電極Ｚを駆動する場合、図5Ａのようにサステイン１周期の間に4回の放電が発生される。また、図4の第1エネルギー回収装置８０でスキャン電極Ｙを駆動すると共に、従来のサステイン駆動回路を用いてサステイン電極Ｚを駆動すると図5Ｂのようにサステイン１周期の間、3回の放電が発生される。ここで、サステイン1周期というのは、サステインパルスの上昇時点から次のサステインパルスの上昇時点までの周期を意味する。スキャン電極Ｙとサステイン電極Ｚに交代にサステインパルスが印加される場合、サステイン1周期の間、スキャン電極Ｙに一つのサステインパルスが印加され、サステイン電極に一つのサステインパルスが印加される。
図6は図4に示されたスイッチのオン/オフタイミングとパネルキャパシタに印加される電圧およびインダクタの電流を示すタイミング図および波形図である。
ここで、ソースキャパシタＣｓにサステイン電圧Ｖｓが貯蔵されていると仮定して説明する。
図６を参照すると、まずＴ0期間の以前にハイ（High）状態の第3スイッチング信号によって第3スイッチＳ３がターンオン（Turn-on）される。これに従って、図7に示されたもののように、基底電圧源ＧＮＤ、パネルキャパシタＣｐ、第3スイッチＳ３および基底電圧源ＧＮＤに繋がれるルーフが形成される。これによって、パネルキャパシタＣｐのスキャン電極Ｙには基底電圧ＧＮＤが供給されるため、パネルキャパシタＣｐは基底電圧ＧＮＤを維持するようになる。
Ｔ0期間にロー（Low）状態の第3スイッチング信号とハイ状態の第2スイッチング信号とが供給されると、第3スイッチＳ３はターンオフ（Turn-off）され、第2スイッチＳ２はターンオンされる。この際、第2スイッチング信号はパネルキャパシタＣｐにサステイン電圧Ｖｓが充電される期間の１/４周期以上の時間の間、ハイ状態を維持する。これによって、第2スイッチＳ２はパネルキャパシタＣｐにサステイン電圧Ｖｓが充電される期間の１/４周期以上ターンオンされる。即ち、第2スイッチＳ２は第2インダクタＬ２に流れる電流が０以上になる時点の以後にもオン状態を維持する。これに従って、第2スイッチング信号が１/４周期になる瞬間までハイ状態を維持すると、図8に示されたもののように、ソースキャパシタＣｓ、第3ダイオードＤ３、第1ノードＮ１、第2スイッチＳ２、第2ノードＮ２、第4ダイオードＤ４、第2インダクタＬ２およびパネルキャパシタＣｐのスキャン電極Ｙに繋がれる電流パスが形成される。この際、ソースキャパシタＣｓ、第2インダクタＬ２およびパネルキャパシタＣｐは共振ルーフを形成するようになる。これによって、ソースキャパシタＣｓは第2インダクタＬ２とのＬＣ共振によってその内部に貯蔵されたエネルギーを第2インダクタＬ２に供給するようになる。これに従って、第2インダクタＬ２には図6に示されたもののように、正極性（＋）の電流が流れるようになる。即ち、第2インダクタＬ２はソースキャパシタＣｓから供給されるエネルギーを貯蔵するようになる。この際、第2インダクタＬ２に貯蔵されたエネルギーが最大になると、即ち、第2インダクタＬ２に流れる電流が最大になると、第2インダクタＬ２はパネルキャパシタＣｐとのＬＣ共振によってその内部に貯蔵されたエネルギーをパネルキャパシタＣｐに供給するようになる。これに従って、パネルキャパシタＣｐは基底電圧ＧＮＤからサステイン電圧Ｖｓに上昇する電圧が充電され、第2インダクタＬ２に流れる電流は減少される。第2スイッチング信号がハイ状態を維持する期間が１/４周期以上になると、即ち、第2インダクタＬ２に流れる電流が０になる時点の以後には、図9に示されたもののように、パネルキャパシタＣｐ、第1インダクタＬ１、第1ダイオードＤ１、第1ノードＮ１、第2スイッチＳ２、第2ノードＮ２、第2ダイオードＤ２およびソースキャパシタＣｓに繋がれる電流パスが形成される。この際、パネルキャパシタＣｐは第1インダクタＬ１と共振ルーフを形成するようになるため、第1インダクタＬ１とのＬＣ共振によって、その内部に貯蔵されたエネルギーを第1インダクタＬ１に供給するようになる。これによって、第2インダクタＬ２と磁気的にカップリングされる第1インダクタＬ１には正極性（＋）の電流が流れるようになる。この際、第2スイッチング信号はパネルキャパシタＣｐに貯蔵されたエネルギーが第1インダクタＬ１に全部供給される程の時間ではないため、図6に示されたもののように、第2インダクタＬ２に流れる電流より小さな電流が流れるようになる。これに従って、パネルキャパシタＣｐはその内部に貯蔵されたエネルギーのうち、所定のエネルギーを放電するようになる。
Ｔ１期間にロー状態の第2スイッチング信号に応じて第2スイッチＳ２がターンオフされる。これに従って、図10に示されたもののように、基底電圧源ＧＮＤ、パネルキャパシタＣｐ、第1インダクタＬ１、第1ダイオードＤ１、第1ノードＮ１、第6ダイオードＤ６およびサステイン電圧源Ｖｓに繋がれる電流パスが形成される。この際、パネルキャパシタＣｐはＴ0期間に続いて、その内部に貯蔵されたエネルギーの中の一部を第1インダクタＬ１に供給するようになる。これによって、パネルキャパシタＣｐに充電された電圧は減少され、第1インダクタＬ１に流れる正極性（＋）の電流はサステイン電圧源Ｖｓに回収されるため、第1インダクタＬ１に流れる電流は減少される。
Ｔ２期間にハイ状態の第1スイッチング信号に応じて第1スイッチＳ１がターンオンされる。この際、第1スイッチＳ１は第2スイッチＳ２がターンオフされた以後、所定の時間、即ち、100ｎｓないし500ｎｓの以後にターンオンされる。これに従って、図11に示されたもののように、サステイン電圧源Ｖｓ、第1スイッチＳ１およびパネルキャパシタＣｐのスキャン電極Ｙに繋がれる電流パスが形成される。これによって、パネルキャパシタＣｐは正極性（＋）のサステイン電圧Ｖｓを維持するようになる。
Ｔ３期間にロー状態の第1スイッチング信号とハイ状態の第2スイッチング信号に応じて第1スイッチＳ１はターンオフされ、第2スイッチＳ２がターンオンされる。これに従って、図9に示されたもののように、パネルキャパシタＣｐのスキャン電極Ｙ、第1インダクタＬ１、第1ダイオードＤ１、第1ノードＮ１、第2スイッチＳ２、第2ノードＮ２、第2ダイオードＤ２およびソースキャパシタＣｓに繋がれる電流パスが形成される。これによって、パネルキャパシタＣｐ、第1インダクタＬ１およびソースキャパシタＣｓは共振ルーフを形成するようになる。この際、パネルキャパシタＣｐは第1インダクタＬ１とのＬＣ共振によって、その内部に貯蔵されたエネルギーを第1インダクタＬ１に供給するようになる。これに従って、第2インダクタＬ２とカップリングされるように接続された第1インダクタＬ１には、図5に示されたもののように正極性（＋）の電流が流れるようになる。この際、第1インダクタＬ１に貯蔵されたエネルギーが最大になると、即ち、第1インダクタＬ１に流れる電流が最大になると、第1インダクタＬ１はソースキャパシタＣｓとのＬＣ共振によって、その内部に貯蔵されたエネルギーをソースキャパシタＣｓに供給するようになる。これによって、パネルキャパシタＣｐに貯蔵されたエネルギーはソースキャパシタＣｓに回収され、第1インダクタＬ１に流れる電流は減少される。以後、Ｔ０以前の期間の動作がＴ０ないしＴ２期間の間、持続される。その次、Ｔ０期間からＴ３期間まで繰り返して動作される。
一方、第2エネルギー回収装置８２は第1エネルギー回収装置８０と交代に動作しながらパネルキャパシタＣｐに駆動電圧を供給するようになる。従って、パネルキャパシタＣｐには互いに反対の極性を有するサステイン電圧Ｖｓが供給される。このように、パネルキャパシタＣｐに互いに反対の極性を有するサステイン電圧Ｖｓが供給されることによって放電セルからサステイン放電が発生されるようになる。
このようなＰＤＰの駆動方法において、ＰＤＰの画面負荷が多い場合にはＴ１期間は省略される。これはＰＤＰの画面負荷が多い場合にはＴ１期間が省略され、サステインパルスの2次上昇がなくても負荷影響により自然にダブル放電（Double Discharging）が誘導される可能性があるためである。
このように、本発明の第1実施の形態に従うＰＤＰのエネルギー回収装置および方法には、画像を表示するためのサステイン期間に第1ないし第3スイッチＳ１ないしＳ３を全部ターンオフさせＰＤＰをダブル放電させることによって発光効率を向上させることができるため、ＰＤＰの負荷影響（Load Effect）が減少されることによって、さらに良好な映像を示すことが可能になる。また、第2インダクタＬ２のインダクタンスを第1インダクタＬ１のインダクタンスより大きくし、パネルキャパシタＣｐの充電時間は速くし、放電時間は遅くすることによって、放電効率およびエネルギー回収効率を向上させることが可能になる。
図12は本発明の第2実施の形態に従うプラズマ表示装置のエネルギー回収装置を示す図面である。
図12を参照すると、本発明の第2実施の形態に従うプラズマ表示装置のエネルギー回収装置は、スキャン電極Ｙおよびサステイン電極Ｚを有するパネルキャパシタＣｐと、パネルキャパシタＣｐのスキャン電極Ｙおよびサステイン電極Ｚにサステイン電圧を供給するための第1および第2エネルギー回収装置１３０、１３２を備える。
第1エネルギー回収装置１３０はパネルキャパシタＣｐにサステイン電圧Ｖｓを供給するためのサステイン電圧源Ｖｓと、パネルキャパシタＣｐに貯蔵されたエネルギーを回収するためのソースキャパシタＣｓと、ソースキャパシタＣｓとパネルキャパシタＣｐのスキャン電極Ｙの間に並列に接続された第1および第2インダクタＬ１、Ｌ２と、サステイン電圧源ＶｓとパネルキャパシタＣｐのスキャン電極Ｙの間に接続された第2スイッチＳ２と、パネルキャパシタＣｐのスキャン電極Ｙと基底電圧源ＧＮＤの間に接続された第4スイッチＳ４と、第1インダクタＬ１とソースキャパシタＣｓの間に直列に接続された第1ダイオードＤ１および第3スイッチＳ３と、ソースキャパシタＣｓと第2インダクタＬ２の間に直列に接続された第1スイッチＳ１および第2ダイオードＤ２と、第1ダイオードＤ１および第3スイッチＳ３の間の第1ノードＮ１とサステイン電圧源Ｖｓの間に接続された第3ダイオードＤ３と、基底電圧源ＧＮＤと第1スイッチＳ１および第2ダイオードＤ２の間の第2ノードの間に接続された第4ダイオードＤ４とを備える。
パネルキャパシタＣｐはＰＤＰのスキャン電極Ｙとサステイン電極Ｚとの間に形成される静電容量を等価的に示したものである。このようなパネルキャパシタＣｐは互いに反対の極性を有するサステイン電圧によってサステイン放電を発生させる。
ソースキャパシタＣｓはその内部に貯蔵されたエネルギーをパネルキャパシタＣｐに供給してパネルキャパシタＣｐを充電させることと共に、パネルキャパシタＣｐに充電されたエネルギーを回収する。
第1および第2インダクタＬ１、Ｌ２はカップリングされるよう、パネルキャパシタＣｐとソースキャパシタＣｓの間に並列に接続され、第1ないし第4スイッチＳ１ないしＳ４のスイッチングに応じてパネルキャパシタＣｐからエネルギーを回収して貯蔵することと共に、ソースキャパシタＣｓからエネルギーを回収して貯蔵する。この際、第1インダクタＬ１はソースキャパシタＣｓとのＬＣ共振によって貯蔵されたエネルギーをソースキャパシタＣｓに供給し、第2インダクタＬ２はパネルキャパシタＣｐとのＬＣ共振によって貯蔵されたエネルギーをパネルキャパシタＣｐに供給する。このような第1および第2インダクタＬ１、Ｌ２は同一なインダクタンスを有することとか互いに異なるインダクタンスを有することができる。この際、第1および第2インダクタＬ１、Ｌ２が同一なインダクタンスを有するとパネルキャパシタＣｐの充/放電時間を同一にすることができる。反面、第2インダクタＬ２のインダクタンスを第1インダクタＬ１のインダクタンスより大きくすると、パネルキャパシタＣｐの充電時間は速くなり、放電時間は遅くなるため、放電効率およびエネルギー回収効率を向上させることが可能になる。
第1スイッチＳ１は第1スイッチング信号に応じてスイッチングされ、ソースキャパシタＣｓを第2ノードＮ２に電気的に接続させる。これによって、ソースキャパシタＣｓに貯蔵されたエネルギーが第2インダクタＬ２を通じてパネルキャパシタＣｐに供給される。第2スイッチＳ２は第2スイッチング信号に応じてスイッチングされ、サステイン電圧源ＶｓをパネルキャパシタＣｐのスキャン電極Ｙに電気的に接続させる。これによって、サステイン電圧源Ｖｓからのサステイン電圧ＶｓがパネルキャパシタＣｐのスキャン電極Ｙに供給される。第3スイッチＳ３は第３スイッチング信号に応じてスイッチングされ、第1ノードＮ１をソースキャパシタＣｓに電気的に接続させる。これによって、パネルキャパシタＣｐに貯蔵されたエネルギーが第1インダクタＬ１を通じてソースキャパシタＣｓに供給される。第4スイッチＳ４は第4スイッチング信号に応じてスイッチングされ、基底電圧源ＧＮＤとパネルキャパシタＣｐのスキャン電極Ｙを電気的に接続させる。これによって、パネルキャパシタＣｐのスキャン電極Ｙに基底電圧ＧＮＤが供給される。このような第1ないし第4スイッチＳ１ないしＳ４は第1ないし第４スイッチング信号に応じてターンオンおよびターンオフされながら電流の流れを制御する。そして、第1ないし第４スイッチＳ１ないしＳ４の各々は半導体スイッチ素子、例えば、MOSFET、IGBT、SCR、BJTのうち、何れか一つに構成される。
第1ダイオードＤ１はソースキャパシタＣｓからの逆電流を防ぐため、第1インダクタＬ１と第1ノードＮ１との間に接続され、第2ダイオードＤ２はパネルキャパシタＣｐからの逆電流を防ぐため、第2ノードＮ２と第2インダクタＬ２との間に接続される。また、第3ダイオードＤ３はサステイン電圧源Ｖｓからの逆電流を防ぐため、第1ノードＮ１とサステイン電圧源Ｖｓとの間に接続され、第4ダイオードＤ４は第2ノードＮ２の電圧を維持するため、基底電圧源ＧＮＤと第2ノードＮ２との間に接続される。
第2エネルギー回収装置１３２は第1エネルギー回収装置１３０と同一に構成されるか、または従来の回路に具現されることができる。一方、第1エネルギー回収装置１３０が従来の回路に具現され、第2エネルギー回収装置１３２が図１２の第1エネルギー回収装置８０に具現されることもできる。
図13は図12に示されたスイッチのオン/オフタイミングとパネルキャパシタに印加される電圧およびインダクタの電流を示すタイミング図および波形図である。
ここで、ソースキャパシタＣｓにサステイン電圧Ｖｓが貯蔵されていると仮定して説明する。
図13を参照すると、まずＴ0期間の以前にハイ状態の第4スイッチング信号に応じて第4スイッチＳ４がターンオンされる。これに従って、図14に示されたもののように、基底電圧源ＧＮＤ、パネルキャパシタＣｐ、第4スイッチＳ４および基底電圧源ＧＮＤに繋がれるルーフが形成される。これによって、パネルキャパシタＣｐのスキャン電極Ｙには基底電圧源ＧＮＤが供給されるため、パネルキャパシタＣｐは基底電圧ＧＮＤを維持するようになる。
Ｔ0期間にロー状態の第4スイッチング信号とハイ状態の第1スイッチング信号に応じて第4スイッチＳ４はターンオフされ、第1スイッチＳ１がターンオンされる。この際、第1スイッチング信号はパネルキャパシタＣｐにサステイン電圧Ｖｓが充電される期間の１/４周期以上の時間の間、ハイ状態を維持する。これに従って、第1スイッチング信号が１/４周期になる瞬間までハイ状態を維持すると、図15に示されたもののように、ソースキャパシタＣｓ、第1スイッチＳ１、第2ノードＮ２、第2ダイオードＤ２、第2インダクタＬ２およびパネルキャパシタＣｐのスキャン電極Ｙに繋がれる電流パスが形成される。この際、ソースキャパシタＣｓ、第2インダクタＬ２およびパネルキャパシタＣｐは共振ルーフを形成するようになる。これによって、ソースキャパシタＣｓは第2インダクタＬ２とのＬＣ共振によって、その内部に貯蔵されたエネルギーを第2インダクタＬ２に供給するようになる。これに従って、第2インダクタＬ２には、図13に示されたもののように、正極性（＋）の電流が流れるようになる。即ち、第2インダクタＬ２はソースキャパシタＣｓから供給されるエネルギーを貯蔵するようになる。この際、第2インダクタＬ２に貯蔵されたエネルギーが最大になる時点、即ち、第2インダクタＬ２に流れる電流が最大になると、第2インダクタＬ２はパネルキャパシタＣｐとのＬＣ共振によって、その内部に貯蔵されたエネルギーをパネルキャパシタＣｐに供給するようになる。これに従って、パネルキャパシタＣｐは基底電圧源ＧＮＤからサステイン電圧Ｖｓに上昇する電圧が充電され、第2インダクタＬ２に流れる電流は減少される。
Ｔ１期間にハイ状態の第3スイッチング信号に応じて第3スイッチＳ３がターンオンされる。この際、第3スイッチング信号は１/４周期時点の以前にロー状態からハイ状態に変換されるが、第1スイッチング信号と同一時点にハイ状態に変換される可能性もある。また、第3スイッチング信号は１/４周期の以後にもオン状態を維持する。これによって、第3スイッチＳ３は１/４周期の以後、即ち、第2インダクタＬ２に流れる電流が０になる時点の以後にもオン状態を維持するようになる。これに従って、ソースキャパシタＣｓ、第1スイッチＳ１、第2ノードＮ２、第2ダイオードＤ２、第2インダクタＬ２およびパネルキャパシタＣｐのスキャン電極Ｙに繋がれる第1電流パスが形成され、図16に示されたもののように、パネルキャパシタＣｐのスキャン電極Ｙ、第1インダクタＬ１、第1ダイオードＤ１、第1ノードＮ１、第3スイッチＳ３およびソースキャパシタＣｓに繋がれる第2電流パスが形成される。この際、第1電流パスはソースキャパシタＣｓ、第2インダクタＬ２およびパネルキャパシタＣｐに影響を及ぼさないため、詳細な説明は省略する。第2電流パスが形成されるとパネルキャパシタＣｐ、第1インダクタＬ１およびソースキャパシタＣｓは共振ルーフを形成するようになる。この際、パネルキャパシタＣｐは第1インダクタＬ１とのＬＣ共振によって、その内部に貯蔵されたエネルギーを第1インダクタＬ１に供給するようになる。これに従って、第2インダクタＬ２とカップリングされるように接続された第1インダクタＬ１には、図13に示されたもののように、正極性（＋）の電流が流れるようになる。即ち、第1インダクタＬ１はパネルキャパシタＣｐから供給されるエネルギーを貯蔵するようになる。この際、第3スイッチング信号はパネルキャパシタＣｐに貯蔵されたエネルギーが第1インダクタＬ１に全部供給される程の時間の間、ハイ状態を維持しないため、図13に示されたもののように、第1インダクタＬ１に流れる電流は第2インダクタＬ２に流れる電流より小さな電流が流れるようになる。これに従って、パネルキャパシタＣｐはその内部に貯蔵されたエネルギーのうち、所定のエネルギーを放電するようになる。
Ｔ２期間にロー状態の第3スイッチング信号に応じて第3スイッチＳ３がターンオフされる。じれに従って、ソースキャパシタＣｓ、第1スイッチＳ１、第2ノードＮ２、第2ダイオードＤ２、第2インダクタＬ２およびパネルキャパシタＣｐのスキャン電極Ｙに繋がれる第1電流パスが形成され、図17に示されたもののように、基底電圧源ＧＮＤ、パネルキャパシタＣｐ、第1インダクタＬ１、第1ダイオードＤ１、第1ノードＮ１、第3ダイオードＤ３およびサステイン電圧源Ｖｓに繋がれる第2電流パスが形成される。この際、第1電流パスはソースキャパシタＣｓ、第2インダクタＬ２およびパネルキャパシタＣｐに何の影響も及ぼさない。第2電流パスが形成されると第1インダクタＬ１に流れる正極性（＋）の電流はサステイン電圧源Ｖｓに回収されるため、第1インダクタＬ１に流れる電流は減少される。
Ｔ３期間にロー状態の第3スイッチング信号とハイ状態の第2スイッチング信号に応じて第3スイッチＳ３はターンオフされ、第2スイッチＳ２がターンオンされる。この際、第2スイッチング信号は第3スイッチング信号がロー状態に変わった以後、所定の時間、即ち、１００ｎｓないし５００ｎｓの以後にハイ状態に変わる。これによって、第2スイッチＳ２は第3スイッチＳ３がターンオフされた以後、所定の時間、即ち、１００ｎｓないし５００ｎｓの以後にターンオンされる。第2スイッチＳ２がターンオンされると、ソースキャパシタＣｓ、第1スイッチＳ１、第2ノードＮ２、第2ダイオードＤ２、第2インダクタＬ２およびパネルキャパシタＣｐのスキャン電極Ｙに繋がれる第1電流パスが形成され、図18に示されたもののように、サステイン電圧源Ｖｓ、第2スイッチＳ２およびパネルキャパシタＣｐのスキャン電極Ｙに繋がれる第2電流パスが形成される。この際、第1電流パスはソースキャパシタＣｓ、第2インダクタＬ２およびパネルキャパシタＣｐに何の影響も及ぼさない。第2電流パスが形成されるとパネルキャパシタＣｐは正極性（＋）のサステイン電圧Ｖｓを維持するようになる。
Ｔ４期間にロー状態の第1スイチング信号とハイ状態の第2スイチング信号に応じて第1スイッチＳ１はターンオフされ、第2スイッチＳ２は以前のオン状態を維持する。これに従って、図18に示されたもののように、サステイン電圧源Ｖｓ、第2スイッチＳ２およびパネルキャパシタＣｐのスキャン電極Ｙに繋がれる電流パスが形成されるため、パネルキャパシタＣｐはＴ３期間と同様に正極性（＋）のサステイン電圧Ｖｓを維持するようになる。
Ｔ５期間にロー状態の第2スイッチング信号とハイ状態の第3スイッチング信号に応じて第2スイッチＳ２はターンオフされ、第3スイッチＳ３がターンオンされる。これに従って、図19に示されたもののように、パネルキャパシタＣｐのスキャン電極Ｙ、第1インダクタＬ１、第1ダイオードＤ１、第1ノードＮ１、第3スイッチＳ３およびソースキャパシタＣｓに繋がれる電流パスが形成される。この際、パネルキャパシタＣｐ、第1インダクタＬ１およびソースキャパシタＣｓは共振ルーフを形成するようになる。これによって、パネルキャパシタＣｐは第1インダクタＬ１とのＬＣ共振によって、その内部に貯蔵されたエネルギーを第1インダクタＬ１に供給するようになる。これに従って、第2インダクタＬ２とカップリングされるように接続された第1インダクタＬ１には、図13に示されたもののように、正極性（＋）の電流が流れるようになる。この際、第1インダクタＬ１に貯蔵されたエネルギーが最大になると、即ち、第1インダクタＬ１に流れる電流が最大になると、第1インダクタＬ１はソースキャパシタＣｓとのＬＣ共振によってその内部に貯蔵されたエネルギーをソースキャパシタＣｓに供給するようになる。これによって、パネルキャパシタＣｐに貯蔵されたエネルギーはソースキャパシタＣｓに回収され、第1インダクタＬ１に流れる電流は減少される。
Ｔ６期間にハイ状態の第4スイッチング信号に応じて第4スイッチＳ４がターンオンされる。これに従って、図20に示されたもののように、パネルキャパシタＣｐのスキャン電極Ｙ、第1インダクタＬ１、第1ダイオードＤ１、第1ノードＮ１、第3スイッチＳ３およびソースキャパシタＣｓに繋がれる第1電流パスと基底電圧源ＧＮＤ、パネルキャパシタＣｐ、第4スイッチＳ４および基底電圧源ＧＮＤに繋がれる第2電流パスが形成される。この際、第1電流パスはソースキャパシタＣｓ、第2インダクタＬ２およびパネルキャパシタＣｐに何の影響も及ぼさない。第2電流パスが形成されるとパネルキャパシタＣｐは基底電圧ＧＮＤを維持するようになる。
Ｔ６期間の以後にはロー状態の第3スイッチング信号に応じて第3スイッチＳ３はターンオフされる。これに従って、図14に示されたもののように、基底電圧源ＧＮＤ、パネルキャパシタＣｐ、第4スイッチＳ４および基底電圧源ＧＮＤに繋がれる電流パスが形成されるため、パネルキャパシタＣｐはＴ６期間と同様に基底電圧ＧＮＤを維持するようになる。この際、第3スイッチング信号がロー状態になる瞬間、第4スイッチング信号がハイ状態になるとＴ６期間で第1電流パスは形成されなく、Ｔ６期間の以後、即ち、Ｔ０期間の以前の動作がすぐ発生される。このようなＴ６期間の以後の動作はＴ０期間ないしＴ６期間の間、維持される。その次、Ｔ０期間からＴ６期間まで繰り返して動作される。
一方、第2エネルギー回収装置１３２は第1エネルギー回収装置１３０と交代に動作しながらパネルキャパシタＣｐに駆動電圧を供給するようになる。従って、パネルキャパシタＣｐには互いに反対の極性を有するサステイン電圧Ｖｓが供給されるようになる。このようにパネルキャパシタＣｐに互いに反対の極性を有するサステイン電圧Ｖｓが供給されることによって放電セルからサステイン放電が発生される。
以上、本発明の第2実施の形態に従うプラズマ表示装置は第1スイッチＳ１がオン状態を維持する期間中の一部の期間に第3スイッチＳ３をターンオンおよびターンオフさせ、パネルキャパシタＣｐに貯蔵されたエネルギーの中の一部を放電、即ち、ダブル放電させたが、ＰＤＰの画面負荷が多い場合、第1スイッチＳ１がオン状態を維持する間、第3スイッチＳ３をターンオンさせない可能性もある。
このように本発明の第2実施の形態に従うプラズマ表示装置は第1ないし第4スイッチＳ１ないしＳ４のスイッチングタイミングを調節してＰＤＰをダブル放電させることによって発光効率を向上させることが可能になり、ＰＤＰの負荷影響（Load Effect）が減少されることによって、さらに良好な映像を示すことが可能になる。尚、第2インダクタＬ２のインダクタンスを第1インダクタＬ１のインダクタンスより大きくし、パネルキャパシタＣｐの充電時間は速くし、放電時間は遅くすることによって放電効率およびエネルギー回収効率を向上させることが可能になる。
本発明の第3実施の形態に従うプラズマ表示装置およびその駆動方法はビデオデータ量に応じて各サブフィールドのロード量を計算し、サブフィールドのロード量が２０％ないし５０％の間の値に計算されると、前述の実施の形態から説明された二重放電サステインパルスを発生する。反面、本発明に従う表示装置およびその駆動方法はサブフィールドのロード量が50％以上であると、既存の回路を用いて既存のサステインパルスを発生する。一方、サブフィールドのロード量が100％以上であると、当該サブフィールドで画面内の全てのセルがアドレス放電によって選択されサステイン放電が発生されることを意味する。
前述のように、本発明に従うプラズマ表示装置およびその駆動方法は一つのサステインパルスからＰＤＰの放電セルを二回以上放電させることによって放電電流を減少させることが可能になり、一つのサステインパルスから二回以上放電を発生させることによって放電効率と発光効率を向上させることが可能になる。また、本発明に従うプラズマ表示装置およびその駆動方法はＰＤＰの負荷が大きい場合、自然に発生される二重放電と同様にサステインパルスの変調を用いてＰＤＰの放電セルを二重放電させることによってＰＤＰの負荷影響を減少させることが可能になり、ＰＤＰの容量性負荷の充電時間を制御するインダクタのインダクタンスを放電時間を制御するインダクタのインダクタンスより大きくし、充電時間は速くし、放電時間は遅くしてＰＤＰの放電効率およびエネルギー回収効率を向上させることが可能になる。
以上、説明した内容により、当業者であれば、本発明の技術思想を逸脱しない範囲内で種々なる変更および修正が可能であることが分かる。従って、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定めなければならない。
従来の３電極交流面放電型ＰＤＰを示す斜視図である。 従来のＰＤＰのエネルギー回収装置を示す回路図である。 図2に示したスイッチのオン/オフタイミングとパネルキャパシタの出力波形を示すタイミング図および波形図である。 本発明の第1実施の形態に従うプラズマ表示装置のエネルギー回収装置を示す回路図である。 図4のエネルギー回収装置により発生されるサステインパルスと放電電流を示す波形図である。 図4のエネルギー回収装置により発生されるサステインパルスと放電電流を示す波形図である。 図4に示したスイッチのオン/オフタイミングとパネルキャパシタの出力波形を示すタイミング図および波形図である。 図6に示したＴ０期間の以前に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図6に示したＴ０期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図6に示したＴ０およびＴ３期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図6に示したＴ１期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図6に示したＴ２期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 本発明の第2実施の形態に従うプラズマ表示装置のエネルギー回収装置を示す図面である。 図１２に示したスイッチのオン/オフタイミングとパネルキャパシタの出力波形を示すタイミング図および波形図である。 図１３に示したＴ０期間の以前に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図１３に示したＴ０期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図１３に示したＴ１期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図１３に示したＴ２期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図１３に示したＴ３期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図１３に示したＴ５期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。 図１３に示したＴ６期間に、スイッチのオン/オフ状態に応じる電流パスを示す回路図である。

Claims (60)

  1. 容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記容量性負荷と前記サステイン電圧源の間に接続される第1スイッチと；前記第1電流パス上の第1ノードと前記第2電流パス上の第2ノードの間に接続される第2スイッチと；前記容量性負荷と基底電圧源の間に接続される第3スイッチと；前記スイッチを制御して一サステインパルスから第1放電と第2放電を発生させるスイッチ制御回路とを備えることを特徴とするプラズマ表示装置。
  2. 前記第1インダクタと前記第1ノードの間に接続された第1ダイオードと；前記第2ノードと前記ソースキャパシタの間に接続された第2ダイオードと；前記ソースキャパシタと前記第1ノードの間に接続された第3ダイオードと；前記第2ノードと前記第2インダクタの間に接続された第4ダイオードと；前記基底電圧源と前記第2ノードの間に接続された第5ダイオードと；前記第1ノードと前記サステイン電圧源の間に接続された第6ダイオードとをさらに備えることを特徴とする請求項１に記載のプラズマ表示装置。
  3. 前記第1スイッチは前記サステイン電圧源と前記容量性負荷の間の電流パスを形成することを特徴とする請求項１に記載のプラズマ表示装置。
  4. 前記第2スイッチは前記一サステインパルス期間の間、前記第2インダクタに流れる電流が０になる時点の以後にもオン状態を維持することを特徴とする請求項１に記載のプラズマ表示装置。
  5. 前記第2スイッチは前記第2インダクタから電流が流れ始まる前にオン状態に転換され、前記一サステインパルス期間の間、電流が前記第2インダクタに流れる際に前記オン状態を維持することを特徴とする請求項１に記載のプラズマ表示装置。
  6. 前記第2スイッチは前記第1ノードと前記第2ノードとの間の電流パスを形成することを特徴とする請求項１に記載のプラズマ表示装置。
  7. 前記第3スイッチは前記容量性負荷と前記基底電圧源とを接続させるためのルーフを形成することを特徴とする請求項１に記載のプラズマ表示装置。
  8. 前記第2インダクタに流れる電流が０になる時点の以後に前記容量性負荷のエネルギーにより前記第1インダクタの電流が変わることを特徴とする請求項１に記載のプラズマ表示装置。
  9. 前記第1インダクタに電流が流れる間、前記第1および第3スイッチはオフ状態を維持することを特徴とする請求項8に記載のプラズマ表示装置。
  10. 前記第1スイッチは前記一サステインパルス期間の間、前記第2スイッチがターンオフされた以後、所定の時間の後にターンオンされることを特徴とする請求項１に記載のプラズマ表示装置。
  11. 前記所定の時間は100ｎｓないし500ｎｓであることを特徴とする請求項10に記載のプラズマ表示装置。
  12. 前記第1および第2インダクタは同一なインダクタンスを有することを特徴とする請求項１に記載のプラズマ表示装置。
  13. 前記第1インダクタは第2インダクタと異なるインダクタンスを有することを特徴とする請求項１に記載のプラズマ表示装置。
  14. 前記第2インダクタは前記第1インダクタより大きなインダクタンスを有することを特徴とする請求項13に記載のプラズマ表示装置。
  15. 前記第1インダクタのコイルと前記第2インダクタのコイルは一つのコアに捲かれることを特徴とする請求項１に記載のプラズマ表示装置。
  16. 容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記ソースキャパシタと前記第2インダクタの間に接続された第1スイッチと；前記サステイン電圧源と前記容量性負荷の間に接続された第2スイッチと；前記第1電流パス上で前記ソースキャパシタと前記第1インダクタの間に接続された第3スイッチと；前記容量性負荷と基底電圧源の間に接続された第4スイッチと；前記スイッチを制御して一サステインパルスから第1放電と第2放電を発生させるスイッチ制御回路とを備えることを特徴とするプラズマ表示装置。
  17. 前記第1インダクタと前記第3スイッチの間に接続された第1ダイオードと；前記第1スイッチと前記第2インダクタの間に接続された第2ダイオードと；前記第3スイッチおよび第1ダイオードの間の第1ノードと前記サステイン電圧源の間に接続された第3ダイオードと；前記第1スイッチおよび第2ダイオードの間の第2ノードと前記基底電圧源の間に接続された第4ダイオードとをさらに備えることを特徴とする請求項16に記載のプラズマ表示装置。
  18. 前記第1スイッチは前記ソースキャパシタと前記容量性負荷の間の電流パスを形成することを特徴とする請求項16に記載のプラズマ表示装置。
  19. 前記第1スイッチは前記第2インダクタに電流が流れる間にはオン状態であり、前記第2インダクタに流れる電流が0になる時点の以後にもオン状態を維持することを特徴とする請求項16に記載のプラズマ表示装置。
  20. 前記第3スイッチは前記第1スイッチがオン状態である際にターンオンされることを特徴とする請求項19に記載のプラズマ表示装置。
  21. 前記第3スイッチは前記容量性負荷と前記ソースキャパシタとの間の電流パスを形成することを特徴とする請求項20に記載のプラズマ表示装置。
  22. 前記第3スイッチは前記第2インダクタに流れる電流が0になる時点の以後にターンオンされることを特徴とする請求項20に記載のプラズマ表示装置。
  23. 前記第2スイッチは前記サステイン電圧源と前記容量性負荷との間の電流パスを形成することを特徴とする請求項16に記載のプラズマ表示装置。
  24. 前記第2スイッチは前記第3スイッチがターンオフされた後、所定の時間の後にターンオンされることを特徴とする請求項23に記載のプラズマ表示装置。
  25. 前記所定の時間は100ｎｓないし500ｎｓであることを特徴とする請求項24に記載のプラズマ表示装置。
  26. 前記第4スイッチは前記容量性負荷に前記基底電圧源を接続させることを特徴とする請求項16に記載のプラズマ表示装置。
  27. 前記第1インダクタは前記第2インダクタと異なるインダクタンスを有することを特徴とする請求項16に記載のプラズマ表示装置。
  28. 前記第2インダクタは前記第1インダクタより大きなインダクタンスを有することを特徴とする請求項27に記載のプラズマ表示装置。
  29. 前記第1インダクタのコイルと前記第2インダクタのコイルは一つのコアに捲かれることを特徴とする請求項16に記載のプラズマ表示装置。
  30. 容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記容量性負荷と前記サステイン電圧源の間に接続される第1スイッチと；前記第1電流パス上の第1ノードと前記第2電流パス上の第2ノードの間に接続される第2スイッチと；前記容量性負荷と基底電圧源の間に接続される第3スイッチとを備え、前記第1インダクタと前記第2インダクタは磁気的にカップリングされることを特徴とするプラズマ表示装置。
  31. 前記第1インダクタのコイルと前記第2インダクタのコイルは一つのコアに捲かれることを特徴とする請求項30に記載のプラズマ表示装置。
  32. 前記スイッチを制御して一サステインパルスから少なくとも二回以上放電を発生させるスイッチ制御回路をさらに備えることを特徴とする請求項30に記載のプラズマ表示装置。
  33. 容量性負荷と；ソースキャパシタと；サステイン電圧を発生するサステイン電圧源と；前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタと；前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成される第2インダクタと；前記ソースキャパシタと前記第2インダクタの間に接続された第1スイッチと；前記サステイン電圧源と前記容量性負荷の間に接続された第2スイッチと；前記第1電流パス上で前記ソースキャパシタと前記第1インダクタの間に接続された第3スイッチと；前記容量性負荷と基底電圧源の間に接続された第4スイッチとを備え；前記第1インダクタと前記第2インダクタは磁気的にカップリングされることを特徴とするプラズマ表示装置。
  34. 前記第1インダクタのコイルと前記第2インダクタのコイルは一つのコアに捲かれることを特徴とする請求項33に記載のプラズマ表示装置。
  35. 前記スイッチを制御して一サステインパルスから少なくとも二回以上放電を発生させるスイッチ制御回路をさらに備えることを特徴とする請求項33に記載のプラズマ表示装置。
  36. 容量性負荷と；前記容量性負荷の第1電極にサステインパルスを供給する第1駆動部と；前記容量性負荷の第2電極に前記サステインパルスを供給する第2駆動部とを備え；前記第1および第2駆動部から発生される少なくとも一つのサステインパルスの中、少なくとも何れか一つは電圧が第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇することを特徴とするプラズマ表示装置。
  37. サブフィールドのデータ量が20％ないし50％である際、前記サステインパルスの電圧が第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇することを特徴とする請求項36に記載のプラズマ表示装置。
  38. 前記サステインパルスの電圧が第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇して一サステインパルス期間の間に少なくとも二つの放電を起こすことを特徴とする請求項36に記載のプラズマ表示装置。
  39. 前記第1および第2電圧は実質的に同一であることを特徴とする請求項36に記載のプラズマ表示装置。
  40. 容量性負荷と；前記容量性負荷の第1電極にサステインパルスを供給する第1駆動部と；前記容量性負荷の第2電極に前記サステインパルスを供給する第2駆動部と；前記第1および第2駆動部から発生される少なくとも一つのサステインパルスを変造し、サブフィールドのデータ量に応じて一サステインパルス期間の間、第1放電と第2放電を発生させる制御部とを備えることを特徴とするプラズマ表示装置。
  41. 前記制御部は前記サブフィールドのデータ量が20％ないし50％である際、前記サステインパルスを変造し、前記サステインパルスの電圧を第1電圧まで1次上昇させた後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇させることを特徴とする請求項40に記載のプラズマ表示装置。
  42. 容量性負荷、ソースキャパシタ、サステイン電圧源、前記容量性負荷から前記ソースキャパシタ側に電流が流れる第1電流パス上に形成される第1インダクタ、前記ソースキャパシタから前記容量性負荷側に電流が流れる第2電流パス上に形成され、前記第1インダクタとカップリングされるように並列接続された第2インダクタを備えるプラズマ表示装置の駆動方法において、前記容量性負荷に基底電圧を供給する段階と；前記ソースキャパシタからのエネルギーを前記第2インダクタに貯蔵する段階と；前記第2インダクタに貯蔵されたエネルギーを前記容量性負荷に供給して前記容量性負荷を充電する段階と；前記容量性負荷に貯蔵されたエネルギーを放電する段階と；前記サステイン電圧源からのサステイン電圧を前記容量性負荷に供給する段階と；前記容量性負荷からのエネルギーを前記第1インダクタに貯蔵する段階と；前記第1インダクタに貯蔵されたエネルギーを前記ソースキャパシタに貯蔵して前記ソースキャパシタを充電させる段階とを含むことを特徴とするプラズマ表示装置の駆動方法。
  43. 前記容量性負荷に前記基底電圧を供給する段階は、基底電圧源と前記容量性負荷との間に接続されたスイッチをターンオンさせ、前記容量性負荷を前記基底電圧源に接続させるルーフを形成する段階を含むことを特徴とする請求項42に記載のプラズマ表示装置の駆動方法。
  44. 前記ソースキャパシタからのエネルギーを前記第2インダクタに貯蔵する段階は、前記ソースキャパシタと前記第2インダクタの間に接続されたスイッチをターンオンさせ、前記ソースキャパシタと前記容量性負荷の間に電流パスを形成する段階を含むことを特徴とする請求項42に記載のプラズマ表示装置の駆動方法。
  45. 前記スイッチは前記第2インダクタに流れる電流が0になる時点の以後にもオン状態を維持することを特徴とする請求項44に記載のプラズマ表示装置の駆動方法。
  46. 前記容量性負荷からのエネルギーを前記第1インダクタに貯蔵する段階と；前記第1インダクタに貯蔵されたエネルギーを前記サステイン電圧源に供給する段階とをさらに含むことを特徴とする請求項42に記載のプラズマ表示装置の駆動方法。
  47. 前記サステイン電圧を前記容量性負荷に供給する段階は、前記サステイン電圧源と前記容量性負荷との間に接続されたスイッチをターンオンさせ、前記サステイン電圧源と前記容量性負荷との間の電流パスを形成する段階を含むことを特徴とする請求項42に記載のプラズマ表示装置の駆動方法。
  48. 前記スイッチは前記ソースキャパシタと前記第1インダクタとの間に接続された第2スイッチがターンオフされた以後、所定の時間の後にターンオンされることを特徴とする請求項47に記載のプラズマ表示装置の駆動方法。
  49. 前記所定の時間は100ｎｓないし500ｎｓであることを特徴とする請求項48に記載のプラズマ表示装置の駆動方法。
  50. 前記容量性負荷からのエネルギーを前記第1インダクタに貯蔵する段階と前記第1インダクタに貯蔵されたエネルギーを前記ソースキャパシタに貯蔵して前記ソースキャパシタを充電させる段階は、前記第1インダクタと前記ソースキャパシタとの間に接続されたスイッチをターンオンさせ、前記容量性負荷と前記ソースキャパシタとの間の電流パスを形成する段階を含むことを特徴とする請求項42に記載のプラズマ表示装置の駆動方法。
  51. 前記ソースキャパシタからのエネルギーを前記第2インダクタに貯蔵する段階と前記第2インダクタに貯蔵されたエネルギーを前記容量性負荷に供給して前記容量性負荷を充電する段階は、前記ソースキャパシタと前記第2インダクタとの間に接続されたスイッチをターンオンさせ、前記容量性負荷と前記ソースキャパシタと間の電流パスを形成する段階を含むことを特徴とする請求項42に記載のプラズマ表示装置の駆動方法。
  52. 前記容量性負荷に貯蔵されたエネルギーを放電する段階は、前記容量性負荷からのエネルギーの一部を前記第1インダクタに貯蔵する段階と；前記第1インダクタに貯蔵されたエネルギーを前記ソースキャパシタに供給して前記ソースキャパシタを充電する段階とを含むことを特徴とする請求項42に記載のプラズマ表示装置の駆動方法。
  53. 前記容量性負荷からのエネルギーの一部を前記第1インダクタに貯蔵する段階と、前記第1インダクタに貯蔵されたエネルギーを前記ソースキャパシタに供給して前記ソースキャパシタを充電する段階は前記ソースキャパシタと前記第1インダクタの間に接続されたスイッチをターンオンさせ、前記容量性負荷と前記ソースキャパシタと間の電流パスを形成する段階を含むことを特徴とする請求項52に記載のプラズマ表示装置の駆動方法。
  54. 前記スイッチは前記第2インダクタに流れる電流が0になる時点の以後にもオン状態を維持することを特徴とする請求項53に記載のプラズマ表示装置の駆動方法。
  55. サステインパルスを容量性負荷に供給する段階を含み；前記サステインパルスの電圧は第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇することを特徴とするプラズマ表示装置の駆動装置。
  56. 前記サステインパルスを容量性負荷に供給する段階は、一サステインパルス周期の間、前記容量性負荷から少なくとも二つの放電を起こすことを特徴とする請求項55に記載のプラズマ表示装置の駆動方法。
  57. 前記サステインパルスを容量性負荷に供給する段階は、一サステインパルス周期の間、前記容量性負荷から三つの放電を起こすことを特徴とする請求項55に記載のプラズマ表示装置の駆動方法。
  58. 前記サステインパルスを容量性負荷に供給する段階は、一サステインパルス周期の間、前記容量性負荷から四つの放電を起こすことを特徴とする請求項55に記載のプラズマ表示装置の駆動方法。
  59. サブフィールドに対応するデータ量を判定する段階と；前記サブフィールドのデータ量に基づいてサステインパルスを変造し、一サステインパルス周期の間、容量性負荷から少なくとも二回以上放電を発生させる段階を含むことを特徴とするプラズマ表示装置の駆動方法。
  60. 前記サブフィールドのデータ量が20％ないし50％である際、前記サステインパルスの電圧が第1電圧まで1次上昇した後、前記第1電圧よりは低くて０Ｖよりは高い第2電圧から第3電圧まで2次上昇するように前記サステインパルスが変造されることを特徴とする請求項59に記載のプラズマ表示装置の駆動方法。














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