JP4308837B2 - プラズマディスプレイパネル駆動方法及びプラズマディスプレイ装置 - Google Patents

Description

本発明は、プラズマディスプレイパネル（ＰＤＰ）を備える表示装置（プラズマディスプレイ装置：ＰＤＰ装置）の技術に関し、特に、サブフィールド（サブフレームともいう）駆動制御の維持（サステイン）動作などにおける放電及びその駆動波形に関する。

従来のＰＤＰ装置において、技術的課題の一つに、低消費電力化及び高輝度化のための発光効率［ｌｍ／Ｗ］の向上がある。発光効率向上の手法の一つとしては、特許第３２４２０９６号公報（特許文献１）記載の技術がある。これは、サブフィールド駆動制御のサステイン動作における維持放電において、その放電発光のピークを２つに分離することにより、高効率化を実現するものである。

図７には、従来の第１の技術として、基本的な維持放電の動作例を示している。この動作では、単一の駆動波形（Ｐｘ／Ｐｙ）に対して、それによる放電発光（Ｅ）が概ね１つの山状になり、即ち概ね１つの放電ピーク（５１１）になる（タイミングｔ４）。駆動波形（Ｐｘ／Ｐｙ）の印加電圧値は、−Ｖｓ（負の維持電圧）からＶｓ（正の維持電圧）までである。

図８には、従来の第２の技術として、第１の技術に対して、前記特許文献１記載の技術のように、電力回収回路を用いて放電を開始し、維持放電の放電発光のピークを２つに分離する構成を示している。この動作では、単一の駆動波形（Ｐｘ／Ｐｙ）に対して、それによる放電発光（Ｅ）が２つの放電ピーク（５２１，５２２）に分離する（タイミングｔ１１，ｔ１４）。

図９には、従来の第３の技術として、別の維持放電の動作例を示している。この動作では、単一ではなく２つの駆動波形による構成である。本技術については、特開平９−３１９３２９号公報（特許文献２）に記載されている。
特許第３２４２０９６号公報 特開平９−３１９３２９号公報

従来のＰＤＰ装置のサステイン動作において、維持放電を開始（実施）する時の電極印加電圧値（放電を開始する電圧Ｖｉとする）は、その後の放電を全セルで均一かつ安定的に行う観点で非常に重要な要因である。

前記図７の第１の技術（基本構成例）では、一旦ＬＵ回路によって第１の電圧（Ｖ１）まで上げた後、ＣＵ回路によってＶｉ≒Ｖｓまで上げて維持放電を開始している（タイミングｔ３）。

前記図８の第２の技術では、ＬＵ回路によって維持放電を開始しているので、放電を開始する電圧Ｖｉとしては、Ｖｓよりも低い電圧（Ｖ２）で放電開始することとなる（タイミングｔ３）。

そのため、高効率化のための第２の技術では、放電を開始する電圧が低いことに起因して、ＰＤＰのパネル特性（構造及び駆動方式）及びセル特性（セル間ばらつき）等によっては、特にいわゆるＡＬＩＳ方式の場合には、放電を失敗する可能性が、第１の技術よりも高くなってしまうという問題がある。

本発明は以上のような問題に鑑みてなされたものであり、その目的は、ＰＤＰ装置のサステイン動作などにおける放電及びその駆動波形に係わり、放電の失敗の可能性を減らして安定化しつつ、発光効率を向上できる技術を提供することにある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、少なくとも維持放電を行わせる２種類の電極（Ｘ，Ｙ電極）を備えるＰＤＰの駆動の技術であって、以下に示す技術的手段を備えることを特徴とする。ＰＤＰ装置は、駆動回路などの回路部からＰＤＰの電極に対して駆動波形を印加することにより、当該電極間で放電を発生させる。

本発明のＰＤＰ駆動方法では、ＰＤＰの対象電極に対する、単一の駆動波形（放電波形）の印加により放電を発生させる動作において、放電開始点（放電発光が開始されるタイミング）での電極印加電圧（放電を開始する電圧Ｖｉ）についての高電圧化を試みたものである。即ち、本ＰＤＰ駆動方法及びＰＤＰ装置では、特に、基本構成（第１の技術）に対して、発光効率向上のための第２の技術、即ち単一の駆動波形における放電ピークを分離化（二山化）する構成を適用し、それと共に、放電を開始する電圧Ｖｉを従来の第２の技術の構成よりも高くして例えばＶｓにできる限り近くした構成とする。

前記単一の駆動波形の印加により放電を発生させる動作は、例えばＸ，Ｙ電極に対する対となる単一の駆動波形（維持パルス）の繰り返しの印加によりＸ−Ｙ電極間で維持放電を所定回数発生させるサステイン動作である。前記任意の単一の駆動波形及びそれによる動作は、維持放電のための波形（維持パルス）及びそれによるサステイン動作に限らない。

本ＰＤＰ駆動方法では、任意の単一の駆動波形の生成（出力）において、放電を開始する電圧（Ｖｉ）に固定（クランプ）する動作の制御のためのスイッチ素子をオンする動作を少なくとも２回行うことを特徴とする。換言すれば、最初オフの状態からオン（１回目）し、次にそれをオフし、再びそれをオン（２回目）する動作を行う。即ち、本動作では、例えば維持放電のための駆動波形の立ち上げの場合において、ＬＵオン状態において、プリＣＵオンの後に、メインＣＵオンを行う。立ち下げにより放電を開始する場合も同様である。ＬＵはＬＣ共振による立ち上げ、ＣＵは電圧クランプによる立ち上げのことである。

詳しくは、本動作では、例えば、ＬＵオン状態において、１回目のＣＵオンによる相対的に短いＣＵオン状態でＶｉ≒Ｖｓまで上げ、次に、短いＣＵオフ状態で１回目の放電ピークを形成し、次に、放電が収束する前に２回目のＣＵオンによる相対的に長いＣＵオン状態で第２の放電ピークを形成する。

本ＰＤＰ駆動方法では、具体的には、例えば以下のプロセス（Ｐ０〜Ｐ５）で動作させる。本駆動方法を実行するＰＤＰ装置において、例えばサステイン動作における、Ｘ，Ｙ電極に対する単一の駆動波形である維持パルスを生成及び出力する回路において、ＬＵ回路、ＣＵ回路などを備える。ＬＵ回路は、電力回収回路におけるＬＣ共振動作による波形の立ち上げの制御のための第１のスイッチ素子を含む。ＣＵ回路は、Ｖｓ電源及びパネル容量（Ｃｃ）につながる、Ｖｓへの電圧クランプによる波形の立ち上げの制御のための第２のスイッチ素子を含む。

（Ｐ０）まず、ＬＵ回路（第１のスイッチ素子）をオンする（ｔ１）。これにより、ＬＣ共振によって、波形の電圧値が上がり始める。

（Ｐ１）次に、ＣＵ回路（第２のスイッチ素子）を１回目のオンする（ｔ２）。これにより、波形の電圧値を、ＬＣ共振によって上がった電圧値（Ｖ１）から、放電を開始する電圧Ｖｉとして、Ｖｓまたはできる限りそれに近い値にまで上げる（ｔ３）。

（Ｐ２）その後、上記Ｖｉ≒Ｖｓから、一旦ＣＵ回路（第２のスイッチ素子）をオフする（ｔ３）。これにより、ＬＵ回路（第１のスイッチ素子）のオン状態による放電に切り替える。

（Ｐ３）上記切り替えにより、電圧ドロップ（降下）による放電縮小が起こり、１番目の放電ピークを形成する（ｔ１１）。

（Ｐ４）そして、放電が完全に収束する前に、再度（２回目）、ＣＵ回路（第２のスイッチ素子）をオンにする（ｔ１２）。

（Ｐ５）ＣＵ回路（第２のスイッチ素子）のオン状態において、放電が復活する。波形の電圧値が、おおよそＶｓまで上がる（ｔ１３）。これにより、２回目の放電ピークを形成する（ｔ１４）。

上記プロセスにおいて、ＣＵ回路において波形の電圧値をＶｉ≒Ｖｓまで上昇させた直後に放電を開始させている。そのため、放電の失敗の可能性を第１の技術と同等に抑えることが実現される。更にそれと共に、１回目の放電ピークの放電の主な部分は、第２の技術と同様にＬＵ回路（そのオン状態）で行う。そのため、単一の駆動波形における放電ピークの分離化、及びそれによる発光効率向上の効果は、第２の技術と同等のものが得られる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、ＰＤＰ装置のサステイン動作などにおける放電及びその駆動波形に係わり、放電の失敗の可能性を減らして安定化しつつ、発光効率を向上できる。特に、放電ピークの分離化の構成（第２の技術）を適用した場合において、発光効率向上の効果を損なうことなく、放電の失敗の可能性を第１の技術と同等程度に抑えることができる。

以下、本発明の実施の形態を図面（図１〜図９）に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。

本実施の形態において、図１は、ＰＤＰ装置の全体、図２は、ＰＤＰの構造例、図３は、フィールド及びサブフィールド（ＳＦと略称する）、図４は、その駆動波形例、図５は、維持パルス生成回路、図６は、サステイン動作の構成を示している。また、図７〜図９は、本実施の形態と比較してわかりやすく説明するために、各種従来技術（第１〜第３の技術）のサステイン動作の構成を示している。

以下、図１〜図４を用いて、本実施の形態のＰＤＰ装置及び駆動方法の基本構成を説明する。本ＰＤＰ装置及び駆動方法は、公知技術であるＡＬＩＳ方式の場合の構成である。

＜ＰＤＰ装置＞
図１において、本ＰＤＰ装置（ＰＤＰモジュール）は、ＰＤＰ１０と、ＰＤＰ１０を駆動及び制御するための回路部とを備える。ＰＤＰモジュールは、図示しないシャーシ部に対して、ＰＤＰ１０が貼り付けられて保持され、回路部がＩＣ等で構成され、ＰＤＰ１０と回路部とが電気的に接続される構成である。更にＰＤＰモジュールが外部筐体に収容されることにより、ＰＤＰ装置（製品セット）が構成される。

回路部は、制御回路１１０と、各駆動回路（ドライバ）とを有する。駆動回路は、Ｘ駆動回路１２１、Ｙ駆動回路１２２、スキャンドライバ１２３、及びＡ（アドレス）駆動回路１２５を有する。なお、Ｙ駆動回路１２２は、Ｙ電極２２群の共通駆動用であり、スキャンドライバ１２２は、Ｙ電極２２群の個別駆動用であるが、これらを合わせて１つのＹ電極駆動用の駆動回路と考えてもよい。

ＰＤＰ１０の表示セル（Ｃ）は、平行に配置されるＸ電極（維持電極）２１とＹ電極（走査電極）２２の対による行（ライン：Ｌ）と、それらに垂直に配置されるＡ（アドレス）電極２５による列との交点により構成される。各電極は、それぞれ、対応する駆動回路に対して接続されており、駆動回路からの駆動波形によって駆動される。各駆動回路は、制御回路１１０に接続されており、制御信号により制御される。

制御回路１１０は、各駆動回路を含む本ＰＤＰ装置の全体を制御する。制御回路１１０には、Ｖｓｙｎｃ（垂直同期信号），Ｈｓｙｎｃ（水平同期信号），ＣＬＫ（クロック），Ｄ（表示データ）等が入力される。制御回路１１０は、表示データ（Ｄ）をもとに、ＰＤＰ１０の駆動のための制御信号や表示データ（フィールド及びＳＦデータ）等を生成し、各駆動回路へ出力する。また、図示しない電源回路が、制御回路１１０等の各回路に対し電源供給する。

Ｘ駆動回路１２１は、維持パルス（Ｖｓ）回路１３１、リセット＆アドレス電圧（Ｖｘ）発生回路１３３を備える。Ｙ駆動回路１２２は、維持パルス（Ｖｓ）回路１３２、リセット＆アドレス電圧（Ｖｗ）発生回路１３４を備える。維持パルス回路１３１は、Ｘ電極２１に対して印加する、維持電圧（Ｖｓ）による維持パルス（Ｐｘ）を発生する。維持パルス回路１３２は、Ｙ電極２２に対して印加する、維持電圧（Ｖｓ）による維持パルス（Ｐｙ）を発生する。リセット＆アドレス電圧（Ｖｘ）発生回路１３３は、Ｘ電極２１に対して印加する、リセット及びアドレス電圧（Ｖｘ）を発生する。リセット＆アドレス電圧（Ｖｗ）発生回路１３４は、Ｙ電極２２に対して印加する、リセット及びアドレス電圧（Ｖｗ）を発生する。

ＡＬＩＳ方式において、ＰＤＰ１０の表示領域は、例えばｎ本のＸ電極２１及びＹ電極２２における隣接する対による表示の行（ライン：Ｌ）として、奇数ライン（Ｌ１，Ｌ３，……，Ｌ２ｎ−１）及び偶数ライン（Ｌ２，Ｌ４，……，Ｌ２ｎ）を有する。表示の列として、例えばｍ本のＡ電極２５によるＲ，Ｇ，Ｂの列の繰り返しを有する。

＜ＰＤＰ＞
次に、図２において、ＰＤＰ１０のパネル構造例（ＡＣ型面放電、三電極、及びストライプ状リブ構成）を説明する。画素に対応した一部分を示している。ＰＤＰ１０は、主にガラスで構成される、前面基板１１側の構造体（前面部２０１）と背面基板１２側の構造体（背面部２０２）とが対向して組み合わされ、その周囲部が封止され、その空間にＮｅ−Ｘｅ等の放電ガスが封入されることにより構成される。

前面部２０１において、前面基板１１上には、維持放電などを行うための電極（表示電極）である、複数のＸ電極２１及びＹ電極２２が、所定の間隔で第１方向（横方向）に平行に伸びて、第２方向（縦方向）に交互に繰り返して形成されている。これらの表示電極（２１，２２）群は、第１の誘電体層２３に覆われており、更に第１の誘電体層２３の放電空間に向かう表面は、ＭｇＯ等による保護層２４に覆われている。表示電極（２１，２２）は、例えば、それぞれ、直線状で金属製のバス電極と、バス電極に電気的に接続され隣接電極間で放電ギャップを形成する透明電極とから構成される。

背面部２０１において、背面基板１２上には、複数のアドレス電極２５が第２方向に平行に伸びて形成されている。更にアドレス電極２５群は、第２の誘電体層２６に覆われている。アドレス電極２５の両側には、第２方向に伸びる隔壁（縦リブ）２７が形成されており、表示領域の列方向に区分けしている。更に、アドレス電極２５上の第２の誘電体層２６上面及び隔壁２７側面には、紫外線により励起されて赤（Ｒ），緑（Ｇ），青（Ｂ）の可視光を発生する各色の蛍光体２８が、列ごとに区別して塗布されている。Ｒ，Ｇ，Ｂのセル（Ｃ）のセットで画素が構成される。ＰＤＰは、駆動方式などに応じて各種構造が存在する。

＜フィールド及び駆動波形＞
次に、図３及び図４において、ＰＤＰ１０の駆動制御におけるフィールド及びその基本的な駆動波形の構成例を説明する。本駆動方式は、一般的なアドレス表示分離方式である。

図３において、ＰＤＰ１０の表示領域（画面）及び期間に対応する映像表示単位となる１つのフィールド（フレームともいう）３００は、例えば１／６０秒で表示される。フィールド（Ｆ）３００は、階調表現（多階調化）のために時間的に分割される複数（ｍ）のＳＦ（サブフィールド）３１０により構成される。例えば、フィールド３００は、「ＳＦ１」〜「ＳＦ１０」の１０個のＳＦ３１０から構成される。各ＳＦ３１０は、リセット期間（ＴＲ）３２１と、次のアドレス期間（ＴＡ）３２２と、次のサステイン期間（ＴＳ）３２３とからなる。フィールド３００の各ＳＦ３１０は、ＴＳ３２３の長さ、換言すれば維持放電回数（サステイン数）Ｎｓによる、重み付けが与えられており、フィールド３００の各ＳＦ３１０の点灯のオン／オフの組み合わせによって、セル（画素）の階調が表現される。

図４において、或るフィールド３００「Ｆｎ」とその次のフィールド３００「Ｆｎ＋１」の各ＳＦ３１０（「ＳＦ１」〜「ＳＦｍ」）における、ＰＤＰ１０の各種電極、即ちＡ電極２５、Ｘ電極２１及びＹ電極２２（例えば３ライン（Ｌ１〜Ｌ３）に対応するＸ１，Ｙ１，Ｘ２，Ｙ２）に対して印加するそれぞれの駆動波形の概略を示している。

具体的な動作は以下である。制御回路１１０における外部からのＶｓｙｎｃの入力により、図４の駆動波形による動作を開始する。

まず、フィールド３００の各セルは、前フィールド３００の表示状態によって、それぞれ異なる量の壁電荷を保持している。そのため、ＳＦ３１０の最初のＴＲ３２１で、全セルを略均一な状態にし、次のＴＡ３２２の動作に備える。ＴＲ３２１は、おおよそ、書き込みリセット波形（Ｒ１）と補償リセット波形（Ｒ２）との２つの波形及び対応する２つの期間から構成される。書き込みリセット波形（Ｒ１）は、全セルに対して多量の壁電荷を生成（蓄積）するための波形である。補償リセット波形（Ｒ２）は、表示データに応じてアドレス放電ができる電荷量に整える目的で、Ｒ１によって書き込みされた多量の壁電荷から不必要な電荷を取り除き、全セルで略均一な壁電荷状態に調整するための波形である。例えば、表示電極（２１，２２）に対する傾斜波を含んだリセット波形（Ｒ１，Ｒ２）の印加により、セルで微小な放電が発生する。

次のＴＡ３２２では、表示データ（ＳＦデータ）に基づいて、ＳＦ３１０のセル群における選択される点灯対象セルのみでアドレス放電を行い、維持放電を行うことができるだけの壁電荷を蓄積する。表示データ（ＳＦデータ）に基づいて、任意選択ラインのＹ電極２２に走査パルス６２（電圧：−Ｖｓ）を印加し、Ｘ電極２１に所定電圧（Ｖｓ＋Ｖｘ）を印加し、かつ、それに合わせたタイミングで、選択されるアドレス電極２５にアドレスパルス４１（電圧：Ｖａ）を印加することにより、選択セルでアドレス放電を発生させる。

次のＴＳ３２３では、全セルで同時に、表示電極（２１，２２）間に、維持パルス（５３，６３）の対を、当該ＳＦ３１０の重み付けに応じたサステイン数（Ｎｓ）で、極性を交互に反転させて繰り返し印加する。これにより、先のＴＡ３２２のアドレス放電で電荷を多く保持している選択セルのみで維持放電（丸印で示す）を発生させる。この維持放電発光により、ユーザが輝度として認識できる。

２番目以降のＳＦ３１０（「ＳＦ２」〜「ＳＦｍ」）でも、サステイン数（Ｎｓ）以外は「ＳＦ１」と同じである。ＴＲ３２１は、各フィールド３００及びＳＦ３１０で同じである。ＴＡ３２２は、駆動対象ラインに対応した動作になる。

ＡＬＩＳ方式においては、或るフィールド３００（Ｆｎ）のその次のフィールド３００（Ｆｎ＋１）の波形が、前フィールド３００（Ｆｎ）の波形と一部異なる。具体的には、Ｘ電極２１である例えばＸ１とＸ２に対する印加駆動波形が交換される。即ち、フィールド３００単位で駆動対象のライン（スリット）を奇数・偶数で交互に切り替える駆動（インタレース駆動）を用いる。これにより、フィールド３００（Ｆｎ）では例えばＸ１−Ｙ１によるＬ１等の奇数ラインで駆動表示（選択セルの維持放電発光）し、次のフィールド３００（Ｆｎ＋１）では、前フィールド３００（Ｆｎ）で駆動表示していないライン、例えばＹ１−Ｘ２によるＬ２等の偶数ラインで駆動表示する。上記のようなＡＬＩＳ方式は、駆動回路の規模及びアドレス時間が従来の約半分となる大きなメリットがある。

＜第１及び第２の方法＞
次に、本実施の形態との比較のために、図５，図７，図８等を用いて、従来の第１の方法及び第２の方法によるサステイン動作及び維持放電発光の一例を説明する。図５において、維持パルスを生成及び出力するための基本的な維持パルス生成回路４００の構成例を示している。なお、図５の維持パルス生成回路４００の構成は、本実施の形態と従来の第１及び第２の方法とで基本的に同様の構成であり、主に異なるのはその制御である。図７において、第２の技術（特許文献１記載の技術）を用いていない第１の技術によるサステイン動作における、基本的な維持パルス（維持放電を発生させるための駆動波形）の立ち上がり部分を示している。図８において、図７の基本構成（第１の技術）に対して、前記特許文献１の技術を適用した第２の技術によるサステイン動作における、同様に維持パルスの立ち上がり部分を示している。

まず、図５の維持パルス生成回路４００において、ＬＵ回路（第１のスイッチ素子）４０１をオンすると、ＧＮＤ（グランド）からコイルＬａを介して電流が流れる。このとき、コイルＬａとパネル容量ＣｃとのＬＣ共振により、その立ち上がり波形は、図７のタイミングｔ１〜ｔ２のように、傾きがなだらかな方向に時間的に変化する曲線となる。

次に、ＬＵ回路４０１のオンの一定時間経過後に（ｔ２）、ＣＵ回路４０２をオンすると、パネル容量ＣｃはＶｓ電源と直結されるので、図７のｔ２〜ｔ３のように、電圧は一気にＶｓまで上昇する。放電を開始する電圧Ｖｉ≒Ｖｓである。この直後に、放電が行われ、このときの放電発光波形（Ｅ）は、おおよそ一つの塊となる（ｔ３〜ｔ５）。この放電発光波形（Ｅ）は、放電開始（ｔ３）から少し電圧ドロップすると共に１つの放電ピーク５１１に達し（ｔ４）、Ｖｓに一定化すると共に収束する（ｔ５）。波形の立ち下げは、ＣＤ回路４０４、ＬＤ回路４０３の順で行うが、立ち上げの場合と考え方は同様なので説明は割愛する。

次に、図７の第１の技術に対する、図８の第２の技術において、これらの技術の回路制御上の相違点は、ＬＵオンとＣＵオンとの時間差異であり、図７の第１の技術に対して、図８の第２の技術では、この時間差異が大きくなっている。これにより、放電現象に大きな相違が生まれる。具体的には、図７の第１の技術での放電発光波形（Ｅ）が、おおよそ一つの塊になっているのに対して、図８の第２の技術では、それが２つの分離した放電ピーク（５２１，５２２）を持っていることにある。

この２つの放電ピーク（５２１，５２２）は、具体的には以下のプロセス（Ｐ０〜Ｐ４）で生成されている。

（Ｐ０）ＬＵ回路４０１のオンにより（ｔ１）、ＬＣ共振によって、波形（Ｐｘ／Ｐｙ）の電圧値を、傾きが徐々になだらかになる曲線で上げる。

（Ｐ１）ＬＵ回路４０１のオン状態において、所定の電圧Ｖｉ＝Ｖ２において、放電を開始する（ｔ３）。時間差異として、（ｔ３−ｔ１）＞（ｔ２−ｔ１）である。また、Ｖ２＜Ｖｓである。

（Ｐ２）放電（Ｅ）の開始直後に電圧ドロップによる放電縮小が起こると共に、１回目の放電ピーク（５２１）を形成する（ｔ１１）。

（Ｐ３）放電（Ｅ）が完全に収束する前に、ＣＵ回路４０２をオンする（ｔ１２）。

（Ｐ４）ＣＵ回路４０２のオン状態において、放電（Ｅ）が復活する。即ち放電（Ｅ）の強度が再度上昇する。波形（Ｐｘ／Ｐｙ）の電圧値がＶｓまで上がり（ｔ１３）、その後、少し電圧ドロップすると共に、２回目の放電ピーク（５２２）の放電を形成する（ｔ１４）。その後、電圧値がＶｓまで一定化すると共に、放電（Ｅ）が収束する（ｔ１５）。

このように単一の駆動波形（Ｐｘ／Ｐｙ）における放電ピーク（５２１，５２２）の二山化により、維持放電一発当りの輝度（単発輝度）は下がるもののそれ以上に発光のための電流が低減し、結果として発光効率が向上することが実験的に確認されている。

図７の第１の技術では、放電を開始する電圧Ｖｉ≒Ｖｓであるため、放電失敗の可能性が低い利点がある。また、図８の第２の技術では、発光効率を向上できるが、パネル特性などに応じて放電失敗の可能性があるという不利点がある。

＜サステイン動作＞
次に、図５，図６等を用いて、実施の形態１のＰＤＰ装置における、特徴となるサステイン動作などを説明する。

まず、図５において、維持パルス生成回路４００の構成を説明する。本維持パルス生成回路４００は、図１のＸ駆動回路１２１，Ｙ駆動回路１２２における維持パルス（Ｖｓ）回路１３１，１３２に対応するものである。維持パルス生成回路４００は、ＰＤＰ１０のセルに対応するパネル容量Ｃｃごとに接続されている。維持パルス生成回路４００は、正負の維持電圧（Ｖｓ，−Ｖｓ）電源と電力回収回路４１０とを内蔵もしくは接続する構成である。また、維持パルス生成回路４００は、駆動波形の制御のためのスイッチとして、第１のスイッチ素子４１１を含むＬＵ（ＬＣ共振アップ）回路４０１と、第２のスイッチ素子４１２を含むＣＵ（クランプアップ）回路４０２と、第３のスイッチ素子を含むＬＤ（ＬＣ共振ダウン）回路４０３と、第４のスイッチ素子を含むＣＤ（クランプダウン）回路４０４とを有する。

ＬＵ回路４０１及びＬＤ回路４０３は、電力回収回路４１０におけるＬＣ共振動作の制御を行うための回路である。ＣＵ回路４０２及びＣＤ回路４０４は、正負の維持電圧（Ｖｓ，−Ｖｓ）電源及びパネル容量Ｃｃにつながる、電圧クランプ動作の制御を行うための回路である。ＬＵ回路４０１及びＣＵ回路４０２は、駆動波形の立ち上げに係わり、ＬＤ回路４０３及びＣＤ回路４０４は、駆動波形の立ち下げに係わる。ＬＵ共振は、コイルＬａ，Ｌｂとパネル容量Ｃｃとでの共振である。

第１〜第４のスイッチ素子４１１〜４１４は、ＦＥＴ（電界効果トランジスタ）等により構成される。例えばＬＵ回路４０１内の「ＬＵ」は、第１のスイッチ素子４１１のオン／オフの制御入力を表しており、他のスイッチ素子でも同様である。

ＬＵ回路４０１の第１のスイッチ素子４１１であるＦＥＴにおいて、ドレインがＧＮＤ側に接続されており、ソースがダイオードを介してコイルＬ１側に接続されており、ゲートが制御入力「ＬＵ」になっている。制御入力「ＬＵ」は、図示しないロジック回路及びプリドライバ等から供給される、ＬＵオン／オフの信号である。この制御入力「ＬＵ」により、第１のスイッチ素子４１１であるＦＥＴの状態が、短絡・接続（ＬＵオン）、または、開放（ＬＵオフ）される。同様に、ＬＤ回路４０３は、ＧＮＤとコイルＬｂに接続されており、制御入力「ＬＤ」によりＬＤオン／オフが制御される。

ＣＵ回路４０２の第２のスイッチ素子であるＦＥＴにおいて、ドレインがダイオードを介してＶｓ（正の維持電圧）電源側に接続されており、ソースがパネル容量Ｃｃ側に接続されており、ゲートが制御入力「ＣＵ」になっている。制御入力「ＣＵ」は、図示しないロジック回路及びプリドライバ等から供給される、ＣＵオン／オフの信号である。同様に、ＣＤ回路４０４は、−Ｖｓ（負の維持電圧）電源とパネル容量Ｃｃに接続されており、制御入力「ＣＤ」によりＣＤオン／オフが制御される。

次に、図６において、本実施の形態におけるサステイン動作を説明する。図６において、放電発光（Ｅ）、駆動波形（Ｐｘ／Ｐｙ）、スイッチ制御（ＬＵ，ＣＵ）を示している。図５の維持パルス生成回路４００において、ＬＵ，ＣＵ等のスイッチ制御動作によって、図６の駆動波形（Ｐｘ／Ｐｙ）を生成及び出力し、表示電極（２１，２２）に印加する。Ｐｘ／Ｐｙは、Ｘ電極２１，Ｙ電極２２に対して印加する維持パルス（５３，６３）の立ち上がり部分を示している。ＬＵ，ＣＵは、ＬＵ回路４０１，ＣＵ回路４０２の各スイッチ素子のオン（Ｈ）／オフ（Ｌ）の状態である。Ｅは、Ｐｘ／Ｐｙによる放電発光及びその強度を示す。

本実施の形態では、特徴として、Ｐｘ／Ｐｙで示す単一の駆動波形において、スイッチ制御動作で、ＣＵオンが２回印加されている（ｔ２〜ｔ３の期間とｔ１２以降の期間）。換言すれば、スイッチ制御動作として、ＬＵオン状態において、ＣＵオンして少ししてから一旦オフし、少しして再度オンしている。この最初（１回目）のＣＵオン状態を、プリＣＵ（pre-cu）、２回目のＣＵオン状態を、メインＣＵ（main-cu）と称することにする。本サステイン動作は、具体的には以下のプロセス（Ｐ０〜Ｐ５）である。

（Ｐ０）まず、ＬＵ回路４０１をオンする（タイミングｔ１）。これにより、ＬＣ共振によって、波形（Ｐｘ／Ｐｙ）の電圧値を上げる（ｔ１〜ｔ２）。この波形は、徐々に傾きがなだらかになる曲線である。

（Ｐ１）次に、ＬＵオン状態において、ＣＵ回路４０２で、１回目のオンを行う（ｔ２）。これにより、プリＣＵ動作として、波形（Ｐｘ／Ｐｙ）の電圧値を、前記ＬＵ共振で上がった値（Ｖ１）から、放電を開始する電圧Ｖｉ≒Ｖｓ（Ｖｓまたはできる限りそれに近い値）まで上げる（ｔ２〜ｔ３）。

プリＣＵの印加（オン）のタイミング（ｔ２）は、図５の第１の技術の場合と同等である。ＬＵオンとプリＣＵオンの間隔（ｔ１〜ｔ２）は、コイル（Ｌａ）の定数により異なるが、おおよそ２００ｎｓから４００ｎｓである。プリＣＵオンにより（ｔ２）、波形（Ｐｘ／Ｐｙ）は、おおよそＶｓまで立ち上がるので、Ｖｉ≒Ｖｓにおいて、放電（Ｅ）を開始することができる（ｔ３）。

（Ｐ２）次に、上記Ｖｉ≒Ｖｓにおいて（ｔ４）、一旦ＣＵ回路４０２をオフ（プリＣＵオフ）する。これにより、ＬＵ回路４０１のオン状態による放電の状態に切り替える。

プリＣＵの幅（pre-cu width）ｗ１は、おおよそ４０ｎｓ以上２００ｎｓ以下が適当である。これは、その幅ｗ１が短すぎる場合（４０ｎｓ以下）では、ＦＥＴ（第２のスイッチ素子４１２）のプリドライバがオンしないか又は十分な電圧まで上昇せず、また長すぎる場合（２００ｎｓ以上）では、ＬＵ回路４０１のオン状態による放電が十分にできないからである。

（Ｐ３）次に、上記Ｖｉ≒Ｖｓ（ｔ３）の直後、電圧ドロップによる放電縮小が起こると共に、１番目の放電ピーク５４１を生成する（ｔ１１）。ＬＵ回路４０１での放電により電圧は大きくドロップし（例えばｔ１２で電圧値Ｖｄ１）、これにより放電（Ｅ）が一旦縮小して１番目の放電ピーク５４１が形成される。これは、公知例（第２の技術）と同様である。

（Ｐ４）次に、放電（Ｅ）が完全に収束する前に、再度ＣＵ回路４０２をＣＵ印加（オン）する（ｔ１２）。即ち、１回目の放電ピーク５４１時（ｔ１４）の直後のタイミング（ｔ１２）で、メインＣＵオンにする。

（Ｐ５）次に、ＣＵ回路４０２のオン状態（かつＬＵ回路４０１のオン状態）において、放電（Ｅ）が復活する（ｔ１２〜ｔ１４）。波形（Ｐｘ／Ｐｙ）の電圧値がおおよそＶｓまで上がり（ｔ１３）、その後、放電により少し電圧ドロップする（例えばｔ１４で電圧値Ｖｄ２）と共に、２番目の放電ピーク５４２の放電（Ｅ）を生成する（ｔ１４）。

上記再度ＣＵ印加（メインＣＵオン）するタイミング（ｔ１２）は、おおよそ図６の第２の技術における１回目のＣＵオンのタイミングと同一である。

プリＣＵオンしてからメインＣＵオンするまでの遅延の時間（ｔ２〜ｔ１２）をメインＣＵディレイ（main-cu-delay）と称する。このメインＣＵディレイの幅ｗ２は、おおよそ１００ｎｓ以上４００ｎｓ以下が適当である。これは、その幅ｗ２が短すぎる場合では、ＬＵ回路４０１による放電時間が不足し、長すぎる場合では１番目の放電ピーク５４１の放電が収束してしまい、２番目の放電ピーク５４２の放電が行われないからである。以上のプロセスにより、２つの放電ピーク（５４１，５４２）を持ちかつＶｉ≒Ｖｓとなる維持放電を発生させる維持パルス（５３，６３）が生成される。

なお、本実施の形態では、主に維持放電が行われる２種の電極（Ｘ電極２１，Ｙ電極２２）に関して、図６にも示すように一方の電極が−Ｖｓ電位から＋Ｖｓ電位に変移した際に放電が開始される場合について記載している。しかしながら、これに限らず、＋Ｖｓ電位から−Ｖｓ電位に変移した際に放電が開始される場合、あるいは、±ＶｓからＧＮＤへ変移した際に放電が開始する場合においても、同様の制御により同一の効果を得ることが可能である。

＜第３の技術との相違＞
次に、図９を用いて本実施の形態の方法と第３の技術との相違について説明する。図９において、第３の技術における、前述同様の維持パルス生成回路４００のスイッチ制御動作において、ｔ２〜ｔａの期間で１回目のＣＵオン状態、ｔａ〜ｔｃの期間でＣＵオフ状態、ｔｃ以降の期間で２回目のＣＵオン状態にしている。ｔａでＬＵ，ＣＵ共にオフし、ｔ４でＣＤオンしている。これにより、パルスが立ち下げられ、ｔ１〜ｔｂで１つのパルスとなっている。その後、ｔｃでのＣＵオンにより、２つ目のパルスが立ち上がっている。

図９の第３の技術は、維持パルスの生成においてＣＵオンを比較的短い間隔で２回入れる点で、図６に示す本実施の形態の方法と似ているが、以下の点で全く異なるものである。

両者はパルス（駆動波形）の数が異なる。第３の技術では、図９に示す通り、ＣＵオン状態によってパルスの電圧値をＶｓまで立ち上げ（ｔ２〜ｔａ）、その後一旦ＣＤオン（ｔ４）によってパルスを立ち下げて少し経った後に再度ＣＵオン（ｔｃ）を入れているものである。これは、特許文献２記載の通り、細いパルス（ｔ１〜ｔｂ）を通常パルス（ｔｃ以降）の前に加えたものであることから、これらの２つのパルスの集合である。従って、本実施の形態における図６のような単一のパルス（ｔ１〜ｔ１５を含む）とは全く異なる。

第３の技術（特許文献２）において上記２つのパルスであることの客観的証拠は、ＣＤオンを入れて故意に波形を立ち下げていることから（ｔ４〜ｔｂ）、維持放電を行うセル数が０の時でもパルス数は２つである点である。その２つのパルスの間隔も比較的長くなっている。一方、本実施の形態において単一のパルス（ｔ１〜ｔ１５を含む）である証拠は、維持放電を行うセル数が０の時は、波形は全く電圧ドロップ（ｔ１２）せず、完全に一つのパルスとなる点にある。

本実施の形態では、ＣＵオフの時間は、標準的には１２０ｎｓ、最大でも３６０ｎｓ程度であり、比較的短くなっている。かつ、ＣＵオフ時もＬＵオンしている。よって、放電の電圧ドロップが起きるものの波形は２つに分離せず、これにより、一旦適度に放電を弱めてから再度放電の強度を増す動作を実現している。

以上のように、本実施の形態によれば、単一の駆動波形における放電ピークを２つに分離した維持パルスの制御によって、安定的かつ効率的な維持放電の動作を確保できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、ＰＤＰ装置に利用可能である。

本発明の一実施の形態におけるＰＤＰ装置の全体のブロック構成を示す図である。 本発明の一実施の形態のＰＤＰ装置における、ＰＤＰのパネル構造例を示す図である。 本発明の一実施の形態のＰＤＰ装置における、フィールド及びサブフィールドの構成を示す図である。 本発明の一実施の形態のＰＤＰ装置における、ＰＤＰの駆動波形の構成例を示す図である。 本発明の一実施の形態のＰＤＰ装置における、維持パルス生成回路の構成を示す図である。 本発明の一実施の形態のＰＤＰ装置における、サステイン動作として、維持放電発光、維持パルス（立ち上げ部分）、及びスイッチ制御動作を示す図である。 従来の第１の技術における、維持放電発光、維持パルス（立ち上げ部分）、及びスイッチ制御動作を示す図である。 従来の第２の技術における、維持放電発光、維持パルス（立ち上げ部分）、及びスイッチ制御動作を示す図である。 従来の第３の技術における、維持パルス、及びスイッチ制御動作を示す図である。

符号の説明

１０…表示パネル（ＰＤＰ）、１１…前面基板、１２…背面基板、２１…Ｘ電極（維持電極）、２２…Ｙ電極（走査電極）、２３，２６…誘電体層、２４…保護層、２５…Ａ（アドレス）電極、２７…隔壁、２８…蛍光体、４１…アドレスパルス、５３，６３…維持パルス、６２…走査パルス、１１０…制御回路、１２１…Ｘ駆動回路、１２２…Ｙ駆動回路、１２３…スキャンドライバ（走査駆動回路）、１２５…Ａ（アドレス）駆動回路、１３１，１３２…維持パルス（Ｖｓ）回路、１３３…リセット＆アドレス電圧（Ｖｘ）発生回路、１３４…リセット＆アドレス電圧（Ｖｗ）発生回路、３００…フィールド（Ｆ）、３１０…サブフィールド（ＳＦ）、３２１…リセット期間（ＴＲ）、３２２…アドレス期間（ＴＡ）、３２３…サステイン期間（ＴＳ）、４００…維持パルス生成回路、４１０…電力回収回路、４０１…ＬＵ（ＬＵ共振アップ）回路、４０２…ＣＵ（クランプアップ）回路、４０３…ＬＤ（ＬＵ共振ダウン）回路、４０４…ＣＤ（クランプダウン）回路、４１１…第１のスイッチ素子、４１２…第２のスイッチ素子、４１３…第３のスイッチ素子、４１４…第４のスイッチ素子、５１１，５２１，５２２，５４１，５４２…放電ピーク、Ｌａ，Ｌｂ…コイル、Ｃｃ…パネル容量。

Claims (10)

1. 少なくとも２種類の電極群が形成されたプラズマディスプレイパネルの前記少なくとも２種類の電極に対して駆動波形を印加することにより前記２種類の電極間で放電を行わせるプラズマディスプレイパネル駆動方法であって、
   任意の単一の駆動波形の生成において、放電を開始する所定の電圧にクランプする動作の制御のためのスイッチ素子をオン、その後にオフする動作を少なくとも２回行うことを特徴とするプラズマディスプレイパネル駆動方法。
2. 請求項１記載のプラズマディスプレイパネル駆動方法において、
   前記プラズマディスプレイパネルの表示領域及び期間に対応するフィールドが階調表現のために複数に時間的に分割されたサブフィールドにおけるサステイン動作の駆動制御を行うものであり、
   前記単一の駆動波形は、前記２種類の電極に対して交互に極性を反転して繰り返し印加する、前記２種類の電極の間で維持放電を発生させる維持パルスであることを特徴とするプラズマディスプレイパネル駆動方法。
3. 請求項１記載のプラズマディスプレイパネル駆動方法において、
   前記放電のための電圧電源に接続される、前記所定の電圧にクランプする動作の制御のためのスイッチ素子を、１回目のオン後に一旦オフする際には、
   電力回収回路におけるＬＣ共振動作の制御のためのスイッチ素子をオンしておくことを特徴とするプラズマディスプレイパネル駆動方法。
4. 請求項１記載のプラズマディスプレイパネル駆動方法において、
   前記放電のための電圧電源に接続される、前記所定の電圧にクランプする動作の制御のためのスイッチ素子における、１回目のオン状態の時間（ｗ１）は、４０ｎｓ以上２００ｎｓ以下であることを特徴とするプラズマディスプレイパネル駆動方法。
5. 請求項２記載のプラズマディスプレイパネル駆動方法において、
   前記維持放電のための維持電圧電源に接続される、前記所定の電圧にクランプする動作の制御のためのスイッチ素子における、１回目のオンと２回目のオンとの時間差（ｗ２）は、１００ｎｓ以上４００ｎｓ以下であることを特徴とするプラズマディスプレイパネル駆動方法。
6. 請求項１〜５のいずれか一項に記載のプラズマディスプレイパネル駆動方法において、
   前記単一の駆動波形の立ち上げにおいて、
   電力回収回路におけるＬＣ共振動作の制御のための第１のスイッチ素子のオン状態において、前記ＬＣ共振動作により、前記所定の電圧よりも小さい第１の電圧値（Ｖ１）まで上げ、
   次に、前記所定の電圧にクランプする動作の制御のための第２のスイッチ素子の１回目のオンによる相対的に短いオン状態において、前記所定の電圧としておおよそ維持電圧（Ｖｓ）まで上げ、
   次に、前記第２のスイッチ素子のオフによる短いオフ状態において、１回目の放電ピークを形成し、
   次に、放電が収束する前に、前記第２のスイッチ素子の２回目のオンによる相対的に長いオン状態において、前記所定の電圧としておおよそ前記維持電圧（Ｖｓ）まで上げ、２回目の放電ピークを形成することを特徴とするプラズマディスプレイパネル駆動方法。
7. 少なくとも２種類の電極群が形成されたプラズマディスプレイパネルと、前記プラズマディスプレイパネルの電極群を駆動及び制御する回路部とを備え、前記２種類の電極に対して前記回路部から駆動波形を印加することにより前記２種類の電極間で放電を行わせるプラズマディスプレイ装置であって、
   前記回路部における任意の単一の駆動波形の生成において、放電を開始する所定の電圧にクランプする動作の制御のためのスイッチ素子をオン、その後にオフする動作を少なくとも２回行うことを特徴とするプラズマディスプレイ装置。
8. 請求項７記載のプラズマディスプレイ装置において、
   前記プラズマディスプレイパネルの表示領域及び期間に対応するフィールドが階調表現のために複数に時間的に分割されたサブフィールドにおけるサステイン動作の駆動制御を行うものであり、
   前記単一の駆動波形は、前記回路部から前記２種類の電極に対して交互に極性を反転して繰り返し印加する、前記２種類の電極の間で維持放電を発生させる維持パルスであることを特徴とするプラズマディスプレイ装置。
9. 請求項８記載のプラズマディスプレイ装置において、
   前記回路部における前記維持パルスを生成する回路において、
   前記維持放電のための維持電圧電源に接続される、前記所定の電圧にクランプする動作の制御のためのスイッチ素子を、１回目のオン後に一旦オフする際には、
   電力回収回路におけるＬＣ共振動作の制御のためのスイッチ素子をオンしておくことを特徴とするプラズマディスプレイ装置。
10. 請求項７〜９のいずれか一項に記載のプラズマディスプレイ装置において、
    前記単一の駆動波形の立ち上げにおいて、
    電力回収回路におけるＬＣ共振動作の制御のための第１のスイッチ素子のオン状態において、前記ＬＣ共振動作により、前記所定の電圧よりも小さい第１の電圧値（Ｖ１）まで上げ、
    次に、前記所定の電圧にクランプする動作の制御のための第２のスイッチ素子の１回目のオンによる相対的に短いオン状態において、前記所定の電圧としておおよそ維持電圧まで上げ、
    次に、前記第２のスイッチ素子のオフによる短いオフ状態において、１回目の放電ピークを形成し、
    次に、放電が収束する前に、前記第２のスイッチ素子の２回目のオンによる相対的に長いオン状態において、前記所定の電圧としておおよそ前記維持電圧（Ｖｓ）まで上げ、２回目の放電ピークを形成することを特徴とするプラズマディスプレイ装置。

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