JP2003533722A - フラットパネルディスプレイ用のエネルギー回復部を有する駆動回路 - Google Patents
フラットパネルディスプレイ用のエネルギー回復部を有する駆動回路Info
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Abstract
(57)【要約】
４つの制御可能なスイッチＳ１，Ｓ２，Ｓ３，Ｓ４を有するフルブリッジ駆動回路が、フラットパネルディスプレイＦＰの第１及び第２の電極Ｅ１，Ｅ２間に交流極性を持つ電圧Ｖｐを供給する。この駆動回路では、第１及び第２の電極Ｅ１，Ｅ２間に存在するキャパシタンスＣｐ、インダクタＬ１及びダイオードＤ１の直列接続が、スイッチの１つＳ１と並列に配置されており、ダイオードＤ１は、制御回路ＣＣがスイッチの１つＳ１を閉じる共振フェーズＰ３中導通状態であるように配極されている。その結果、インダクタＬ１及びキャパシタンスＣｐは、電圧Ｖｐの極性を反転させるための共振回路を、フルブリッジ駆動回路を形成するスイッチ以外の他の制御可能なスイッチを必要とすることなく、エネルギー効率のよいやり方で形成する。
Description
【０００１】
本発明は、フラットパネルディスプレイの第１の電極と第２の電極との間に交
流極性を持つ電圧を供給する駆動回路、及びフラットパネルディスプレイと上述
したような駆動回路とを有するフラットパネルディスプレイ装置に関する。
流極性を持つ電圧を供給する駆動回路、及びフラットパネルディスプレイと上述
したような駆動回路とを有するフラットパネルディスプレイ装置に関する。
【０００２】
ＬＣＤ、プラズマディスプレイパネル（ＰＤＰ）、プラズマアドレス液晶（Ｐ
ＡＬＣ）ディスプレイ及びエレクトロルミネセント（ＥＬ）パネルのようなフラ
ットパネルディスプレイの電極間には、交流電圧が必要とされる。上記電極間に
おけるキャパシタンスの存在及び交流電圧の必要な急勾配のため、該キャパシタ
ンスの両端の電圧の極性を反転するためにかなり大きな充電電流又は放電電流が
必要とされる。この極性反転中の電力損失を最小限にするために、外部インダク
タンスが上記キャパシタンスと共に共振回路を形成するエネルギー回復回路を有
する駆動回路が、米国特許第５，０８１，４００号公報及び米国特許第５，６７
０，９７４号公報から知られている。これら両従来技術には、ＰＤＰ用のエネル
ギー回復回路が開示されている。
ＡＬＣ）ディスプレイ及びエレクトロルミネセント（ＥＬ）パネルのようなフラ
ットパネルディスプレイの電極間には、交流電圧が必要とされる。上記電極間に
おけるキャパシタンスの存在及び交流電圧の必要な急勾配のため、該キャパシタ
ンスの両端の電圧の極性を反転するためにかなり大きな充電電流又は放電電流が
必要とされる。この極性反転中の電力損失を最小限にするために、外部インダク
タンスが上記キャパシタンスと共に共振回路を形成するエネルギー回復回路を有
する駆動回路が、米国特許第５，０８１，４００号公報及び米国特許第５，６７
０，９７４号公報から知られている。これら両従来技術には、ＰＤＰ用のエネル
ギー回復回路が開示されている。
【０００３】
ＰＤＰは、表示されるべきビデオ情報の１フィールド又は１フレーム中に複数
の連続するサブフィールド又はフレームが現れるサブフィールドモードにおいて
駆動され得る。サブフィールドは、アドレスフェーズと持続フェーズとを有して
いる。上記アドレスフェーズの間に、プラズマの行が１つずつ選択され、この選
択された行の画素に、表示されるべきビデオ情報に適合したデータが書き込まれ
る。上記持続フェーズの間には、サブフィールドの重みに依存した数の持続パル
スが生成される。上記持続フェーズ中に光を発生させるために上記アドレスフェ
ーズ中に予め充電された画素は、該持続フェーズ中にサブフィールドの重みに対
応する量の光を発する。ビデオ情報のフィールド又はフレーム期間中に１画素で
発生する光の総量は、サブフィールドの重みに依存する一方で、他方ではサブフ
ィールドのうち光を発生させるように画素が予め充電されたものに依存する。
の連続するサブフィールド又はフレームが現れるサブフィールドモードにおいて
駆動され得る。サブフィールドは、アドレスフェーズと持続フェーズとを有して
いる。上記アドレスフェーズの間に、プラズマの行が１つずつ選択され、この選
択された行の画素に、表示されるべきビデオ情報に適合したデータが書き込まれ
る。上記持続フェーズの間には、サブフィールドの重みに依存した数の持続パル
スが生成される。上記持続フェーズ中に光を発生させるために上記アドレスフェ
ーズ中に予め充電された画素は、該持続フェーズ中にサブフィールドの重みに対
応する量の光を発する。ビデオ情報のフィールド又はフレーム期間中に１画素で
発生する光の総量は、サブフィールドの重みに依存する一方で、他方ではサブフ
ィールドのうち光を発生させるように画素が予め充電されたものに依存する。
【０００４】
ＰＤＰでは、２つの電極は走査電極及び共通電極であり得る。走査電極と共通
電極との協働が、プラズマチャンネルの１つにそれぞれ関連するペアを形成する
。上記持続フェーズ中、上述した電極のペアは、フルブリッジ回路によって生成
される逆相矩形波電圧によって駆動される。上記フルブリッジ回路は、第１の制
御可能なスイッチと第２の制御可能なスイッチとの第１の直列接続、及び第３の
制御可能なスイッチと第４の制御可能なスイッチとの第２の直列接続を有してい
る。上記第１スイッチと第２のスイッチとの主電流路の接続部は、走査電極に結
合されている。上記第３スイッチと第４のスイッチとの主電流路の接続部は、共
通電極に結合されている。これら第１の直列接続及び第２の直列接続は、電力供
給源の端子間に並列に配置されている。上記第１のスイッチの主電流路は、走査
電極と上述した端子の第１の方との間に接続されており、上記第３のスイッチの
主電流路は、共通電極と上記第１の端子との間に配置されている。持続期間の第
１のフェーズの間、上記電力供給源により供給される電力供給電圧が協働する電
極間、従って上記キャパシタンスの両端において第１の極性の状態で得られるよ
うに、スイッチのうち２つが開放されるのに対して、他の２つのスイッチは閉じ
られる。持続期間の第２のフェーズの間、上記電力供給源により供給される電力
供給電圧が、協働する電極間において反転された極性の状態で得られるように、
上記第１のフェーズの間開放されていたスイッチは閉じられ、閉じていたスイッ
チが開放される。
電極との協働が、プラズマチャンネルの１つにそれぞれ関連するペアを形成する
。上記持続フェーズ中、上述した電極のペアは、フルブリッジ回路によって生成
される逆相矩形波電圧によって駆動される。上記フルブリッジ回路は、第１の制
御可能なスイッチと第２の制御可能なスイッチとの第１の直列接続、及び第３の
制御可能なスイッチと第４の制御可能なスイッチとの第２の直列接続を有してい
る。上記第１スイッチと第２のスイッチとの主電流路の接続部は、走査電極に結
合されている。上記第３スイッチと第４のスイッチとの主電流路の接続部は、共
通電極に結合されている。これら第１の直列接続及び第２の直列接続は、電力供
給源の端子間に並列に配置されている。上記第１のスイッチの主電流路は、走査
電極と上述した端子の第１の方との間に接続されており、上記第３のスイッチの
主電流路は、共通電極と上記第１の端子との間に配置されている。持続期間の第
１のフェーズの間、上記電力供給源により供給される電力供給電圧が協働する電
極間、従って上記キャパシタンスの両端において第１の極性の状態で得られるよ
うに、スイッチのうち２つが開放されるのに対して、他の２つのスイッチは閉じ
られる。持続期間の第２のフェーズの間、上記電力供給源により供給される電力
供給電圧が、協働する電極間において反転された極性の状態で得られるように、
上記第１のフェーズの間開放されていたスイッチは閉じられ、閉じていたスイッ
チが開放される。
【０００５】
米国特許第５，０８１，４００号は、回復したエネルギーを蓄積するために、
大きなキャパシタを用いる。米国特許第５，６７０，９７４号は、そのような追
加のエネルギー蓄積キャパシタを必要としない。両従来技術は共に、上述したフ
ルブリッジ部の制御可能なスイッチに加えて、他の制御可能なスイッチを必要と
する。
大きなキャパシタを用いる。米国特許第５，６７０，９７４号は、そのような追
加のエネルギー蓄積キャパシタを必要としない。両従来技術は共に、上述したフ
ルブリッジ部の制御可能なスイッチに加えて、他の制御可能なスイッチを必要と
する。
【０００６】
本発明の目的は、とりわけ、複雑ではないエネルギー回復回路を有する、フラ
ットパネルディスプレイ用の駆動回路を提供することである。
ットパネルディスプレイ用の駆動回路を提供することである。
【０００７】
この目的のため、本発明の第１の観点は、請求項１に記載したような駆動回路
を提供する。本発明の第２の観点は、請求項８に記載したようなフラットパネル
ディスプレイ装置を提供する。有利な態様は、従属請求項において規定されてい
る。
を提供する。本発明の第２の観点は、請求項８に記載したようなフラットパネル
ディスプレイ装置を提供する。有利な態様は、従属請求項において規定されてい
る。
【０００８】
本発明に係る駆動回路は、キャパシタと直列にインダクタ及びダイオードの直
列接続を付加することにより、エネルギー回復部を提供することが可能である。
このキャパシタ、インダクタ及びダイオードの直列接続は、フルブリッジ部の第
１のスイッチと並列に配置されている。電圧供給電圧が第１の極性及び反転され
た極性それぞれのキャパシタンスの両端において得られるように、上記ダイオー
ドは、上記ブリッジ部の第４のスイッチがオン及びオフになるよう制御回路によ
り制御される第１のフェーズ及び第２のフェーズの間、非導通状態であるように
配極される。上記ダイオードは、上記第１のフェーズと第２のフェーズとの間に
生じる第３のフェーズの間、導通状態である。この第３のフェーズでは、制御電
極が第１のスイッチを閉じ、上記キャパシタンス、インダクタ及びダイオードの
直列接続が共振回路を形成すると共に、上記キャパシタンスの両端の電圧がエネ
ルギー効率の良いやり方で極性を変化させる。第１のフェーズから第２のフェー
ズへの遷移は、第３のフェーズ中、上述したフルブリッジ部の既に存在するスイ
ッチを制御することのみにより、エネルギー回復部を介して行われる。追加の制
御可能なスイッチが必要ない。
列接続を付加することにより、エネルギー回復部を提供することが可能である。
このキャパシタ、インダクタ及びダイオードの直列接続は、フルブリッジ部の第
１のスイッチと並列に配置されている。電圧供給電圧が第１の極性及び反転され
た極性それぞれのキャパシタンスの両端において得られるように、上記ダイオー
ドは、上記ブリッジ部の第４のスイッチがオン及びオフになるよう制御回路によ
り制御される第１のフェーズ及び第２のフェーズの間、非導通状態であるように
配極される。上記ダイオードは、上記第１のフェーズと第２のフェーズとの間に
生じる第３のフェーズの間、導通状態である。この第３のフェーズでは、制御電
極が第１のスイッチを閉じ、上記キャパシタンス、インダクタ及びダイオードの
直列接続が共振回路を形成すると共に、上記キャパシタンスの両端の電圧がエネ
ルギー効率の良いやり方で極性を変化させる。第１のフェーズから第２のフェー
ズへの遷移は、第３のフェーズ中、上述したフルブリッジ部の既に存在するスイ
ッチを制御することのみにより、エネルギー回復部を介して行われる。追加の制
御可能なスイッチが必要ない。
【０００９】
請求項２に規定したような態様では、インダクタ及びダイオードの他の直列接
続が付加されており、フルブリッジ部の第３のスイッチと並列に配置されたダイ
オード、キャパシタンス及びインダクタの直列接続を形成する。この場合、第２
のフェーズの後に第４にフェーズが生じる。この第４のフェーズでは、上記他の
直列接続のインダクタが上記キャパシタンスと共に共振回路を形成し、上記キャ
パシタンスの両端の電圧の、反転された極性から第１の極性へのエネルギー効率
の良い遷移を可能にする。このように、ＰＤＰの持続フェーズ中、本発明のこの
態様が適用されると、正極性及び負極性の電圧パルスが、協働する走査電極と共
通電極との間に連続的に印加される。上記パルスが符号を変える遷移期間中のエ
ネルギーの回復は、該遷移期間中、インダクタ及びダイオードの最初に述べた直
列接続又は上記他の直列接続がキャパシタと共に共振回路を形成するようにフル
ブリッジ部のスイッチを制御することにより得られる。
続が付加されており、フルブリッジ部の第３のスイッチと並列に配置されたダイ
オード、キャパシタンス及びインダクタの直列接続を形成する。この場合、第２
のフェーズの後に第４にフェーズが生じる。この第４のフェーズでは、上記他の
直列接続のインダクタが上記キャパシタンスと共に共振回路を形成し、上記キャ
パシタンスの両端の電圧の、反転された極性から第１の極性へのエネルギー効率
の良い遷移を可能にする。このように、ＰＤＰの持続フェーズ中、本発明のこの
態様が適用されると、正極性及び負極性の電圧パルスが、協働する走査電極と共
通電極との間に連続的に印加される。上記パルスが符号を変える遷移期間中のエ
ネルギーの回復は、該遷移期間中、インダクタ及びダイオードの最初に述べた直
列接続又は上記他の直列接続がキャパシタと共に共振回路を形成するようにフル
ブリッジ部のスイッチを制御することにより得られる。
【００１０】
請求項３に規定したような態様では、上記第２及び第４の制御可能なスイッチ
が内部逆並列ダイオードを有している。例えば、電界効果（MOS）トランジスタ
が、このような内部ダイオードを有する制御可能なスイッチである。上記第３及
び第４のダイオードは、第１及び第２の電極における負電圧を可能にする。
が内部逆並列ダイオードを有している。例えば、電界効果（MOS）トランジスタ
が、このような内部ダイオードを有する制御可能なスイッチである。上記第３及
び第４のダイオードは、第１及び第２の電極における負電圧を可能にする。
【００１１】
請求項４に規定したような態様では、第３及び第４のダイオードが、第１及び
第２の電極における電圧が上記電力供給源により供給される電圧の絶対値を越え
る絶対値を持つことを可能にする。
第２の電極における電圧が上記電力供給源により供給される電圧の絶対値を越え
る絶対値を持つことを可能にする。
【００１２】
請求項５に規定したような態様では、寄生電流が最小化される。例えば、寄生
電流は、上記共振期間の開始時において第３のスイッチが閉じられるときに、第
４のスイッチのドレイン−ソースキャパシタを通って流れる。この電流は、第２
のキャパシタの第１の端子により供給され、第５及び第６のインダクタを介して
第２のキャパシタの他の端子である第２の接続部へと流れる。第５及び第６のイ
ンダクタの直列接続は、上記寄生電流のために高インピーダンスを形成する。上
記第１及び第２のフェーズ中に流れ、ＰＤＰにおいてはプラズマ電流である主電
流は、第５及び第６のインダクタの直列接続を通っては流れず、従って、これら
インダクタの存在による悪影響を受けない。この機能のより詳細な説明は、図４
に関して与えられている。
電流は、上記共振期間の開始時において第３のスイッチが閉じられるときに、第
４のスイッチのドレイン−ソースキャパシタを通って流れる。この電流は、第２
のキャパシタの第１の端子により供給され、第５及び第６のインダクタを介して
第２のキャパシタの他の端子である第２の接続部へと流れる。第５及び第６のイ
ンダクタの直列接続は、上記寄生電流のために高インピーダンスを形成する。上
記第１及び第２のフェーズ中に流れ、ＰＤＰにおいてはプラズマ電流である主電
流は、第５及び第６のインダクタの直列接続を通っては流れず、従って、これら
インダクタの存在による悪影響を受けない。この機能のより詳細な説明は、図４
に関して与えられている。
【００１３】
請求項６に規定したような態様では、上記ダイオード及びインダクタの直列接
続が接続される電極に負電圧を供給することが可能である。このダイオード及び
インダクタの直列接続が、上記キャパシタンスと上記電力供給源の負端子との間
に配置されると、上記電極の負電圧は、導通するであろうダイオードにより打ち
消される。
続が接続される電極に負電圧を供給することが可能である。このダイオード及び
インダクタの直列接続が、上記キャパシタンスと上記電力供給源の負端子との間
に配置されると、上記電極の負電圧は、導通するであろうダイオードにより打ち
消される。
【００１４】
請求項７に規定したような態様では、１つのインダクタのみが必要とされるが
、他の追加の部品がない場合には、インダクタを介してダイオードが結合された
電極に負電圧を供給することは、可能ではない。
、他の追加の部品がない場合には、インダクタを介してダイオードが結合された
電極に負電圧を供給することは、可能ではない。
【００１５】
本発明のこれらの観点及びその他の観点は、以下に説明する実施態様から明ら
かであり、該実施態様を参照して理解されるであろう。
かであり、該実施態様を参照して理解されるであろう。
【００１６】
図１は、本発明に係る一実施態様の回路図を表すものである。
【００１７】
電力供給源ＰＳは、第１の（正）端子Ｔ１と第２の（負）端子とを有しており
、電力供給電圧Ｖｓを供給する。
、電力供給電圧Ｖｓを供給する。
【００１８】
フラットパネルディスプレイは、マトリクス状に配置された画素に関連した、
協働する電極のグループを有している。図１には、協働する電極の１つのグルー
プが示されている。この図示されたグループは、第１の電極Ｅ１と第２の電極Ｅ
２とを有している。ＰＤＰでは、上記第１の電極Ｅ１は走査電極ＳＥｉ（図５参
照）の１つであり得ると共に、第２の電極Ｅ２は共通電極ＣＥｉの１つであり得
る。協働する走査電極ＳＥｉ及び共通電極ＣＥｉのペアは、ＰＤＰのプラズマチ
ャンネルの１つに関連している。第１及び第２の電極Ｅ１，Ｅ２並びに上記プラ
ズマチャンネルは、キャパシタＣｐにより表されているキャパシタンスを形成す
る。このフラットパネルディスプレイがＬＣＤの場合には、第１及び第２の電極
Ｅ１，Ｅ２は、画素の両端の画素電圧Ｖｐを供給する電極である。キャパシタＣ
ｐは、これら電極及びＬＣＤの画素のキャパシタンスとなる。ＶＥ１は、第１の
電極Ｅ１と第２の端子Ｔ２との間の電圧を表しており、以下、第１の電圧という
。ＶＥ２は、第２の電極Ｅ２と第２の端子Ｔ２との間の電圧を表しており、以下
、第２の電圧という。
協働する電極のグループを有している。図１には、協働する電極の１つのグルー
プが示されている。この図示されたグループは、第１の電極Ｅ１と第２の電極Ｅ
２とを有している。ＰＤＰでは、上記第１の電極Ｅ１は走査電極ＳＥｉ（図５参
照）の１つであり得ると共に、第２の電極Ｅ２は共通電極ＣＥｉの１つであり得
る。協働する走査電極ＳＥｉ及び共通電極ＣＥｉのペアは、ＰＤＰのプラズマチ
ャンネルの１つに関連している。第１及び第２の電極Ｅ１，Ｅ２並びに上記プラ
ズマチャンネルは、キャパシタＣｐにより表されているキャパシタンスを形成す
る。このフラットパネルディスプレイがＬＣＤの場合には、第１及び第２の電極
Ｅ１，Ｅ２は、画素の両端の画素電圧Ｖｐを供給する電極である。キャパシタＣ
ｐは、これら電極及びＬＣＤの画素のキャパシタンスとなる。ＶＥ１は、第１の
電極Ｅ１と第２の端子Ｔ２との間の電圧を表しており、以下、第１の電圧という
。ＶＥ２は、第２の電極Ｅ２と第２の端子Ｔ２との間の電圧を表しており、以下
、第２の電圧という。
【００１９】
第１の制御可能なスイッチＳ１の主電流路は、第１の端子Ｔ１と第１の電極Ｅ
１との間に配されている。第２の制御可能なスイッチＳ２の主電流路は、第２の
端子Ｔ２と第１の電極Ｅ１との間に配されている。第３の制御可能なスイッチＳ
３の主電流路は、第１の端子Ｔ１と第２の電極Ｅ２との間に配されている。第４
の制御可能なスイッチＳ４の主電流路は、第２の端子Ｔ２と第２の電極Ｅ２との
間に配されている。制御回路ＣＣは、第１のスイッチＳ１の制御入力部に第１の
スイッチング信号Ｓｐ１を供給し、第２のスイッチＳ２の制御入力部に第２のス
イッチング信号Ｓｐ２を供給し、第３のスイッチＳ３の制御入力部に第３のスイ
ッチング信号Ｓｐ３を供給し、第４のスイッチＳ４の制御入力部に第４のスイッ
チング信号Ｓｐ４を供給する。
１との間に配されている。第２の制御可能なスイッチＳ２の主電流路は、第２の
端子Ｔ２と第１の電極Ｅ１との間に配されている。第３の制御可能なスイッチＳ
３の主電流路は、第１の端子Ｔ１と第２の電極Ｅ２との間に配されている。第４
の制御可能なスイッチＳ４の主電流路は、第２の端子Ｔ２と第２の電極Ｅ２との
間に配されている。制御回路ＣＣは、第１のスイッチＳ１の制御入力部に第１の
スイッチング信号Ｓｐ１を供給し、第２のスイッチＳ２の制御入力部に第２のス
イッチング信号Ｓｐ２を供給し、第３のスイッチＳ３の制御入力部に第３のスイ
ッチング信号Ｓｐ３を供給し、第４のスイッチＳ４の制御入力部に第４のスイッ
チング信号Ｓｐ４を供給する。
【００２０】
第１のインダクタＬ１と第１のダイオードＤ１との直列接続は、第２の電極Ｅ
２と第１の端子Ｔ１との間に配置されている。第２のインダクタＬ２と第２のダ
イオードＤ２との直列接続は、第１の電極Ｅ１と第１の端子Ｔ１との間に配置さ
れている。
２と第１の端子Ｔ１との間に配置されている。第２のインダクタＬ２と第２のダ
イオードＤ２との直列接続は、第１の電極Ｅ１と第１の端子Ｔ１との間に配置さ
れている。
【００２１】
図２を参照して、図１に示した回路の動作を説明する。動作の説明の単純化の
ため、及び例として、上記第２の端子は接地電位を持っている。
ため、及び例として、上記第２の端子は接地電位を持っている。
【００２２】
図２Ａないし図２Ｇは、図１に示した回路において発生する信号の波形を表す
ものである。図２Ａないし図２Ｄは、それぞれ、スイッチング信号Ｓｐ１〜Ｓｐ
４を例として示しており、ハイ（high）レベルは閉じられたスイッチを意味し、
ロー（low）レベルは開放されたスイッチを意味する。図２Ｅ及び図２Ｆは、そ
れぞれ、第１の電圧ＶＥ１及び第２の電圧ＶＥ２を示している。図２Ｇは、第１
の電圧ＶＥ１から第２の電圧ＶＥ２分を引いた電圧と等しい画素電圧Ｖｐを示し
ている。
ものである。図２Ａないし図２Ｄは、それぞれ、スイッチング信号Ｓｐ１〜Ｓｐ
４を例として示しており、ハイ（high）レベルは閉じられたスイッチを意味し、
ロー（low）レベルは開放されたスイッチを意味する。図２Ｅ及び図２Ｆは、そ
れぞれ、第１の電圧ＶＥ１及び第２の電圧ＶＥ２を示している。図２Ｇは、第１
の電圧ＶＥ１から第２の電圧ＶＥ２分を引いた電圧と等しい画素電圧Ｖｐを示し
ている。
【００２３】
交流パルスの第１の期間が時点ｔ１で始まると仮定する。このような期間は、
４つのフェーズ、すなわち、画素電圧Ｖｐが正である第１のフェーズＰ１、画素
電圧Ｖｐが負である第２のフェーズＰ２、画素電圧Ｖｐが正の値から負の値に共
振的に変わる第３のフェーズＰ３及び画素電圧Ｖｐが負の値から正の値に共振的
に変わる第４のフェーズＰ４を有している。上記正の値及び負の値の双方の絶対
値は、電力供給電圧Ｖｓから上記制御可能なスイッチの電圧損失分を引いた電圧
とほぼ等しい。説明を簡単にするため、以下、この電力損失を無視する。
４つのフェーズ、すなわち、画素電圧Ｖｐが正である第１のフェーズＰ１、画素
電圧Ｖｐが負である第２のフェーズＰ２、画素電圧Ｖｐが正の値から負の値に共
振的に変わる第３のフェーズＰ３及び画素電圧Ｖｐが負の値から正の値に共振的
に変わる第４のフェーズＰ４を有している。上記正の値及び負の値の双方の絶対
値は、電力供給電圧Ｖｓから上記制御可能なスイッチの電圧損失分を引いた電圧
とほぼ等しい。説明を簡単にするため、以下、この電力損失を無視する。
【００２４】
時点ｔ１から時点ｔ２まで続く第１の期間Ｐ１中、スイッチＳ２及びスイッチ
Ｓ３は開放されており、スイッチＳ１及びスイッチＳ４は閉じられている。第１
の電極Ｅ１は第１の端子Ｔ１に接続されており、第１の電圧ＶＥ１は電力供給電
圧Ｖｓと等しい。第２の電極Ｅ２は第２の端子Ｔ２に接続されており、第２の電
圧ＶＥ２はゼロと等しい。画素電圧Ｖｐは正である。
Ｓ３は開放されており、スイッチＳ１及びスイッチＳ４は閉じられている。第１
の電極Ｅ１は第１の端子Ｔ１に接続されており、第１の電圧ＶＥ１は電力供給電
圧Ｖｓと等しい。第２の電極Ｅ２は第２の端子Ｔ２に接続されており、第２の電
圧ＶＥ２はゼロと等しい。画素電圧Ｖｐは正である。
【００２５】
時点ｔ２において、スイッチＳ１及びスイッチＳ４は開放され、スイッチＳ３
が閉じられる。画素キャパシタンスＣｐ、第２のインダクタＬ２及び第２のダイ
オードＤ２の直列接続は、第３のスイッチＳ３により短絡され、共振を開始させ
る共振回路を形成する。第３のスイッチＳ３が閉じる瞬間に、ゼロであった第２
の電圧ＶＥ２が電力供給電圧Ｖｓと等しい値Ｖｓに急上昇する。キャパシタＣｐ
のため、第１の電圧ＶＥ１は、第２の電圧ＶＥ２と同じだけ急上昇し、従って、
値Ｖｓから電力供給電圧Ｖｓの２倍である値２Ｖｓに変化する。この共振は、上
記共振回路の電流が符号を変え、第２のダイオードＤ２が導通を中断する時点ｔ
３において停止する。画素キャパシタンスＣｐの両端の電圧は、エネルギー効率
の良いやり方で符号を反転させる。上記共振回路における損失のため、第１の電
圧ＶＥ１は時点ｔ３において正確にゼロにはならない。
が閉じられる。画素キャパシタンスＣｐ、第２のインダクタＬ２及び第２のダイ
オードＤ２の直列接続は、第３のスイッチＳ３により短絡され、共振を開始させ
る共振回路を形成する。第３のスイッチＳ３が閉じる瞬間に、ゼロであった第２
の電圧ＶＥ２が電力供給電圧Ｖｓと等しい値Ｖｓに急上昇する。キャパシタＣｐ
のため、第１の電圧ＶＥ１は、第２の電圧ＶＥ２と同じだけ急上昇し、従って、
値Ｖｓから電力供給電圧Ｖｓの２倍である値２Ｖｓに変化する。この共振は、上
記共振回路の電流が符号を変え、第２のダイオードＤ２が導通を中断する時点ｔ
３において停止する。画素キャパシタンスＣｐの両端の電圧は、エネルギー効率
の良いやり方で符号を反転させる。上記共振回路における損失のため、第１の電
圧ＶＥ１は時点ｔ３において正確にゼロにはならない。
【００２６】
時点ｔ３（又は時点ｔ３より幾分あと）において、スイッチＳ２が閉じられる
。既におおよそゼロになった第１の電圧ＶＥ１は、ゼロのままである。上記第２
の電圧は、値Ｖｓをほぼ維持する。電圧Ｖｐは、値−Ｖｓを維持する。
。既におおよそゼロになった第１の電圧ＶＥ１は、ゼロのままである。上記第２
の電圧は、値Ｖｓをほぼ維持する。電圧Ｖｐは、値−Ｖｓを維持する。
【００２７】
時点４において、スイッチＳ２及びスイッチＳ３が開放され、スイッチＳ１が
閉じられる。画素キャパシタンスＣｐ、第１のインダクタＬ１及び第１のダイオ
ードＤ１の直列接続が、第１のスイッチＳ１によって短絡され、共振を開始させ
る共振回路を形成する。この共振は、上記共振回路の電流が符号を変え、第１の
ダイオードＤ１が導通を中断する時点ｔ５において停止する。画素キャパシタン
スＣｐの両端の電圧は、エネルギー効率の良いやり方で符号を反転させる。
閉じられる。画素キャパシタンスＣｐ、第１のインダクタＬ１及び第１のダイオ
ードＤ１の直列接続が、第１のスイッチＳ１によって短絡され、共振を開始させ
る共振回路を形成する。この共振は、上記共振回路の電流が符号を変え、第１の
ダイオードＤ１が導通を中断する時点ｔ５において停止する。画素キャパシタン
スＣｐの両端の電圧は、エネルギー効率の良いやり方で符号を反転させる。
【００２８】
時点５において、時点１で始まった上記第１の交流パルスと同様に得られる次
の交流パルスが始まる。
の交流パルスが始まる。
【００２９】
図３は、本発明に係る一実施態様の回路図を表すものである。図１における参
照符号と同じ参照符号により示した構成要素及び信号は、同じ意味合いを持って
おり、該当する場合には同様に動作する。違いは、第２のインダクタＬ２及び第
２のダイオードＤ２が省略され、第１のインダクタＬ１と第１のダイオードＤ１
との接続部と第２の端子Ｔ２との間にダイオードＤ３が付加されたことのみであ
る。この実施態様においても、４つのフェーズは、Ｐ１，Ｐ３，Ｐ２，Ｐ４の順
に生じる。また、フェーズＰ３，Ｐ４は上述した共振フェーズである。
照符号と同じ参照符号により示した構成要素及び信号は、同じ意味合いを持って
おり、該当する場合には同様に動作する。違いは、第２のインダクタＬ２及び第
２のダイオードＤ２が省略され、第１のインダクタＬ１と第１のダイオードＤ１
との接続部と第２の端子Ｔ２との間にダイオードＤ３が付加されたことのみであ
る。この実施態様においても、４つのフェーズは、Ｐ１，Ｐ３，Ｐ２，Ｐ４の順
に生じる。また、フェーズＰ３，Ｐ４は上述した共振フェーズである。
【００３０】
第１のフェーズＰ１の間、図３の回路は、図１の回路と全く同様に動作する。
画素電圧は正の値Ｖｓを有している。
画素電圧は正の値Ｖｓを有している。
【００３１】
第３のフェーズＰ３の開始時に、スイッチＳ１及びスイッチＳ４が開放され、
スイッチＳ２が閉じられる。画素キャパシタンスＣｐとスイッチＳ２とダイオー
ドＤ３とインダクタＬ１とにより形成される共振回路に、共振電流が流れ始める
。第３のフェーズＰ３中、第１の電圧ＶＥ１はゼロであり、第２の電圧ＶＥ２は
値−ＶｓからＶｓに変化し、画素電圧Ｖｐは値Ｖｓから−Ｖｓに変化する。
スイッチＳ２が閉じられる。画素キャパシタンスＣｐとスイッチＳ２とダイオー
ドＤ３とインダクタＬ１とにより形成される共振回路に、共振電流が流れ始める
。第３のフェーズＰ３中、第１の電圧ＶＥ１はゼロであり、第２の電圧ＶＥ２は
値−ＶｓからＶｓに変化し、画素電圧Ｖｐは値Ｖｓから−Ｖｓに変化する。
【００３２】
第２のフェーズＰ２の開始時に、スイッチＳ３が閉じられ、図１の回路の第３
のフェーズＰ３中と同様の状態に達する。画素電圧は負の値−Ｖｓを有している
。
のフェーズＰ３中と同様の状態に達する。画素電圧は負の値−Ｖｓを有している
。
【００３３】
第４のフェーズＰ４の開始時に、スイッチＳ２及びスイッチＳ３が開放され、
スイッチＳ１が閉じられる。画素キャパシタンスＣｐとスイッチＳ１とダイオー
ドＤ１とインダクタＬ１とにより形成される共振回路に、共振電流が流れ始める
。第４のフェーズＰ４中、第１の電圧ＶＥ１は値Ｖｓを有し、第２の電圧ＶＥ２
は値２Ｖｓから値ゼロに変化する。その結果、画素電圧Ｖｐは値−ＶｓからＶｓ
に変化する。
スイッチＳ１が閉じられる。画素キャパシタンスＣｐとスイッチＳ１とダイオー
ドＤ１とインダクタＬ１とにより形成される共振回路に、共振電流が流れ始める
。第４のフェーズＰ４中、第１の電圧ＶＥ１は値Ｖｓを有し、第２の電圧ＶＥ２
は値２Ｖｓから値ゼロに変化する。その結果、画素電圧Ｖｐは値−ＶｓからＶｓ
に変化する。
【００３４】
図４は、本発明に係る一実施態様の回路図を表すものである。図１における参
照符号と同じ参照符号により示した構成要素及び信号は、同じ意味を持っている
。
照符号と同じ参照符号により示した構成要素及び信号は、同じ意味を持っている
。
【００３５】
電力供給源ＰＳは、第１の（正）端子Ｔ１と第２の（負）端子とを有しており
、電力供給電圧Ｖｓを供給する。
、電力供給電圧Ｖｓを供給する。
【００３６】
フラットパネルディスプレイは、マトリクス状に配置された画素に関連した、
協働する電極のグループを有している。図４には、協働する電極の１つのグルー
プが示されている。このグループは、第１の電極Ｅ１と第２の電極Ｅ２とを有し
ている。第１の電極Ｅ１と第２の電極Ｅ２との間に、キャパシタＣｐにより表さ
れているキャパシタンスが存在する。ＶＥ１は、第１の電極Ｅ１と第２の端子Ｔ
２との間の電圧を表しており、以下、第１の電圧という。ＶＥ２は、第２の電極
Ｅ２と第２の端子Ｔ２との間の電圧を表しており、以下、第２の電圧という。
協働する電極のグループを有している。図４には、協働する電極の１つのグルー
プが示されている。このグループは、第１の電極Ｅ１と第２の電極Ｅ２とを有し
ている。第１の電極Ｅ１と第２の電極Ｅ２との間に、キャパシタＣｐにより表さ
れているキャパシタンスが存在する。ＶＥ１は、第１の電極Ｅ１と第２の端子Ｔ
２との間の電圧を表しており、以下、第１の電圧という。ＶＥ２は、第２の電極
Ｅ２と第２の端子Ｔ２との間の電圧を表しており、以下、第２の電圧という。
【００３７】
第１の制御可能なスイッチＳ１の主電流路は、接続部（node）Ｎ１と第１の電
極Ｅ１との間に配されている。第２の制御可能なスイッチＳ２の主電流路は、接
合部（junction）Ｊ２と第１の電極Ｅ１との間に配されている。第３の制御可能
なスイッチＳ３の主電流路は、接続部Ｎ２と第２の電極Ｅ２との間に配されてい
る。第４の制御可能なスイッチＳ４の主電流路は、接合部Ｊ１と第２の電極Ｅ２
との間に配されている。各スイッチＳ１〜Ｓ４は、内部逆並列ダイオードＤｓｉ
とドレイン−ソースキャパシタンスＣｓｉとを伴う電界効果トランジスタ（MOSF
ET）である。ここで、ｉは対応するスイッチＳｉの番号である。
極Ｅ１との間に配されている。第２の制御可能なスイッチＳ２の主電流路は、接
合部（junction）Ｊ２と第１の電極Ｅ１との間に配されている。第３の制御可能
なスイッチＳ３の主電流路は、接続部Ｎ２と第２の電極Ｅ２との間に配されてい
る。第４の制御可能なスイッチＳ４の主電流路は、接合部Ｊ１と第２の電極Ｅ２
との間に配されている。各スイッチＳ１〜Ｓ４は、内部逆並列ダイオードＤｓｉ
とドレイン−ソースキャパシタンスＣｓｉとを伴う電界効果トランジスタ（MOSF
ET）である。ここで、ｉは対応するスイッチＳｉの番号である。
【００３８】
インダクタＬ１及びダイオードＤ１の直列接続は、第２の電極Ｅ２と接続部Ｎ
１との間に配置されている。ダイオードＤ１のカソードは、接続部Ｎ１に向けら
れている。インダクタＬ２及びダイオードＤ２の直列接続は、第１の電極Ｅ１と
接続部Ｎ２との間に配置されている。ダイオードＤ２のカソードは、接続部Ｎ２
に向けられている。接続部Ｎ１と接続部Ｎ３との間にはダイオードＤ４が配置さ
れており、そのカソードは接続部Ｎ１に向けられている。接続部Ｎ２と接続部Ｎ
４との間にはダイオードＤ３が配置されており、そのカソードは接続部Ｎ２に向
けられている。接続部Ｎ３と端子Ｔ１との間には、インダクタＬ４が配置されて
いる。接続部Ｎ４と端子Ｔ１との間には、インダクタＬ３が配置されている。接
続部Ｎ３と接合部Ｊ１との間には、キャパシタＣ４が配置されている。接続部Ｎ
４と接合部Ｊ２との間には、キャパシタＣ３が配置されている。接合部Ｊ１と端
子Ｔ２との間には、インダクタＬ５が配置されている。接合部Ｊ２と端子Ｔ２と
の間には、インダクタＬ６が配置されている。
１との間に配置されている。ダイオードＤ１のカソードは、接続部Ｎ１に向けら
れている。インダクタＬ２及びダイオードＤ２の直列接続は、第１の電極Ｅ１と
接続部Ｎ２との間に配置されている。ダイオードＤ２のカソードは、接続部Ｎ２
に向けられている。接続部Ｎ１と接続部Ｎ３との間にはダイオードＤ４が配置さ
れており、そのカソードは接続部Ｎ１に向けられている。接続部Ｎ２と接続部Ｎ
４との間にはダイオードＤ３が配置されており、そのカソードは接続部Ｎ２に向
けられている。接続部Ｎ３と端子Ｔ１との間には、インダクタＬ４が配置されて
いる。接続部Ｎ４と端子Ｔ１との間には、インダクタＬ３が配置されている。接
続部Ｎ３と接合部Ｊ１との間には、キャパシタＣ４が配置されている。接続部Ｎ
４と接合部Ｊ２との間には、キャパシタＣ３が配置されている。接合部Ｊ１と端
子Ｔ２との間には、インダクタＬ５が配置されている。接合部Ｊ２と端子Ｔ２と
の間には、インダクタＬ６が配置されている。
【００３９】
制御回路ＣＣは、第１のスイッチＳ１の制御入力部に第１のスイッチング信号
Ｓｐ１を供給し、第２のスイッチＳ２の制御入力部（ゲート）に第２のスイッチ
ング信号Ｓｐ２を供給し、第３のスイッチＳ３の制御入力部に第３のスイッチン
グ信号Ｓｐ３を供給し、第４スイッチＳ４の制御入力部（ゲート）に第４のスイ
ッチング信号Ｓｐ４を供給する。
Ｓｐ１を供給し、第２のスイッチＳ２の制御入力部（ゲート）に第２のスイッチ
ング信号Ｓｐ２を供給し、第３のスイッチＳ３の制御入力部に第３のスイッチン
グ信号Ｓｐ３を供給し、第４スイッチＳ４の制御入力部（ゲート）に第４のスイ
ッチング信号Ｓｐ４を供給する。
【００４０】
スイッチＳ１〜Ｓ４は、図１の回路と同様にして制御される。また、電圧ＶＥ
１，ＶＥ２，Ｖｐは、図２に示した電圧と同一である。
１，ＶＥ２，Ｖｐは、図２に示した電圧と同一である。
【００４１】
ダイオードＤ５は、電極Ｅ１の電圧が負になるときにダイオードＤｓ２が導通
状態になることを防止する。ダイオードＤ６は、電極Ｅ２の電圧が負になるとき
にダイオードＤｓ４が導通状態になることを防止する。ダイオードＤ４は、電極
Ｅ１の電圧が値Ｖｓよりも高くなるときにダイオードＤｓ１が導通状態になるこ
とを防止する。ダイオードＤ３は、電極Ｅ２の電圧が値Ｖｓよりも高くなるとき
にダイオードＤｓ３が導通状態になることを防止する。スイッチＳ１〜Ｓ４が内
部逆並列ダイオードを有していない場合、例えばバイポーラトランジスタが用い
られる場合には、ダイオードＤ３〜Ｄ６は必要とされない。また、ダイオードＤ
４は、フェーズＰ４の開始時において、接続部Ｎ１の電圧が２×Ｖｓの最大にな
ることを可能にする。ダイオードＤ４がない場合には、接続部Ｎ１の電圧は値Ｖ
ｓでクランプされる。同じことが、接続部Ｎ２における電圧に関してダイオード
Ｄ３にも当てはまる。
状態になることを防止する。ダイオードＤ６は、電極Ｅ２の電圧が負になるとき
にダイオードＤｓ４が導通状態になることを防止する。ダイオードＤ４は、電極
Ｅ１の電圧が値Ｖｓよりも高くなるときにダイオードＤｓ１が導通状態になるこ
とを防止する。ダイオードＤ３は、電極Ｅ２の電圧が値Ｖｓよりも高くなるとき
にダイオードＤｓ３が導通状態になることを防止する。スイッチＳ１〜Ｓ４が内
部逆並列ダイオードを有していない場合、例えばバイポーラトランジスタが用い
られる場合には、ダイオードＤ３〜Ｄ６は必要とされない。また、ダイオードＤ
４は、フェーズＰ４の開始時において、接続部Ｎ１の電圧が２×Ｖｓの最大にな
ることを可能にする。ダイオードＤ４がない場合には、接続部Ｎ１の電圧は値Ｖ
ｓでクランプされる。同じことが、接続部Ｎ２における電圧に関してダイオード
Ｄ３にも当てはまる。
【００４２】
キャパシタＣｓ１〜Ｃｓ４を通って流れる容量性電流をできる限り小さくする
ために、種々のキャパシタＣ３，Ｃ４及びインダクタＬ５，Ｌ６が付加されてい
る。ここでは、このことを１つの状況に関して説明する。上記回路が、（図１に
関して述べたように）スイッチＳ１，Ｓ４が閉じられ、スイッチＳ２，Ｓ３が開
放されている第１のフェーズＰ１にあると仮定する。共振期間Ｐ２の開始時にス
イッチＳ１，Ｓ４が開放され、時点ｔ２においてスイッチＳ３が閉じられる。ス
イッチＳ３が閉じる瞬間に、ゼロであった第２の電圧ＶＥ２が、電力供給電圧Ｖ
ｓと等しい値Ｖｓに急上昇する。キャパシタＣｐのため、第１の電圧ＶＥ１は、
第２の電圧ＶＥ２と同じだけ急上昇し、従って、値Ｖｓから値２Ｖｓに変化する
。これら電圧の急上昇は、キャパシタＣｓ２及びキャパシタＣｓ４を通る寄生容
量性電流を引き起こす。上記キャパシタＣｓ４を通る容量性電流は、ダイオード
Ｄ３及びスイッチＳ３を介してキャパシタＣ３により概ね供給される。この電流
は、インダクタＬ５，Ｌ６を介して再びキャパシタＣ３に戻るように流れる必要
がある。インダクタＬ３は、この容量性電流の大部分が電力供給源ＰＳを経由し
て流れることを防止する。インダクタＬ３〜Ｌ６は、高周波の上記容量性電流の
ほとんどをブロックするのに十分に大きいが、図１及び図２に関して説明したよ
うな第１及び第２のフェーズＰ１，Ｐ２中、これらのキャパシタＣ３，Ｃ４によ
り供給される電流を妨害することなく、キャパシタＣ３，Ｃ４の再充電を可能に
するのに十分に低い値を有している。例えば、第１のフェーズ中、上記電流は、
いかなるインダクタＬ３〜Ｌ６にも妨害されることなく、キャパシタＣ４からダ
イオードＤ４、スイッチＳ１、キャパシタンスＣｐ、ダイオードＤ６及びスイッ
チＳ４を介して再びキャパシタＣ４に流れる。
ために、種々のキャパシタＣ３，Ｃ４及びインダクタＬ５，Ｌ６が付加されてい
る。ここでは、このことを１つの状況に関して説明する。上記回路が、（図１に
関して述べたように）スイッチＳ１，Ｓ４が閉じられ、スイッチＳ２，Ｓ３が開
放されている第１のフェーズＰ１にあると仮定する。共振期間Ｐ２の開始時にス
イッチＳ１，Ｓ４が開放され、時点ｔ２においてスイッチＳ３が閉じられる。ス
イッチＳ３が閉じる瞬間に、ゼロであった第２の電圧ＶＥ２が、電力供給電圧Ｖ
ｓと等しい値Ｖｓに急上昇する。キャパシタＣｐのため、第１の電圧ＶＥ１は、
第２の電圧ＶＥ２と同じだけ急上昇し、従って、値Ｖｓから値２Ｖｓに変化する
。これら電圧の急上昇は、キャパシタＣｓ２及びキャパシタＣｓ４を通る寄生容
量性電流を引き起こす。上記キャパシタＣｓ４を通る容量性電流は、ダイオード
Ｄ３及びスイッチＳ３を介してキャパシタＣ３により概ね供給される。この電流
は、インダクタＬ５，Ｌ６を介して再びキャパシタＣ３に戻るように流れる必要
がある。インダクタＬ３は、この容量性電流の大部分が電力供給源ＰＳを経由し
て流れることを防止する。インダクタＬ３〜Ｌ６は、高周波の上記容量性電流の
ほとんどをブロックするのに十分に大きいが、図１及び図２に関して説明したよ
うな第１及び第２のフェーズＰ１，Ｐ２中、これらのキャパシタＣ３，Ｃ４によ
り供給される電流を妨害することなく、キャパシタＣ３，Ｃ４の再充電を可能に
するのに十分に低い値を有している。例えば、第１のフェーズ中、上記電流は、
いかなるインダクタＬ３〜Ｌ６にも妨害されることなく、キャパシタＣ４からダ
イオードＤ４、スイッチＳ１、キャパシタンスＣｐ、ダイオードＤ６及びスイッ
チＳ４を介して再びキャパシタＣ４に流れる。
【００４３】
図５は、フラットパネルディスプレイ及び該フラットパネルディスプレイを駆
動する回路のブロック図を表すものである。図示されたこのフラットパネルディ
スプレイは、ｎ個のプラズマチャンネルＰＣ１，…，ＰＣｎが水平方向に延在し
、ｍ本のデータ電極ＤＥ１，…，ＤＥｍが鉛直方向に延在する種類のＰＤＰであ
る。プラズマチャンネルＰＣ１，…，ＰＣｎとデータ電極ＤＥ１，…，ＤＥｍと
の交差部は、画素に関連している。協働する選択電極ＳＥｉ及び共通電極ＣＥｉ
のペアは、プラズマチャンネルＰＣｉの対応するものに関連している。選択ドラ
イバＳＤは、ｎ本の選択電極ＳＥ１，…，ＳＥｎに走査パルスを供給する。共通
ドライバＣＤは、ｎ本の共通電極ＣＥ１，…，ＣＥｎに共通パルスを供給する。
データドライバＤＤは、ビデオ信号Ｖｓを受け取り、ｍ個のデータ信号をｍ本の
データ電極ＤＥ１，…，ＤＥｍに供給する。タイミング回路ＴＣは、ビデオ信号
Ｖｓに属する同期信号Ｓを受け取り、データドライバＤＤ、選択ドライバＳＤ及
び共通ドライバＣＤに制御信号ＣＯ１，ＣＯ２，ＣＯ３を供給して、これらのド
ライバにより供給されるパルス及び信号のタイミングを制御する。
動する回路のブロック図を表すものである。図示されたこのフラットパネルディ
スプレイは、ｎ個のプラズマチャンネルＰＣ１，…，ＰＣｎが水平方向に延在し
、ｍ本のデータ電極ＤＥ１，…，ＤＥｍが鉛直方向に延在する種類のＰＤＰであ
る。プラズマチャンネルＰＣ１，…，ＰＣｎとデータ電極ＤＥ１，…，ＤＥｍと
の交差部は、画素に関連している。協働する選択電極ＳＥｉ及び共通電極ＣＥｉ
のペアは、プラズマチャンネルＰＣｉの対応するものに関連している。選択ドラ
イバＳＤは、ｎ本の選択電極ＳＥ１，…，ＳＥｎに走査パルスを供給する。共通
ドライバＣＤは、ｎ本の共通電極ＣＥ１，…，ＣＥｎに共通パルスを供給する。
データドライバＤＤは、ビデオ信号Ｖｓを受け取り、ｍ個のデータ信号をｍ本の
データ電極ＤＥ１，…，ＤＥｍに供給する。タイミング回路ＴＣは、ビデオ信号
Ｖｓに属する同期信号Ｓを受け取り、データドライバＤＤ、選択ドライバＳＤ及
び共通ドライバＣＤに制御信号ＣＯ１，ＣＯ２，ＣＯ３を供給して、これらのド
ライバにより供給されるパルス及び信号のタイミングを制御する。
【００４４】
上記ＰＤＰのアドレスフェーズ中、プラズマチャンネルＰＣ１，…，ＰＣｎは
、通常１つずつ点弧される。点弧されたプラズマチャンネルＰＣｉは、低いイン
ピーダンスを有している。上記データ電極のデータ電圧は、データ電極及び低イ
ンピーダンスのプラズマチャンネルＰＣｉに関連するプラズマボリューム（画素
）のそれぞれにおける充電量を決定する。上記アドレスフェーズに続く持続フェ
ーズ中に光を発生させるようにこの充電により予め調整された画素は、該持続フ
ェーズ中に明るくなる。以下、低いインピーダンスを有するプラズマチャンネル
ＰＣｉを、（画素の）選択されたラインと呼ぶ。上記アドレスフェーズ中、選択
されたラインの画素に蓄積されるべきデータ信号は、ライン毎にデータドライバ
ＤＤにより供給される。上記持続フェーズ中、上記選択ドライバ及び共通ドライ
バは、先行するアドレスフェーズ中にデータが蓄積された全てのラインに、選択
パルス及び共通パルスをそれぞれ供給する。明るくなるように予め充電された画
素は、関連するプラズマボリュームが点弧されるたびに光を発生させる。点弧さ
れるように予め充電され、関連する選択電極及び共通電極によりプラズマボリュ
ームの両端に供給される持続電圧が十分な量だけ変化すると、該プラズマボリュ
ームは点弧される。点弧の回数は、当該画素により発生する光の総量を決定する
。実際に実現する場合、上記持続電圧は交流極性のパルスを有している。正極性
パルスと負極性パルスとの電圧差は、光を発生させるように予め充電されたプラ
ズマボリュームを点弧し、光を発生させないように予め充電されたプラズマボリ
ュームを点弧しないように選択される。
、通常１つずつ点弧される。点弧されたプラズマチャンネルＰＣｉは、低いイン
ピーダンスを有している。上記データ電極のデータ電圧は、データ電極及び低イ
ンピーダンスのプラズマチャンネルＰＣｉに関連するプラズマボリューム（画素
）のそれぞれにおける充電量を決定する。上記アドレスフェーズに続く持続フェ
ーズ中に光を発生させるようにこの充電により予め調整された画素は、該持続フ
ェーズ中に明るくなる。以下、低いインピーダンスを有するプラズマチャンネル
ＰＣｉを、（画素の）選択されたラインと呼ぶ。上記アドレスフェーズ中、選択
されたラインの画素に蓄積されるべきデータ信号は、ライン毎にデータドライバ
ＤＤにより供給される。上記持続フェーズ中、上記選択ドライバ及び共通ドライ
バは、先行するアドレスフェーズ中にデータが蓄積された全てのラインに、選択
パルス及び共通パルスをそれぞれ供給する。明るくなるように予め充電された画
素は、関連するプラズマボリュームが点弧されるたびに光を発生させる。点弧さ
れるように予め充電され、関連する選択電極及び共通電極によりプラズマボリュ
ームの両端に供給される持続電圧が十分な量だけ変化すると、該プラズマボリュ
ームは点弧される。点弧の回数は、当該画素により発生する光の総量を決定する
。実際に実現する場合、上記持続電圧は交流極性のパルスを有している。正極性
パルスと負極性パルスとの電圧差は、光を発生させるように予め充電されたプラ
ズマボリュームを点弧し、光を発生させないように予め充電されたプラズマボリ
ュームを点弧しないように選択される。
【００４５】
本発明は、多数のプラズマボリュームが同時に点弧される持続期間中に、特に
有効である。これらのプラズマボリュームは全て、選択電極と共通電極との間に
大きなキャパシタンスを形成する。実際には、このキャパシタンスは、これらの
電極がフラットパネルディスプレイの他の部分との容量性結合を有しているため
、更に一層大きい。この状態で、前の文において述べた容量によって、キャパシ
タンスＣｐが形成される。（図１、図３及び図４の）電極Ｅ１は１本の選択電極
又は選択電極のグループであり、電極Ｅ２は１本の共通電極又は共通電極のグル
ープである。スイッチＳ１及びスイッチＳ２は選択ドライバの一部であり、スイ
ッチＳ３及びスイッチＳ４は共通ドライバの一部である。
有効である。これらのプラズマボリュームは全て、選択電極と共通電極との間に
大きなキャパシタンスを形成する。実際には、このキャパシタンスは、これらの
電極がフラットパネルディスプレイの他の部分との容量性結合を有しているため
、更に一層大きい。この状態で、前の文において述べた容量によって、キャパシ
タンスＣｐが形成される。（図１、図３及び図４の）電極Ｅ１は１本の選択電極
又は選択電極のグループであり、電極Ｅ２は１本の共通電極又は共通電極のグル
ープである。スイッチＳ１及びスイッチＳ２は選択ドライバの一部であり、スイ
ッチＳ３及びスイッチＳ４は共通ドライバの一部である。
【００４６】
図５には、特定のＰＤＰを示したが、本発明は、他のＰＤＰにも関係している
。例えば、プラズマチャンネルは鉛直方向に延在していてもよく、隣接するプラ
ズマチャンネルは共通に電極を有していてもよい。より広くは、本発明は、ＰＤ
Ｐ、ＬＣＤ又はＥＬディスプレイのような、キャパシタンスの両端の電圧が規則
正しく極性を変化させる必要のある全てのフラットパネルディスプレイに関係し
ている。
。例えば、プラズマチャンネルは鉛直方向に延在していてもよく、隣接するプラ
ズマチャンネルは共通に電極を有していてもよい。より広くは、本発明は、ＰＤ
Ｐ、ＬＣＤ又はＥＬディスプレイのような、キャパシタンスの両端の電圧が規則
正しく極性を変化させる必要のある全てのフラットパネルディスプレイに関係し
ている。
【００４７】
上述した実施態様は、本発明を限定するものではなく例示するものであり、当
業者であれば、後述する特許請求の範囲から逸脱することなく種々の変形例を立
案することが可能であることに注意されたい。例えば、図１に示した回路におい
て、インダクタＬ１及びダイオードＤ１の直列接続はスイッチＳ２と並列に配置
されてもよく、インダクタＬ２及びダイオードＤ２の直列接続はスイッチＳ４と
並列に配置されてもよい。ダイオードＤ１及びダイオードＤ２のカソードは、そ
れぞれ、接続部Ｅ１及び接続部Ｅ２に向けて配極される。
業者であれば、後述する特許請求の範囲から逸脱することなく種々の変形例を立
案することが可能であることに注意されたい。例えば、図１に示した回路におい
て、インダクタＬ１及びダイオードＤ１の直列接続はスイッチＳ２と並列に配置
されてもよく、インダクタＬ２及びダイオードＤ２の直列接続はスイッチＳ４と
並列に配置されてもよい。ダイオードＤ１及びダイオードＤ２のカソードは、そ
れぞれ、接続部Ｅ１及び接続部Ｅ２に向けて配極される。
【００４８】
特許請求の範囲においては、括弧内のいかなる参照記号も特許請求の範囲を限
定するものではない。動詞「有する（comprise）」及びその活用の使用は、特許
請求の範囲に述べられている構成要素又は工程以外の他の構成要素又は工程を排
除するものではない。本発明は、複数の別個の構成要素を有するハードウェアお
よび適宜にプログラムされたコンピュータを用いて実現することが可能である。
列挙された複数のこれらの手段を特許請求の範囲とする装置では、１つの同じハ
ードウェアアイテムにより複数の手段を具現化することが可能である。
定するものではない。動詞「有する（comprise）」及びその活用の使用は、特許
請求の範囲に述べられている構成要素又は工程以外の他の構成要素又は工程を排
除するものではない。本発明は、複数の別個の構成要素を有するハードウェアお
よび適宜にプログラムされたコンピュータを用いて実現することが可能である。
列挙された複数のこれらの手段を特許請求の範囲とする装置では、１つの同じハ
ードウェアアイテムにより複数の手段を具現化することが可能である。
【図１】 本発明に係る一実施態様の回路図を表している。
【図２Ａ】 図１に示した回路において生じる信号の波形を表している。
【図２Ｂ】 図１に示した回路において生じる信号の波形を表している。
【図２Ｃ】 図１に示した回路において生じる信号の波形を表している。
【図２Ｄ】 図１に示した回路において生じる信号の波形を表している。
【図２Ｅ】 図１に示した回路において生じる信号の波形を表している。
【図２Ｆ】 図１に示した回路において生じる信号の波形を表している。
【図２Ｇ】 図１に示した回路において生じる信号の波形を表している。
【図３】 本発明に係る一実施態様の回路図を表している。
【図４】 本発明に係る一実施態様の回路図を表している。
【図５】 フラットパネルディスプレイ及び駆動回路のブロック図を表して
いる。
いる。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヴァン アメスフールト アルフォンサス
エム
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
(72)発明者 ヴァン ダルフセン エイジ ジェイ
オランダ国 5656 アーアー アインドー
フェン プロフ ホルストラーン ６
Ｆターム(参考） 5C080 AA05 BB05 DD22 DD26 EE29
FF03 FF12 HH02 JJ02 JJ03
JJ04
Claims (10)
- 【請求項１】 フラットパネルディスプレイの第１及び第２の電極間に交流
極性を持つ電圧を供給し、 第１及び第２の制御可能なスイッチの第１の直列接続であって、前記第１及び
第２の制御可能なスイッチの主電流路の接合部が前記第１の電極に結合された第
１の直列接続と、 第３及び第４の制御可能なスイッチの第２の直列接続であって、前記第３及び
第４の制御可能なスイッチの主電流路の接合部が前記第２の電極に結合され、前
記第１の直列接続と当該第２の直列接続とが、電力供給源の端子間に並列に配置
されると共に、前記第１のスイッチの前記主電流路が前記第１の電極と前記端子
のうちの第１の端子との間に配され、前記第３のスイッチの前記主電流路が前記
第２の電極と前記第１の端子との間に配された第２の直列接続と、 第１のインダクタと、 前記電圧が所定の極性を持つ第１のフェーズ及び前記電圧が反転された極性を
持つ第２のフェーズを得るために、前記制御可能なスイッチのオン・オフスイッ
チングに関して制御する制御回路と を有し、 前記第１のフェーズと前記第２のフェーズとの間で生じる第３のフェーズにお
いて、前記第１のインダクタ及び前記電極間に存在するキャパシタンスが、エネ
ルギー効率の良いやり方で前記所定の極性を反転させるための共振回路を形成す
る 駆動回路において、 前記第１のインダクタ、前記キャパシタンス及び第１のダイオードの直列接続
が、前記第１のスイッチと並列に配置され、 前記第１のダイオードは、前記第１及び第２のフェーズ中非導通状態であり、
前記第３のフェーズ中導通状態であるように配極され、 前記制御回路が、前記第３のフェーズ中、前記第１のスイッチを閉じるように
なっている ことを特徴とする駆動回路。 - 【請求項２】 当該駆動回路が、第２のインダクタと第２のダイオードとを
有し、前記第２のインダクタ、前記第２のダイオード及び前記キャパシタンスの
直列接続が前記第３のスイッチと並列に配置され、前記第２のダイオードが、前
記第１及び前記第２のフェーズ中非導通状態であり、前記第２のフェーズに続く
第４のフェーズ中導通状態であるように配極され、前記制御回路が、前記第４の
フェーズ中、前記第３のスイッチを閉じるようになっていることを特徴とする請
求項１記載の駆動回路。 - 【請求項３】 前記第２及び前記第４の制御可能なスイッチが、内部逆並列
ダイオードを有し、 当該駆動回路が、前記第２のスイッチの前記主電流路と直列に配置された第３
のダイオードと、前記第４のスイッチの前記主電流路と直列に配置された第４の
ダイオードとを更に有し、これら第３及び第４のダイオードが、それぞれの対応
する逆並列ダイオードに対して反対に配極された ことを特徴とする請求項２記載の駆動回路。 - 【請求項４】 前記第１の端子と、一方は第１のスイッチ、他方は前記第１
のインダクタ，前記第１のダイオード及び前記キャパシタンスの前記直列接続の
並列接続との間に第３のダイオードが配置され、この第３のダイオードが、前記
第１の端子に結合された第１の端部を有すると共に、他方の端子における電圧の
絶対値が前記第１の端部における電圧の絶対値を越えることを可能とするように
配極され、 前記第１の端子と、一方は前記第３のスイッチ、他方は前記第２のインダクタ
，前記第２のダイオード及び前記キャパシタンスの前記直列接続の並列接続との
間に第４のダイオードが配置され、この第４のダイオードが、前記第１の端子に
結合された第１の端部を有すると共に、他方の端子における電圧の絶対値が前記
第１の端部における電圧の絶対値を越えることを可能とするように配極された ことを特徴とする請求項２記載の駆動回路。 - 【請求項５】 前記第３のダイオードの前記第１の端部が、第１のキャパシ
タを介して第１の接合部に結合されると共に、第３のインダクタを介して前記電
力供給源の前記第１の端子に結合され、 前記第４のダイオードの前記第１の端部が、第２のキャパシタを介して第２の
接合部に結合されると共に、第４のインダクタを介して前記第１の端子に結合さ
れ、 前記第２のスイッチの前記主電流路が、前記第１の電極と前記第１の接合部と
の間に配され、 前記第４のスイッチの前記主電流路が、前記第２の電極と前記第２の接合部と
の間に配され、 前記第１の接合部と前記電力供給源の前記端子の第２の方との間に、第５のイ
ンダクタが配置され、 前記第２の接合部と前記電力供給源の前記端子の前記第２の方との間に、第６
のインダクタが配置された ことを特徴とする請求項４記載の駆動回路。 - 【請求項６】 前記第１の端子が、前記電力供給源から正電位を受け取るこ
とを特徴とする請求項１又は２記載の駆動回路。 - 【請求項７】 当該駆動回路が、前記第１のダイオードと前記第１のインダ
クタとの接続部に結合された第２のダイオードを有し、この第２のダイオードが
前記第１のダイオードと同じ方向に配極され、前記第１のダイオード及び前記第
２のダイオードの直列接続が、前記第１及び前記第２の制御可能なスイッチの前
記第１の直列接続と並列に配置されたことを特徴とする請求項１記載の駆動回路
。 - 【請求項８】 フラットパネルディスプレイとこのフラットパネルディスプ
レイの第１及び第２の電極間に交流極性を持つ電圧を供給する駆動回路とを有し
、 前記駆動回路が、 第１及び第２の制御可能なスイッチの第１の直列接続であって、前記第１及び
第２の制御可能なスイッチの主電流路の接合部が前記第１の電極に結合された第
１の直列接続と、 第３及び第４の制御可能なスイッチの第２の直列接続であって、前記第３及び
第４の制御可能なスイッチの主電流路の接合部が前記第２の電極に結合され、前
記第１の直列接続と当該第２の直列接続とが、電力供給源の端子間に並列に配置
されると共に、前記第１のスイッチの前記主電流路が前記第１の電極と前記端子
のうちの第１の端子との間に配され、前記第３のスイッチの前記主電流路が前記
第２の電極と前記第１の端子との間に配された第２の直列接続と、 第１のインダクタと、 前記電圧が所定の極性を持つ第１のフェーズ及び前記電圧が反転された極性を
持つ第２のフェーズを得るために、前記制御可能なスイッチのオン・オフスイッ
チングに関して制御する制御回路と を有し、 前記第１のフェーズと前記第２のフェーズとの間で生じる第３のフェーズにお
いて、前記第１のインダクタ及び前記電極間に存在するキャパシタンスが、エネ
ルギー効率の良いやり方で前記所定の極性を反転させるための共振回路を形成す
る フラットパネルディスプレイ装置において、 前記第１のインダクタ、前記キャパシタンス及び第１のダイオードの直列接続
が、前記第１のスイッチと並列に配置され、 前記第１のダイオードは、前記第１及び第２のフェーズ中非導通状態であり、
前記第３のフェーズ中導通状態であるように配極され、 前記制御回路が、前記第３のフェーズ中、前記第１のスイッチを閉じるように
なっている ことを特徴とするフラットパネルディスプレイ装置。 - 【請求項９】 前記第１の電極が走査電極であり、前記第２の電極が共通電
極であることを特徴とする請求項８記載のフラットパネルディスプレイ装置。 - 【請求項１０】 前記第１、第２、第３及び第４のフェーズが持続期間を形
成することを特徴とする請求項８記載のフラットパネルディスプレイ装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP00201734 | 2000-05-16 | ||
| EP00201734.1 | 2000-05-16 | ||
| PCT/EP2001/004460 WO2001088893A1 (en) | 2000-05-16 | 2001-04-19 | A driver circuit with energy recovery for a flat panel display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003533722A true JP2003533722A (ja) | 2003-11-11 |
Family
ID=8171503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001584406A Withdrawn JP2003533722A (ja) | 2000-05-16 | 2001-04-19 | フラットパネルディスプレイ用のエネルギー回復部を有する駆動回路 |
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|---|---|
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| CN (1) | CN1199141C (ja) |
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