WO2007023526A1 - プラズマディスプレイ装置 - Google Patents

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WO2007023526A1
WO2007023526A1 PCT/JP2005/015261 JP2005015261W WO2007023526A1 WO 2007023526 A1 WO2007023526 A1 WO 2007023526A1 JP 2005015261 W JP2005015261 W JP 2005015261W WO 2007023526 A1 WO2007023526 A1 WO 2007023526A1
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electrode
plasma display
pulse
display device
display panel
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PCT/JP2005/015261
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Tetsuya Sakamoto
Naoki Itokawa
Takayuki Kobayashi
Tomokatsu Kishi
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Fujitsu Hitachi Plasma Display Limited
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Definitions

  • the present invention relates to a plasma display device, and more particularly, to a technique effective when applied to a Z drive circuit of a plasma display panel in which a Z electrode is disposed at a position between an X electrode and a Y electrode slit of a front substrate.
  • an X electrode and a Y electrode are arranged in parallel on a front substrate, address electrodes are arranged orthogonally on a rear substrate across a discharge space, and the X and Y electrodes on the front substrate are arranged.
  • It has a plasma display panel in which the Z electrodes are arranged in parallel with the X and Y electrodes at the position between the slits.
  • This plasma display panel is controlled by the X drive circuit, Y drive circuit, address drive circuit, and Z drive circuit. (For example, see Patent Document 1).
  • the trigger pulse for applying the Z drive circuit force to the Z electrode needs to be high-speed with respect to the discharge, so a rectangular wave having a narrow pulse width is applied.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-110047
  • each drive pulse as shown in FIG. 17 (a diagram showing an example of a timing chart of each drive circuit) is applied.
  • the Z drive circuit applies a rectangular wave with a narrow pulse width to the plasma display panel, causing loss depending on the capacity, applied voltage, and frequency of the panel.
  • Increases in power consumption (reactive power) that do not directly contribute to light emission, and increases in reactive power cause problems such as a decrease in luminance due to insufficient power required for light emission and an increase in cost due to an increase in circuit size.
  • the object of the present invention is to solve the above-described problems, to effectively use the charge charged in the plasma display panel, to reduce power consumption, and to reduce reactive power. Provides a plasma display device that can achieve high brightness There is to do.
  • the present invention realizes power saving by applying a trigger pulse to the fourth electrode (Z electrode) using an LC resonance driving circuit using the capacitance of the plasma display panel.
  • this trigger pulse is designed to set the LC resonance time so that it ends after the trigger discharge occurs but before the main discharge ends.
  • the first electrode and the second electrode are arranged in parallel to each other on the front substrate, and the third electrode is arranged orthogonal to the rear substrate across the discharge space.
  • a plasma display panel in which a fourth electrode is arranged in parallel with the first electrode and the second electrode at a position between the slits of the first electrode and the second electrode, and the fourth electrode and the first electrode Alternatively, a plurality of drive circuits for performing discharge light emission by applying the first pulse between the second electrode and the second pulse between the first electrode and the second electrode It is applied to a plasma display device having the following features and has the following characteristics.
  • the first drive circuit (Z drive circuit) of the plurality of drive circuits also has a coil and a switching force that use an LC resonance operation with the capacitance of the plasma display panel.
  • the first pulse is generated by the first drive circuit.
  • the pulse width of the first pulse is a width that ends before discharge light emission starting with the second pulse ends.
  • the switch switching time for charging and discharging the capacity of the plasma display panel in the LC resonance operation of the first pulse is set to 100 ns or less.
  • the first drive circuit has a power supply circuit that applies a positive offset voltage in order to increase the amplitude of the rising edge of the first pulse.
  • the first drive circuit has a power supply circuit that applies a negative offset voltage in order to increase the falling amplitude of the first pulse.
  • the first pulse has a positive polarity.
  • the first pulse has a negative polarity.
  • the fourth electrode between the first electrode and the second electrode that is not caused to emit light by the second pulse is set to an intermediate potential of the second pulse.
  • the plasma display device is an ALIS system.
  • the power necessary for light emission can be sufficiently secured by reducing the reactive power, it is possible to increase the brightness.
  • FIG. 1 is a diagram showing an example of a configuration of a plasma display device according to an embodiment of the present invention.
  • FIG. 2 is an exploded perspective view showing an example of the structure of a plasma display panel in the plasma display device according to one embodiment of the present invention.
  • FIG. 3 is a diagram showing an example of the electrode structure of the front substrate in the plasma display device according to one embodiment of the present invention.
  • FIG. 4 is a diagram showing an example of the configuration of one frame of an image in the plasma display device according to one embodiment of the present invention.
  • FIG. 5 is a diagram showing an example of a cross section (b) of a plasma display panel, a voltage waveform of each electrode, and an outline of discharge light emission (a) in the plasma display device according to one embodiment of the present invention. is there.
  • FIG. 6 shows an ALIS structure in a plasma display device according to an embodiment of the present invention.
  • FIG. 4 is a diagram showing an example of a planar configuration (a) and a cross section (b) of a four-electrode plasma display panel.
  • FIG. 7 is a diagram showing an example of circuit configurations (a) and (b) of a first Z drive circuit in a plasma display device according to an embodiment of the present invention.
  • FIG. 8 is a diagram showing an example of a timing chart (positive polarity) of the first Z drive circuit in the plasma display device according to one embodiment of the present invention.
  • FIG. 9 is a diagram showing an example of a timing chart (negative polarity) of the first Z drive circuit in the plasma display device according to one embodiment of the present invention.
  • FIG. 10 is a diagram showing an example of circuit configurations (a) and (b) of a second Z drive circuit over the plasma display device according to one embodiment of the present invention.
  • FIG. 11 is a diagram showing an example of a timing chart (positive polarity) of a second Z drive circuit in the plasma display device according to one embodiment of the present invention.
  • FIG. 12 is a diagram showing an example of circuit configurations (a) and (b) of a third Z drive circuit for the plasma display device according to one embodiment of the present invention.
  • FIG. 13 is a diagram showing an example of a timing chart (negative polarity) of a third Z drive circuit for the plasma display device according to one embodiment of the present invention.
  • FIG. 14 is a diagram showing an example of circuit configurations (a) and (b) of a fourth Z drive circuit in the plasma display device according to one embodiment of the present invention.
  • FIG. 15 is a diagram showing an example of a timing chart (positive polarity) of a fourth Z drive circuit in the plasma display device according to one embodiment of the present invention.
  • FIG. 16 is a diagram showing an example of a timing chart (negative polarity) of the fourth Z drive circuit in the plasma display device according to one embodiment of the present invention.
  • FIG. 17 is a diagram showing an example of a timing chart of each drive circuit in a conventional plasma display device according to the present invention.
  • FIG. 1 is a diagram illustrating an example of a configuration of a plasma display device.
  • the plasma display device is applied to an example of a four-electrode plasma display device, and includes a plasma display panel 16, an X drive circuit 17, a Y drive circuit 18, an address drive circuit 19, and a control circuit 20.
  • a force such as Z drive circuit 21 is also configured.
  • the control circuit 20 controls the X drive circuit 17, the Y drive circuit 18, the Z drive circuit 21 and the address drive circuit 19.
  • the X drive circuit 17 supplies a predetermined voltage to the plurality of X electrodes X (XI, X2,).
  • the Y drive circuit 18 supplies a predetermined voltage to the plurality of Y electrodes Y (Y1, ⁇ 2,).
  • the ⁇ drive circuit 21 supplies a predetermined voltage to a plurality of ⁇ electrodes ⁇ (odd number ⁇ electrodes ⁇ and even number ⁇ electrodes Ze).
  • the address drive circuit 19 supplies a predetermined voltage to the plurality of A electrodes A (A1, A2,).
  • This four-electrode structure has an address electrode A, an X electrode X, a Y electrode Y, and a Z electrode Z.
  • Z electrode Z is provided between X electrode X and Y electrode Y.
  • X electrodes X, Z electrodes Z, and Y electrodes Y form rows in parallel in the horizontal direction, and address electrodes A form columns in the vertical direction.
  • the address electrode A is provided so as to intersect the X electrode X, the Z electrode Z, and the Y electrode Y.
  • X electrode X, Z electrode Z, and ⁇ electrode Y are alternately arranged in the vertical direction.
  • Y electrode Yi and address electrode Aj form a two-dimensional matrix of i rows and j columns.
  • the display cell C11 is formed by the intersection of the Y electrode Y1 and the address electrode A1, and the adjacent Z electrode Zo and X electrode XI. This display cell C11 corresponds to a pixel.
  • the plasma display panel 16 can display a two-dimensional image.
  • Z electrode Zo is, for example, an electrode for assisting discharge between X electrode XI and Y electrode Y1
  • Z electrode Ze is, for example, an electrode for assisting discharge between Y electrode Y1 and X electrode X2. It is.
  • FIG. 2 is an exploded perspective view showing an example of the structure of the plasma display panel.
  • an X electrode 3 corresponds to the X electrode X in FIG.
  • Y electrode 4 corresponds to Y electrode Y in FIG.
  • Z electrode 2 corresponds to Z electrode Z in FIG.
  • Address electrode 5 corresponds to address electrode A in FIG. [0030]
  • X electrode 3, Y electrode 4 and Z electrode 2 are formed on front substrate 10 made of glass.
  • a first dielectric layer 8 is formed for insulation from the discharge space.
  • a protective layer 9 of MgO (acidic magnesium) is formed!
  • the address electrode 5 is formed on the back substrate 11 which is disposed to face the front substrate 10 and also has glass power.
  • a second dielectric layer 12 is formed on top of this.
  • phosphors 13 to 15 are formed on the inner surfaces of the partition walls (ribs) 6 and 7, red, green, and blue phosphors 13 to 15 are arranged and formed in stripes for each color.
  • the phosphors 13 to 15 are excited by the sustain discharge between the X electrode 3 and the Y electrode 4 to emit light of each color.
  • the discharge space between the front substrate 10 and the rear substrate 11 is filled with Ne (neon) + Xe (xenon) Paying gas and the like!
  • FIG. 3 is a diagram showing an example of the electrode structure of the front substrate.
  • the X electrode 3 includes a metal electrode (bus electrode) 3a and a transparent electrode (SUS electrode) 3b.
  • the Y electrode 4 includes a metal electrode 4a and a transparent electrode 4b.
  • the Z electrode 2 includes a metal electrode 2a and a transparent electrode 2b. Note that the Z electrode 2 may be composed of only the transparent electrode 2b or only the metal electrode 2a.
  • FIG. 4 is a diagram showing an example of the configuration of one frame of an image.
  • One frame FD of an image is formed by a first subframe SF1, a second subframe SF2, ..., an nth subframe SFn.
  • This n is, for example, 10, and corresponds to the number of gradation bits.
  • Each subframe SF includes a reset period Tr, an address period Ta, and a sustain (sustain discharge) period Ts.
  • the reset period Tr the display cell is initialized.
  • the address period Ta light emission or non-light emission of each cell in the sustain period Ts can be selected by address discharge between the address electrode A and the Y electrode Y. Specifically, a scan pulse is sequentially applied to the Y electrodes Y1, Y2, ⁇ 3, etc., and an address noise is applied to or not applied to the address electrode A in accordance with the scan pulse, thereby obtaining a desired value. Light emission or non-light emission of the display cell can be selected.
  • Z electrode Z is used.
  • Sustain discharge is performed between the X electrode X and Y electrode Y of the display cell selected in this manner to emit light.
  • the number of times of light emission by the sustain pulse between the X electrode X and the ⁇ electrode ⁇ ⁇ ⁇ is different, and the gradation value can be determined.
  • FIG. 5 is a diagram showing an example of the cross section (b) of the plasma display panel, the voltage waveform of each electrode, and the outline ( a ) of discharge light emission.
  • the front substrate 10 is provided with an X electrode X, a Y electrode Y, and a Z electrode Z
  • the rear substrate 11 is provided with an address electrode A.
  • the voltage waveform of each pulse is applied.
  • the voltage waveform of each electrode shown in FIG. 5 (a) shows an example of the discharge operation in the sustain period Ts of the cell selected for display in the address period.
  • Trigger discharge is performed by applying the first pulse (Z pulse) higher than the discharge start voltage between Z electrode Z and Y electrode Y (or between Z electrode Z and X electrode X).
  • the main sustain discharge can be performed by applying a second pulse (X pulse or Y pulse) between the X electrode X and the Y electrode Y.
  • FIG. 6 is a diagram showing an example of a planar configuration (a) and a cross section (b) of a four-electrode plasma display panel having an ALIS structure.
  • X electrode XI represents the odd-numbered X electrodes (XI, X3,%) Of FIG. 1
  • X electrode X2 represents the even-numbered X electrodes (X2, X4 of FIG. 1).
  • Y electrode Y1 indicates the odd-numbered Y electrodes (Y1, Y3, ⁇ ) in Fig. 1
  • Y electrode Y2 indicates the even-numbered Y electrodes (Y2, Y4, ⁇ in Fig. 1.
  • Front substrate An X electrode XI, X2, a Y electrode Yl, Y2, a Z electrode Zo, Ze, etc. are provided on 10.
  • the rear substrate 11 is provided with an address electrode A, etc.
  • odd frames and even frames are alternately displayed.
  • odd frames and even frames the position of the display cells that emit light changes, and the combination of electrodes used for display changes.
  • the X electrode XI, the Z electrode Zo, and the Y electrode Y1 are one set of display electrodes, and the X electrode X2, the Z electrode Zo, and the Y electrode Y2 are the other. Become a pair.
  • the Z electrode Ze is not used as a display electrode, but a barrier electrode for suppressing interference between display cells. Used as When the Z electrode Ze is used as a barrier electrode, the Z electrode Ze is fixed to, for example, the ground.
  • the Y electrode Y1, the Z electrode Ze, and the X electrode X2 form one set of display electrodes, and the Y electrode Y2, the Z electrode Ze, and the X electrode XI form another set.
  • the Z electrode Zo serves as a barrier electrode.
  • the X drive circuit, the Y drive circuit, and the address drive circuit have the same circuit configuration and timing chart as those in the past, and the operation waveforms (X pulse, Y pulse, A pulse) are as shown in each figure.
  • the Z drive circuit 21a shown in FIG. 7 (a) includes a coil Ll, switches SW1 to SW4, and a diode D1.
  • ⁇ D4 power supply ⁇ 21 (0 ⁇ to + ⁇ 3 2), VZ2 (—VSZ2 to 0V), VS / 2, — VSZ2, etc.
  • Each of the switches SW1 to SW4 is composed of a MOSFET element, and a diode is connected between the source and the drain. Between the drain of switch SW1 and the source of switch SW2, a series-connected power supply VZ1 and power supply VZ2 with the intermediate potential grounded are connected.
  • the source of switch SW1 is connected to one end of coil L1 via forward-connected diode D1.
  • One end of the coil L1 is connected to the drain of the switch SW2 via a forward-connected diode D2.
  • the drain of the switch SW3 is connected to the power supply VSZ2.
  • the source of switch SW4 is connected to power supply VSZ2.
  • the source of switch SW3 and the drain of switch SW4 are connected in common to the other end of coil L1, and this common connection point is the Z pulse output terminal.
  • Diode D3 is connected in the reverse direction from power supply VS / 2 to one end of coil L1.
  • the diode D4 is connected in the reverse direction from one end of the coil L1 to the power supply VSZ2.
  • the Z drive circuit 21a has conventionally been composed only of the switches SW3 and SW4.
  • LC resonance operation with the capacitance of the plasma display panel 16 is performed. It consists of a coil L1 and switches SW1 to SW4 to be used. A Z pulse is generated and applied to the plasma display panel 16.
  • Switch SW1 and SW2 are Z power recovery switches.
  • MOSFET elements are arranged in parallel.
  • the coil L1 is arranged as a resonance coil in one series in which the charge charging and discharging paths with respect to the capacitance of the plasma display panel 16 are common.
  • the Z drive circuit 21b shown in Fig. 7 (b) is composed of a coil L1 and switches SW1 to SW4 that utilize LC resonance operation with the capacitance of the plasma display panel 16 as in Fig. 7 (a).
  • the difference from Fig. 7 (a) is that a capacitor C1 for power-saving circuit is connected between the connection between the power supply VZ1 (VSZ2 to + VS) and the power supply VZ2 (0V to VSZ2) and GND, and the switch SW3, SW4 is connected to the power supply VS and GND respectively!
  • the Z pulse having the narrow pulse width is set to a width that ends before the discharge light emission starting with the pulse width force X (Y) pulse ends in order to realize high speed.
  • the pulse width is about 100 ns to: LOOOns.
  • the panel capacitance is charged by the rising force S of the Z pulse, and the panel capacitance is discharged at the falling edge.
  • the switching time between the switch SW1 and the switch SW2 for charging and discharging the charge of the panel capacitance is 100 ns or less.
  • switches SW1 and SW2 may be set to Off after switch SW2 is turned on, as indicated by a broken line.
  • the On timing of switches SW1, SW2, and SW4 is not limited to before the rising timing of the X (Y) pulse, and may be simultaneous or after.
  • the Z electrodes Zo and Ze are provided.
  • a solid line pulse as shown in Fig. 8 is applied to the ⁇ electrode between the ⁇ electrode and the ⁇ ⁇ electrode between the X electrode and the ⁇ electrode, which does not cause discharge light emission, the intermediate shown by the one-dot chain line in Fig. 8 Apply the potential (GND for the Z drive circuit 21a in Fig. 7 (a), VSZ2 for the 2 lb Z drive circuit in Fig. 7 (b)).
  • the Z pulse is a positive pulse having a positive polarity
  • a negative pulse having a negative polarity can be formed. It is.
  • the switch SW2 is first turned on and the voltage of the Z pulse is lowered.
  • switch SW1 is turned on (SW2 can be off or on at this time), and the Z pulse that reaches the minimum value is raised.
  • the X (Y) pulse is lowered to the minimum value.
  • switch SW3 is turned ON, and the Z pulse is raised to the original voltage at this rising timing.
  • the ON timing of SW1, SW2, and SW3 is not limited to before the falling timing of X (Y) panorace, but may be simultaneous or after.
  • the Z drive circuits 21c and 21d shown in FIGS. 10 (a) and 10 (b) differ from the circuit configuration shown in FIGS. 7 (a) and 7 (b) in the following points.
  • Switches SW1 and SW2 have MOS FET elements arranged in series as Z power recovery switches.
  • the power supply VZ1 (0V to + VSZ2) to which the switches SW1 and SW2 are connected uses a positive power supply circuit that applies a positive offset voltage to increase the rising amplitude for offsetting the Z pulse voltage. is doing.
  • the Z drive circuits 21c and 21d in FIG. 10 eliminate the need for the diodes D1 and D2 in the parallel configuration of FIG. 7 by serializing the MOSFET elements, so that the number of components used is reduced and the cost is reduced.
  • the power supply for offsetting the Z pulse voltage becomes positive, and the peak value of the Z voltage pulse is limited.
  • the condition of VZ1 0V is the same as the condition of VZ1 ⁇ 0V and VZ2 0V in FIG. 8 as shown in FIG. 11, and VZ1>
  • the condition of 0V is the same as the condition of VZ1> 0V and VZ2 0V in FIG. 8, and similarly, a Z pulse (positive polarity) with a narrow pulse width can be generated.
  • the timing shown in FIG. 9 is also possible in the Z drive circuits 2 lc and 21d shown in FIG. 10. In this case, a Z panorace (negative polarity) with a narrow V and a panorless width is generated. Can do.
  • the Z drive circuits 21e and 21f shown in FIGS. 12 (a) and 12 (b) differ from the circuit configurations shown in FIGS. 10 (a) and 10 (b) in the following points.
  • the power supply ⁇ 22 (— ⁇ 372 to 0 ⁇ ) to which the switch SW1, 3 1 ⁇ ⁇ 2 is connected applies a negative offset voltage to increase the falling amplitude for offsetting the Z pulse voltage
  • the power supply circuit of the negative power supply is used. Therefore, the power supply for offsetting the Z pulse voltage becomes one of the negative values, and the peak value of the Z voltage pulse is limited.
  • a negative pulse convex on the negative side is used to generate a Z pulse (negative polarity) with a narrow pulse width.
  • the waveform of FIG. 13 is the same as the conditions of VZ1 0V and VZ2 0V in FIG. 9 under the condition of VZ2 0V, and the conditions of VZ1 0V, VZ2 and 0V of FIG. 9 when VZ2> 0V. Is the same.
  • the timing shown in FIG. 8 is also possible in the Z drive circuits 21e and 21f shown in FIG. 12, and in this case, a Z pulse (positive polarity) with a narrow pulse width can be generated. .
  • the Z drive circuits 21g and 21h shown in FIGS. 14 (a) and 14 (b) differ from the circuit configuration shown in FIGS. 7 (a) and 7 (b) in the following points.
  • Coils LI and L2 are arranged in two series as resonance coils, with different charge charging and discharging paths for the capacity of plasma display panel 16. Accordingly, diodes D3 to D6 are connected between the coils LI and L2 and the power supplies VSZ2 and VSZ2.
  • the Z drive circuits 21g and 21h in Fig. 14 have two resonance coil systems.
  • the LC resonance time can be adjusted and optimal driving can be performed. It can.
  • the number of parts increases, leading to an increase in cost.
  • the Z drive circuits 21g and 21h shown in Fig. 14 are the same as those shown in Fig. 8 under the same conditions. Similarly, a Z pulse (positive polarity) with a narrow pulse width is generated. can do. Further, as shown in FIG. 16, it is the same as FIG. 9 in each condition, and similarly, a Z pulse (negative polarity) with a narrow pulse width can be generated.
  • a plasma display panel in which X electrode 3, Y electrode 4 and Z electrode 2 are arranged on front substrate 10 and address electrode 5 is arranged on rear substrate 11.
  • Z drive circuit 17 To discharge light by applying Z pulse between 16 and Z electrode 2 and X electrode 3 or Y electrode 4 and applying X (Y) pulse between X electrode 3 and Y electrode 4 X drive circuit 17, ⁇ drive circuit 18 and ⁇ drive circuit 21 (21a-21h) and address drive circuit 19, and Z drive circuit 21 uses LC resonance operation with the capacitance of plasma display panel 16. Since it consists of coils LI, L2 and switches SW1 to SW4 and Z pulses are generated by the Z drive circuit 21, a Z pulse with a narrow pulse width can be generated, and the following effects can be obtained.
  • the reduction in reactive power can sufficiently secure the power necessary for light emission, so that high brightness can be realized.
  • the present invention relates to a plasma display device, and is particularly effective when applied to a Z drive circuit of a plasma display panel in which a Z electrode is arranged between the X electrode and Y electrode slits of the front substrate.

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Abstract

　プラズマディスプレイパネルに充電していた電荷を有効利用して消費電力を低減することができ、さらに、無効電力の低減によって高輝度化を実現することができるプラズマディスプレイ装置である。このプラズマディスプレイ装置は、前面基板にＸ電極、Ｙ電極およびＺ電極を配置し、背面基板にアドレス電極を配置したプラズマディスプレイパネルと、Ｚ電極とＸ電極もしくはＹ電極との間にＺパルスを印加し、Ｘ電極とＹ電極との間にＸ（Ｙ）パルスを印加することにより放電発光を行うためのＸ駆動回路、Ｙ駆動回路およびＺ駆動回路や、アドレス駆動回路を有する。Ｚ駆動回路は、プラズマディスプレイパネルの容量とのＬＣ共振動作を利用するコイルとスイッチからなり、ＺパルスをＺ駆動回路により生成することで、狭いパルス幅のＺパルスを生成することができるようになっている。

Description

明 細 書
プラズマディスプレイ装置
技術分野
[0001] 本発明は、プラズマディスプレイ装置に関し、特に、前面基板の X電極と Y電極のス リット間の位置に Z電極を配置したプラズマディスプレイパネルの Z駆動回路に適用し て有効な技術に関する。
背景技術
[0002] たとえば、プラズマディスプレイ装置は、前面基板に X電極と Y電極を互いに平行に 配置し、放電空間を挟んだ背面基板にアドレス電極を直交に配置し、前面基板の X 電極と Y電極のスリット間の位置に Z電極を X電極と Y電極と平行に配置したプラズマ ディスプレイパネルを有し、このプラズマディスプレイパネルは X駆動回路、 Y駆動回 路、アドレス駆動回路、 Z駆動回路によって制御されている（たとえば、特許文献 1参 照)。特に、 Z駆動回路力も Z電極に印加するトリガパルスは、放電に対して高速性が 必要であるために、狭 、パルス幅の矩形波を印加して 、る。
特許文献 1：特開 2002— 110047号公報
発明の開示
発明が解決しょうとする課題
[0003] ところで、前記のようなプラズマディスプレイ装置においては、たとえば図 17 (各駆 動回路のタイミングチャートの一例を示す図）に示すような各駆動パルスが印加され ている。特に、 Z駆動回路は、図 17に示すように、狭いパルス幅の矩形波をプラズマ ディスプレイパネルに印加するために、パネルの容量、印加電圧、周波数に応じた損 失が発生し、このため、発光に直接寄与しない消費電力 (無効電力）の増大、無効電 力増加により、発光に必要な電力が十分確保できなくなるための輝度低下、回路規 模の増大によるコストアップなどの課題が生じる。
[0004] そこで、本発明の目的は、前記のような課題を解決し、プラズマディスプレイパネル に充電していた電荷を有効利用して消費電力を低減することができ、さらに、無効電 力の低減によって高輝度化を実現することができるプラズマディスプレイ装置を提供 することにある。
[0005] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0006] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0007] 本発明は、プラズマディスプレイパネルの容量を利用した LC共振駆動回路を用い て、第 4の電極 (Z電極）にトリガパルスを印加することにより、省電力化を実現するも のである。このトリガパルスは、高速性を実現するため、トリガ放電の発生後、主放電 が終了する前に終わるように、 LC共振時間を設定するようにしたものである。
[0008] すなわち、本発明は、前面基板に第 1の電極と第 2の電極とを互いに平行に配置し 、放電空間を挟んだ背面基板に第 3の電極を直交に配置し、前面基板の第 1の電極 と第 2の電極とのスリット間の位置に第 4の電極を第 1の電極と第 2の電極と平行に配 置したプラズマディスプレイパネルと、第 4の電極と第 1の電極もしくは第 2の電極との 間に第 1のパルスを印加し、第 1の電極と第 2の電極との間に第 2のパルスを印加す ることにより放電発光を行うための複数の駆動回路とを有するプラズマディスプレイ装 置に適用され、以下のような特徴を有するものである。
[0009] (1)複数の駆動回路のうちの第 1の駆動回路 (Z駆動回路）は、プラズマディスプレ ィパネルの容量との LC共振動作を利用するコイルとスィッチ力もなる。そして、第 1の パルスは、第 1の駆動回路により生成する。
[0010] (2)第 1のパルスのパルス幅は、第 2のパルスで開始する放電発光が終了するより 前に終わる幅である。
[0011] (3)第 1のパルスの LC共振動作におけるプラズマディスプレイパネルの容量の電 荷の充電および放電を 1回のスィッチ動作で行う。
[0012] (4)第 1のパルスの LC共振動作におけるプラズマディスプレイパネルの容量の電 荷の充電および放電のためのスィッチ切り替え時間を 100ns以下とする。
[0013] (5)第 1の駆動回路は、第 1のパルスの立ち上がりの振幅を大きくするために正の オフセット電圧を印加する電源回路を持つ。 [0014] (6)第 1の駆動回路は、第 1のパルスの立ち下がりの振幅を大きくするために負の オフセット電圧を印加する電源回路を持つ。
[0015] (7)第 1のパルスは、正極性である。
[0016] (8)第 1のパルスは、負極性である。
[0017] (9)第 2のパルスで放電発光をさせない第 1の電極と第 2の電極との間の第 4の電 極は、第 2のパルスの中間電位とする。
[0018] (10)プラズマディスプレイ装置は、 ALIS方式である。
発明の効果
[0019] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば、次のとおりである。
[0020] 本発明によれば、プラズマディスプレイパネルの容量を利用した LC共振駆動回路 を用いて、プラズマディスプレイパネルに充電して ヽた電荷を有効利用することにより
、消費電力の低減化が可能となる。
[0021] さらに、本発明によれば、無効電力の低減により、発光に必要な電力を十分に確保 できるため、高輝度化が可能となる。
図面の簡単な説明
[0022] [図 1]本発明の一実施の形態であるプラズマディスプレイ装置の構成の一例を示す 図である。
[図 2]本発明の一実施の形態であるプラズマディスプレイ装置にぉ 、て、プラズマディ スプレイパネルの構造の一例を示す分解斜視図である。
[図 3]本発明の一実施の形態であるプラズマディスプレイ装置において、前面基板の 電極構造の一例を示す図である。
[図 4]本発明の一実施の形態であるプラズマディスプレイ装置において、画像の 1フ レームの構成の一例を示す図である。
[図 5]本発明の一実施の形態であるプラズマディスプレイ装置にぉ 、て、プラズマディ スプレイパネルの断面 (b)と各電極の電圧波形および放電発光の概略 (a)の一例を 示す図である。
[図 6]本発明の一実施の形態であるプラズマディスプレイ装置にぉ 、て、 ALIS構造 の 4電極のプラズマディスプレイパネルの平面構成（a)と断面（b)の一例を図である。
[図 7]本発明の一実施の形態であるプラズマディスプレイ装置において、第 1の Z駆動 回路の回路構成 (a) (b)の一例を示す図である。
[図 8]本発明の一実施の形態であるプラズマディスプレイ装置にぉ 、て、第 1の Z駆動 回路のタイミングチャート（正極性)の一例を示す図である。
[図 9]本発明の一実施の形態であるプラズマディスプレイ装置にぉ 、て、第 1の Z駆動 回路のタイミングチャート (負極性)の一例を示す図である。
[図 10]本発明の一実施の形態であるプラズマディスプレイ装置にぉ ヽて、第 2の Z駆 動回路の回路構成 (a) (b)の一例を示す図である。
[図 11]本発明の一実施の形態であるプラズマディスプレイ装置において、第 2の Z駆 動回路のタイミングチャート（正極性)の一例を示す図である。
[図 12]本発明の一実施の形態であるプラズマディスプレイ装置にぉ ヽて、第 3の Z駆 動回路の回路構成 (a) (b)の一例を示す図である。
[図 13]本発明の一実施の形態であるプラズマディスプレイ装置にぉ ヽて、第 3の Z駆 動回路のタイミングチャート (負極性)の一例を示す図である。
[図 14]本発明の一実施の形態であるプラズマディスプレイ装置にぉ 、て、第 4の Z駆 動回路の回路構成 (a) (b)の一例を示す図である。
[図 15]本発明の一実施の形態であるプラズマディスプレイ装置にぉ 、て、第 4の Z駆 動回路のタイミングチャート（正極性)の一例を示す図である。
[図 16]本発明の一実施の形態であるプラズマディスプレイ装置にぉ 、て、第 4の Z駆 動回路のタイミングチャート (負極性)の一例を示す図である。
[図 17]本発明に対する従来のプラズマディスプレイ装置において、各駆動回路のタイ ミングチャートの一例を示す図である。
発明を実施するための最良の形態
[0023] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。
[0024] まず、図 1により、本発明の一実施の形態であるプラズマディスプレイ装置の構成の 一例を説明する。図 1は、プラズマディスプレイ装置の構成の一例を示す図である。
[0025] 本実施の形態であるプラズマディスプレイ装置は、 4電極のプラズマディスプレイ装 置の例に適用され、プラズマディスプレイパネル 16、 X駆動回路 17、 Y駆動回路 18 、アドレス駆動回路 19、制御回路 20、 Z駆動回路 21など力も構成される。
[0026] 制御回路 20は、 X駆動回路 17、 Y駆動回路 18、 Z駆動回路 21およびアドレス駆動 回路 19を制御する。 X駆動回路 17は、複数の X電極 X (XI, X2, · · -)に所定の電 圧を供給する。 Y駆動回路 18は、複数の Y電極 Y(Y1, Υ2, · · ·)に所定の電圧を供 給する。 Ζ駆動回路 21は、複数の Ζ電極 Ζ (奇数番目の Ζ電極 Ζοおよび偶数番目の Ζ電極 Ze)に所定の電圧を供給する。アドレス駆動回路 19は、複数の A電極 A (A1, A2, · · ·)に所定の電圧を供給する。この 4電極構造は、アドレス電極 A、 X電極 X、 Y 電極 Yおよび Z電極 Zを有する。 Z電極 Zは、 X電極 Xおよび Y電極 Yの間に設けられ る。
[0027] プラズマディスプレイパネル 16は、 X電極 X、 Z電極 Zおよび Y電極 Yが水平方向に 並列に行を形成し、アドレス電極 Aが垂直方向に列を形成する。アドレス電極 Aは、 X 電極 X、 Z電極 Zおよび Y電極 Yと交差するように設けられる。 X電極 X、 Z電極 Zおよ ひ Ύ電極 Yは、垂直方向に交互に配置される。 Y電極 Yi及びアドレス電極 Ajは、 i行 j 列の 2次元行列を形成する。表示セル C11は、 Y電極 Y1およびアドレス電極 A1の 交点と、それに隣接する Z電極 Zoおよび X電極 XIにより形成される。この表示セル C 11が画素に対応する。この 2次元行列により、プラズマディスプレイパネル 16は 2次 元画像を表示することができる。 Z電極 Zoは、たとえば X電極 XIおよび Y電極 Y1の 間の放電を補助するための電極であり、 Z電極 Zeは、たとえば Y電極 Y1および X電 極 X2の間の放電を補助するための電極である。
[0028] 次に、図 2により、本実施の形態であるプラズマディスプレイ装置において、プラズ マディスプレイパネルの構造の一例を説明する。図 2は、プラズマディスプレイパネル の構造の一例を示す分解斜視図である。
[0029] 図 2において、 X電極 3は、図 1の X電極 Xに対応する。 Y電極 4は、図 1の Y電極 Y に対応する。 Z電極 2は、図 1の Z電極 Zに対応する。アドレス電極 5は、図 1のアドレス 電極 Aに対応する。 [0030] X電極 3、 Y電極 4およ Z電極 2は、ガラスからなる前面基板 10上に形成されている。 その上には、放電空間に対して絶縁するための第 1の誘電体層 8が形成されている。 さらにその上には、 MgO (酸ィ匕マグネシウム）の保護層 9が形成されて!、る。
[0031] 一方、アドレス電極 5は、前面基板 10と対向して配置された、ガラス力もなる背面基 板 11上に形成される。その上には、第 2の誘電体層 12が形成される。さらにその上 には、蛍光体 13〜15が形成されている。隔壁（リブ） 6および 7の内面には、赤、緑、 青色の蛍光体 13〜15がストライプ状に各色毎に配列、形成されている。 X電極 3お よび Y電極 4の間の維持放電によって蛍光体 13〜15を励起して各色が発光する。 前面基板 10および背面基板 11との間の放電空間には、 Ne (ネオン） +Xe (キセノン )ぺユングガスなどが封入されて!、る。
[0032] 次に、図 3により、プラズマディスプレイパネルの前面基板の電極構造の一例を説 明する。図 3は、前面基板の電極構造の一例を示す図である。
[0033] X電極 3は、金属電極（バス電極） 3aおよび透明電極（SUS電極） 3b力 なる。 Y電 極 4は、金属電極 4aおよび透明電極 4bからなる。 Z電極 2は、金属電極 2aおよび透 明電極 2bからなる。なお、 Z電極 2は、透明電極 2bのみ、もしくは金属電極 2aのみの 構成でもよい。
[0034] 次に、図 4により、プラズマディスプレイパネルにおける画像の 1フレームの構成の 一例を説明する。図 4は、画像の 1フレームの構成の一例を示す図である。
[0035] 画像の 1フレーム FDは、第 1のサブフレーム SF1、第 2のサブフレーム SF2、 · · ·、 第 nのサブフレーム SFnにより形成される。この nは、たとえば 10であり、階調ビット数 に相当する。
[0036] 各サブフレーム SFは、リセット期間 Tr、アドレス期間 Taおよびサスティン (維持放電 )期間 Tsにより構成される。リセット期間 Trでは、表示セルの初期化を行う。アドレス 期間 Taでは、アドレス電極 Aおよび Y電極 Y間のアドレス放電により、サスティン期間 Tsでの各セルの発光または非発光を選択することができる。具体的には、 Y電極 Y1 , Y2, Υ3 · · ·などに順次スキャンパルスを印加し、そのスキャンパルスに対応してァ ドレス電極 Aにアドレスノ ルスを印加または非印加することにより、所望の表示セルの 発光または非発光を選択することができる。サスティン期間 Tsでは、 Z電極 Zを用い て選択された表示セルの X電極 Xおよび Y電極 Y間で、サスティン放電を行い、発光 を行う。各サブフレーム SFでは、 X電極 Xおよび Υ電極 Υ間のサスティンパルスによる 発光回数が異なり、階調値を決めることができる。
[0037] 次に、図 5により、プラズマディスプレイパネルの断面と各電極の電圧波形および放 電発光の概略の一例を説明する。図 5は、プラズマディスプレイパネルの断面 (b)と 各電極の電圧波形および放電発光の概略 (a)の一例を示す図である。
[0038] 図 5 (b)〖こ示すように、前面基板 10には X電極 X、 Y電極 Yおよび Z電極 Zが設けら れ、また背面基板 11にはアドレス電極 Aが設けられ、それぞれに各パルスの電圧波 形が印加される。図 5 (a)に示す各電極の電圧波形は、アドレス期間において、表示 選択されたセルのサスティン期間 Tsでの放電動作の例を示して 、る。 Z電極 Zと Y電 極 Yとの間（あるいは Z電極 Zと X電極 Xとの間）に放電開始電圧以上の第 1のパルス（ Zパルス）を印加してトリガ放電を行う。このトリガ放電を起点とし、 X電極 Xと Y電極 Y と間への第 2のパルス (Xパルスまたは Yパルス）の印加による主となるサスティン放電 を行うことができる。
[0039] 次に、図 6により、 ALIS (Alternate Lighting of Surfaces)構造の 4電極のプ ラズマディスプレイパネルの構成と断面の一例を説明する。図 6は、 ALIS構造の 4電 極のプラズマディスプレイパネルの平面構成（a)と断面（b)の一例を図である。
[0040] 図 6において、 X電極 XIは、図 1の奇数番目の X電極 (XI, X3, · · ·)を示し、 X電 極 X2は、図 1の偶数番目の X電極 (X2, X4, · · ·)を示す。 Y電極 Y1は、図 1の奇数 番目の Y電極 (Yl, Y3, · · ·)を示し、 Y電極 Y2は、図 1の偶数番目の Y電極 (Y2, Y4, · · を示す。前面基板 10には、 X電極 XI, X2、 Y電極 Yl, Y2および Z電極 Z o, Zeなどが設けられる。背面基板 11には、アドレス電極 Aなどが設けられる。
[0041] ALIS駆動では、奇数フレームおよび偶数フレームが交互に表示される。奇数フレ ームおよび偶数フレームは、発光する表示セルの位置が変わり、表示に用いられる 電極の組み合わせが変わる。
[0042] 具体的には、奇数フレームにおいては、 X電極 XIと Z電極 Zoと Y電極 Y1が表示電 極の 1つの組になり、 X電極 X2と Z電極 Zoと Y電極 Y2がもう 1つの組になる。このとき 、 Z電極 Zeは表示電極には用いず、表示セル間の干渉を抑制するためのバリア電極 として用いられる。 Z電極 Zeをバリア電極として用いる場合は、 Z電極 Zeを、たとえば グランドに固定しておく。
[0043] そして、偶数フレームにおいては、 Y電極 Y1と Z電極 Zeと X電極 X2が表示電極の 1 つの組になり、 Y電極 Y2と Z電極 Zeと X電極 XIがもう 1つの組になる。この場合は、 Z 電極 Zoがバリア電極となる。
[0044] 次に、図 7〜図 16により、第 1〜第 4の Z駆動回路の回路構成およびタイミングチヤ ートの一例を説明する。なお、 X駆動回路、 Y駆動回路、アドレス駆動回路は、従来と 同様の回路構成およびタイミングチャートであり、動作波形 (Xパルス、 Yパルス、 Aパ ルス）は各図に示すとおりである。
[0045] 図 7 (a)に示す Z駆動回路 21aは、コイル Ll、スィッチ SW1〜SW4、ダイオード D1
〜D4、電源¥21 (0¥〜+¥3 2) , VZ2 (― VSZ2〜0V) , VS/2, — VSZ2な どから構成される。
[0046] スィッチ SW1〜SW4は、それぞれ MOSFET素子からなり、ソース ドレイン間に ダイオードが接続されている。スィッチ SW1のドレインとスィッチ SW2のソースとの間 には、中間電位を接地した直列接続の電源 VZ1と電源 VZ2が接続されている。スィ ツチ SW1のソースは、順方向接続のダイオード D1を介してコイル L1の一端に接続さ れている。コイル L1の一端は、順方向接続のダイオード D2を介してスィッチ SW2の ドレインに接続されている。
[0047] スィッチ SW3のドレインは、電源 VSZ2に接続されている。スィッチ SW4のソース は、電源一 VSZ2に接続されている。スィッチ SW3のソースとスィッチ SW4のドレイ ンとは、コイル L1の他端に共通に接続され、この共通接続点が Zパルスの出力端子 となっている。ダイオード D3は、電源 VS/2からコイル L1の一端に逆方向で接続さ れている。ダイオード D4は、コイル L1の一端から電源 VSZ2に逆方向で接続され ている。
[0048] 特に、この Z駆動回路 21aは、従来はスィッチ SW3, SW4のみから構成されるもの であったが、本実施の形態にぉ 、てはプラズマディスプレイパネル 16の容量との LC 共振動作を利用するコイル L1とスィッチ SW1〜SW4からなり、 Zパルスを生成してプ ラズマディスプレイパネル 16に印加する。スィッチ SW1, SW2は、 Z電力回収用スィ ツチとして、 MOSFET素子を並列に配置している。コイル L1は、共振用コイルとして 、プラズマディスプレイパネル 16の容量に対する電荷の充電および放電の経路が共 通な 1系列で配置している。
[0049] 図 7 (b)に示す Z駆動回路 21bは、図 7 (a)と同様に、プラズマディスプレイパネル 1 6の容量との LC共振動作を利用するコイル L1とスィッチ SW1〜SW4からなり、図 7 ( a)と異なる点は、電源 VZ1 (VSZ2〜+VS)と電源 VZ2 (0V〜VSZ2)との接続部 と GND間に省電力回路用のコンデンサ C1が接続され、また、スィッチ SW3, SW4 が電源 VS, GNDにそれぞれ接続されて!、る点である。
[0050] この図 7に示す Z駆動回路 21a, 21bにおいては、図 8に示すように、 VZ1 = 0V, V Z2 0Vの条件では、 X (Y)パルスを上昇させるのに先立って、まず、スィッチ SW1 を Onし、 Zパルスの電圧を上昇させる。続いて、スィッチ SW2を Onし（この時に SW1 は Of f )、最大値近傍まで到達した Zノ ルスを下降させる。この後に、 X (Y)パルスを 、最大値まで上昇させる。そして、スィッチ SW4を ONし、 Zパルスを元の電圧まで下 降させる。これにより、狭いパルス幅の Zパルス（正極性）を生成することができる。
[0051] この狭いパルス幅の Zパルスは、高速性を実現するため、そのパルス幅力 X(Y) パルスで開始する放電発光が終了するより前に終わる幅に設定されている。たとえば 一例として、 100ns〜： LOOOns程度のパルス幅となっている。この Zパルスの立ち上 力 Sりでパネル容量への充電が行われ、また、立ち下がりでパネル容量からの放電が 行われる。このパネル容量の電荷の充電および放電のためのスィッチ SW1とスイツ チ SW2との切り替え時間は 100ns以下となっている。
[0052] なお、スィッチ SW1と SW2の On/Offは、破線で示すように、スィッチ SW2を On した後に SW1を Offにしてもよい。また、スィッチ SW1, SW2, SW4の Onのタイミン グは、 X (Y)パルスの立ち上がりタイミングの前に限らず、同時でも後でも良い。
[0053] また、 VZ1 >0V、 VZ2 0Vの条件では最大値の電圧が VSZ2 (図 7 (a) )、 VS ( 図 7 (b) )に到達し、 VZ1 ^0V、 VZ2< 0Vの条件では元の電圧まで下降させる引き が大きくなり、 VZ1 >0V、 VZ2< 0Vの条件ではこれらの両方が可能となっている。
[0054] また、スィッチ SW1とスィッチ SW2の共通制御の場合には、スィッチ SW1, SW2を Onし、この立ち上がりタイミングで Zパルスの電圧を上昇させ、スィッチ SW1, SW2 を Offし、この立ち下がりタイミングで元の電圧まで下降させることができる。この場合 には、 Zパルスの LC共振動作におけるパネル容量の電荷の充電および放電を 1回 のスィッチ動作で行うことができる。
[0055] また、 Zパルスについては、 ALIS駆動では奇数フレームおよび偶数フレームが交 互に表示されるために Z電極 Zo, Zeが設けられるので、たとえば X(Y)パルスで放電 発光させる X電極と Υ電極との間の Ζ電極 Ζοに図 8のような実線のパルスを印加した 場合には、放電発光させない X電極と Υ電極との間の Ζ電極 Zeには図 8に一点鎖線 で示す中間電位（図 7 (a)の Z駆動回路 21aではGND、図 7 (b)の Z駆動回路 2 lbで は VSZ2)を印加する。
[0056] この図 8の場合には、 Zパルスがプラス側に凸の正極性のパルスである力 逆に、図 9に示すように、マイナス側に凸の負極性のパルスとすることも可能である。この場合 には、たとえば、 VZ1 = 0V、 VZ2 = 0Vの条件では、 X(Y)パルスを下降させるのに 先立って、まず、スィッチ SW2を Onし、 Zパルスの電圧を下降させる。続いて、スイツ チ SW1を Onし（この時に SW2は Offでも Onでも可能）、最小値近傍まで到達した Z パルスを上昇させる。この後に、 X (Y)パルスを、最小値まで下降させる。そして、ス イッチ SW3を ONし、この立ち上がりタイミングで Zパルスを元の電圧まで上昇させる 。これにより、狭いパルス幅の Zパルス（負極性）を生成することができる。また、 SW1 , SW2, SW3の Onのタイミングは、 X(Y)パノレスの立ち下がりタイミングの前に限ら ず、同時でも後でも良い。
[0057] また、 VZ1 ^0V、 VZ2< 0Vの条件では最小値の電圧が—VSZ2 (図 7 (a) )、 GN D (図 7 (b) )に到達し、 VZ1 >0V、 VZ2 0Vの条件では元の電圧まで上昇させる 引きが大きくなり、 VZ1 >0V、 VZ2く 0Vの条件ではこれらの両方が可能となってい る。また、スィッチ SW1とスィッチ SW2の共通制御を行うことも可能である。
[0058] 図 10 (a) (b)に示す Z駆動回路 21c, 21dは、前記図 7 (a) (b)の回路構成に対して 、以下の点が異なる。スィッチ SW1, SW2は、 Z電力回収用スィッチとして、 MOSF ET素子を直列に配置している。さらに、スィッチ SW1, SW2が接続される電源 VZ1 (0V〜+VSZ2)は、 Zパルス電圧のオフセット用として、立ち上がりの振幅を大きく するために正のオフセット電圧を印加するプラス電源の電源回路を使用している。こ の図 10の Z駆動回路 21c, 21dは、 MOSFET素子の直列化により、前記図 7の並列 構成におけるダイオード Dl, D2が不要となるので、使用部品数が少なくなり、コスト の低減につながる。但し、 Zパルス電圧のオフセット用電源がプラスの一方になり、 Z 電圧パルスの波高値が限定される。
[0059] この図 10に示す Z駆動回路 21c, 21dにおいては、図 11に示すように、 VZ1 0V の条件では前記図 8の VZ1 ^0V、 VZ2 0Vの条件と同じであり、また、 VZ1 >0V の条件では前記図 8の VZ1 >0V、 VZ2 0Vの条件と同じであり、同様に、狭いパ ルス幅の Zパルス（正極性）を生成することができる。なお、図 10に示す Z駆動回路 2 lc, 21dにおいても、前記図 9に示すようなタイミングも可能であり、この場合には、狭 V、パノレス幅の Zパノレス（負極性）を生成することができる。
[0060] 図 12 (a) (b)に示す Z駆動回路 21e, 21fは、前記図 10 (a) (b)の回路構成に対し て、以下の点が異なる。スィッチ SW1, 31\^2が接続される電源¥22 (—¥372〜0¥ )は、 Zパルス電圧のオフセット用として、立ち下がりの振幅を大きくするために負のォ フセット電圧を印加するマイナス電源の電源回路を使用しており、よって、 Zパルス電 圧のオフセット用電源がマイナスの一方になり、 Z電圧パルスの波高値が限定される
[0061] この図 12に示す Z駆動回路 21e, 21fにおいては、図 13に示すように、マイナス側 に凸の負極性のパルスとすることで、狭 ヽパルス幅の Zパルス（負極性）を生成するこ とができる。すなわち、この図 13の波形は、 VZ2 0Vの条件では前記図 9の VZ1 0V、 VZ2 0Vの条件と同じであり、また、 VZ2>0Vの条件では前記図 9の VZ1 0V、 VZ2く 0Vの条件と同じである。なお、図 12に示す Z駆動回路 21e, 21fにおい ても、前記図 8に示すようなタイミングも可能であり、この場合には、狭いパルス幅の Z パルス (正極性)を生成することができる。
[0062] 図 14 (a) (b)に示す Z駆動回路 21g, 21hは、前記図 7 (a) (b)の回路構成に対して 、以下の点が異なる。コイル LI, L2は、共振用コイルとして、プラズマディスプレイパ ネル 16の容量に対する電荷の充電および放電の経路が別々な 2系列で配置してい る。これに伴い、各コイル LI, L2と各電源 VSZ2, — VSZ2との間にダイオード D3 〜D6が接続されている。この図 14の Z駆動回路 21g, 21hは、共振コイルの 2系統 により、 Zパルスの立ち上がり（パネル容量への充電）と Zパルスの立ち下がり（パネル 容量からの放電）に用いるコイル値を変えることにより、それぞれ LC共振時間を調整 でき、最適な駆動を行うことができる。但し、部品数が増加するため、コストの増加に つながる。
[0063] この図 14に示す Z駆動回路 21g, 21hにおいては、図 15に示すように、各条件で 前記図 8と同じであり、同様に、狭いパルス幅の Zパルス（正極性）を生成することがで きる。また、図 16に示すように、各条件で前記図 9と同じであり、同様に、狭いパルス 幅の Zパルス (負極性)を生成することができる。
[0064] 以上説明したように、本実施の形態によれば、前面基板 10に X電極 3、 Y電極 4お よび Z電極 2を配置し、背面基板 11にアドレス電極 5を配置したプラズマディスプレイ パネル 16と、 Z電極 2と X電極 3もしくは Y電極 4との間に Zパルスを印加し、 X電極 3と Y電極 4との間に X(Y)パルスを印加することにより放電発光を行うための X駆動回路 17、 Υ駆動回路 18および Ζ駆動回路 21 (21a〜21h)や、アドレス駆動回路 19を有 し、 Z駆動回路 21はプラズマディスプレイパネル 16の容量との LC共振動作を利用す るコイル LI, L2とスィッチ SW1〜SW4からなり、 Zパルスを Z駆動回路 21により生成 することで、狭いパルス幅の Zパルスを生成することができるので、以下のような効果 を得ることができる。
[0065] すなわち、プラズマディスプレイパネル 16の容量を利用した LC共振駆動回路を用 いて、プラズマディスプレイパネル 16に充電して 、た電荷を有効利用すること〖こより、 消費電力を低減することができる。さらに、無効電力の低減により、発光に必要な電 力を十分に確保できるため、高輝度化を実現することができる。
[0066] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
[0067] 本発明は、プラズマディスプレイ装置に関し、特に、前面基板の X電極と Y電極のス リット間の位置に Z電極を配置したプラズマディスプレイパネルの Z駆動回路に適用し て有効である。

Claims

請求の範囲
[1] 前面基板に第 1の電極と第 2の電極とを互いに平行に配置し、放電空間を挟んだ 背面基板に第 3の電極を直交に配置し、前記前面基板の前記第 1の電極と前記第 2 の電極とのスリット間の位置に第 4の電極を前記第 1の電極と前記第 2の電極と平行 に配置したプラズマディスプレイパネルと、
前記第 4の電極と前記第 1の電極もしくは前記第 2の電極との間に第 1のパルスを 印加し、前記第 1の電極と前記第 2の電極との間に第 2のパルスを印加することにより 放電発光を行うための複数の駆動回路とを有し、
前記複数の駆動回路のうちの第 1の駆動回路は、前記プラズマディスプレイパネル の容量との LC共振動作を利用するコイルとスィッチ力 なり、
前記第 1のパルスは、前記第 1の駆動回路により生成することを特徴とするプラズマ ディスプレイ装置。
[2] 請求項 1記載のプラズマディスプレイ装置にぉ 、て、
前記第 1のパルスのパルス幅は、前記第 2のパルスで開始する放電発光が終了す るより前に終わる幅であることを特徴とするプラズマディスプレイ装置。
[3] 請求項 1記載のプラズマディスプレイ装置にぉ 、て、
前記第 1のパルスの LC共振動作における前記プラズマディスプレイパネルの容量 の電荷の充電および放電を 1回のスィッチ動作で行うことを特徴とするプラズマデイス プレイ装置。
[4] 請求項 1記載のプラズマディスプレイ装置にぉ 、て、
前記第 1のパルスの LC共振動作における前記プラズマディスプレイパネルの容量 の電荷の充電および放電のためのスィッチ切り替え時間を 100ns以下とすることを特 徴とするプラズマディスプレイ装置。
[5] 請求項 1記載のプラズマディスプレイ装置にぉ 、て、
前記第 1の駆動回路は、前記第 1のパルスの立ち上がりの振幅を大きくするために 正のオフセット電圧を印加する電源回路を持つことを特徴とするプラズマディスプレイ 装置。
[6] 請求項 1記載のプラズマディスプレイ装置にぉ ヽて、 前記第 1の駆動回路は、前記第 1のパルスの立ち下がりの振幅を大きくするために 負のオフセット電圧を印加する電源回路を持つことを特徴とするプラズマディスプレイ 装置。
[7] 請求項 1記載のプラズマディスプレイ装置にぉ 、て、
前記第 1のパルスは、正極性であることを特徴とするプラズマディスプレイ装置。
[8] 請求項 1記載のプラズマディスプレイ装置にぉ 、て、
前記第 1のパルスは、負極性であることを特徴とするプラズマディスプレイ装置。
[9] 請求項 1記載のプラズマディスプレイ装置にぉ 、て、
前記第 2のパルスで放電発光をさせない第 1の電極と第 2の電極との間の第 4の電 極は、前記第 2のノ ルスの中間電位とすることを特徴とするプラズマディスプレイ装置
[10] 請求項 1記載のプラズマディスプレイ装置にぉ 、て、
前記プラズマディスプレイ装置は、 ALIS方式であることを特徴とするプラズマデイス プレイ装置。
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