JPH11305726A - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
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- Control Of Gas Discharge Display Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】
【課題】 駆動データのビット数を抑えながらも偽輪郭
の抑制された高品質な画像表示を行うことが出来るプラ
ズマディスプレイパネルの駆動方法を提供することを目
的とする。 【解決手段】 １フィールドの表示期間を複数のサブフ
ィールドに分割し、これらサブフィールド各々の内の比
較的発光期間の短いサブフィールドでの発光状態を設定
する画素データビットにより、比較的発光期間の長いサ
ブフィールドでの発光状態をも設定する。
の抑制された高品質な画像表示を行うことが出来るプラ
ズマディスプレイパネルの駆動方法を提供することを目
的とする。 【解決手段】 １フィールドの表示期間を複数のサブフ
ィールドに分割し、これらサブフィールド各々の内の比
較的発光期間の短いサブフィールドでの発光状態を設定
する画素データビットにより、比較的発光期間の長いサ
ブフィールドでの発光状態をも設定する。
Description
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
【０００２】
【従来の技術】かかるマトリクス表示方式のディスプレ
イパネルの一つとしてＡＣ（交流放電）型のＰＤＰが知
られている。ＡＣ型のＰＤＰは、複数の列電極（アドレ
ス電極）と、これら列電極と直交して配列されておりか
つ一対にて１走査ラインを形成する複数の行電極対とを
備えている。これら各行電極対及び列電極は、放電空間
に対して誘電体層で被覆されており、行電極対と列電極
との交点にて１画素に対応した放電セルが形成される構
造となっている。
イパネルの一つとしてＡＣ（交流放電）型のＰＤＰが知
られている。ＡＣ型のＰＤＰは、複数の列電極（アドレ
ス電極）と、これら列電極と直交して配列されておりか
つ一対にて１走査ラインを形成する複数の行電極対とを
備えている。これら各行電極対及び列電極は、放電空間
に対して誘電体層で被覆されており、行電極対と列電極
との交点にて１画素に対応した放電セルが形成される構
造となっている。
【０００３】ここで、かかるＰＤＰに対して中間調表示
を実施させる方法の一つとして、１フィールド期間を、
Ｎビットの画素データの各ビット桁の重み付けに対応し
た時間だけ発光するＮ個のサブフィールドに分割して表
示する、いわゆるサブフィールド法が例えば特開平４−
１９５０８７号公報に提示されている。図１は、かかる
サブフィールド法による１フィールド期間中での発光駆
動フォーマットを示す図である。
を実施させる方法の一つとして、１フィールド期間を、
Ｎビットの画素データの各ビット桁の重み付けに対応し
た時間だけ発光するＮ個のサブフィールドに分割して表
示する、いわゆるサブフィールド法が例えば特開平４−
１９５０８７号公報に提示されている。図１は、かかる
サブフィールド法による１フィールド期間中での発光駆
動フォーマットを示す図である。
【０００４】図１に示される一例においては、供給され
る画素データが６ビットの場合を想定し、１フィールド
の期間をＳＦ１、ＳＦ２...、ＳＦ６なる６個のサブフ
ィールドに分割して発光駆動を行う。これら６個のサブ
フィールドによる発光を１通り実行することにより、１
フィールド分の画像に対する６４階調表現が可能となる
のである。
る画素データが６ビットの場合を想定し、１フィールド
の期間をＳＦ１、ＳＦ２...、ＳＦ６なる６個のサブフ
ィールドに分割して発光駆動を行う。これら６個のサブ
フィールドによる発光を１通り実行することにより、１
フィールド分の画像に対する６４階調表現が可能となる
のである。
【０００５】各サブフィールドは、一斉リセット行程Ｒ
ｃ、画素データ書込行程Ｗｃ、及び維持発光行程Ｉｃに
て構成される。一斉リセット行程Ｒｃでは、上記ＰＤＰ
の全放電セルを一斉に放電励起（リセット放電）せしめ
ることにより、全放電セル内に一様に壁電荷を形成させ
る。次の画素データ書込行程Ｗｃでは、各放電セル毎
に、画素データに応じた選択的な消去放電を励起せしめ
る。この際、かかる消去放電が実施された放電セル内の
壁電荷は消滅して"非発光セル"となる。一方、消去放電
が実施されなかった放電セルは壁電荷が残留したままと
なっているので"発光セル"となる。維持発光行程Ｉｃで
は、上記発光セルに対してのみ各サブフィールドの重み
付けに対応した時間だけ放電発光状態を継続させる。こ
れにより、各サブフィールドＳＦ１〜ＳＦ６では、順に
１：２：４：８：１６：３２なる発光期間比の重み付け
をもって維持発光を行うのである。
ｃ、画素データ書込行程Ｗｃ、及び維持発光行程Ｉｃに
て構成される。一斉リセット行程Ｒｃでは、上記ＰＤＰ
の全放電セルを一斉に放電励起（リセット放電）せしめ
ることにより、全放電セル内に一様に壁電荷を形成させ
る。次の画素データ書込行程Ｗｃでは、各放電セル毎
に、画素データに応じた選択的な消去放電を励起せしめ
る。この際、かかる消去放電が実施された放電セル内の
壁電荷は消滅して"非発光セル"となる。一方、消去放電
が実施されなかった放電セルは壁電荷が残留したままと
なっているので"発光セル"となる。維持発光行程Ｉｃで
は、上記発光セルに対してのみ各サブフィールドの重み
付けに対応した時間だけ放電発光状態を継続させる。こ
れにより、各サブフィールドＳＦ１〜ＳＦ６では、順に
１：２：４：８：１６：３２なる発光期間比の重み付け
をもって維持発光を行うのである。
【０００６】しかしながら、かかる駆動方法により、例
えば平坦な物体が移動するような画像を表示すると、そ
の輝度階調レベルが"３２"又は"１６"の如き２のｎ乗境
界を横切る付近で、あたかも階調が失われた映像のよう
な縞状の偽輪郭が視認されるという問題があった。これ
は、輝度階調レベルが"３２"の場合は、図１に示される
が如き１フィールド期間中のサブフィールドＳＦ６のみ
で発光が実施され、一方、輝度階調レベルが"３１"の場
合には、このＳＦ６での発光は実施されず、ＳＦ１〜Ｓ
Ｆ５において発光が実施されることから生じるものであ
る。つまり、輝度階調レベル"３２"の発光を行うべき放
電セルが点灯している期間中は、輝度階調レベル"３１"
の発光を行うべき放電セルは必ず消灯状態にある為、こ
れら放電セルの境界上に画像とは無関係な縞状の輪郭が
視認されてしまうのである。
えば平坦な物体が移動するような画像を表示すると、そ
の輝度階調レベルが"３２"又は"１６"の如き２のｎ乗境
界を横切る付近で、あたかも階調が失われた映像のよう
な縞状の偽輪郭が視認されるという問題があった。これ
は、輝度階調レベルが"３２"の場合は、図１に示される
が如き１フィールド期間中のサブフィールドＳＦ６のみ
で発光が実施され、一方、輝度階調レベルが"３１"の場
合には、このＳＦ６での発光は実施されず、ＳＦ１〜Ｓ
Ｆ５において発光が実施されることから生じるものであ
る。つまり、輝度階調レベル"３２"の発光を行うべき放
電セルが点灯している期間中は、輝度階調レベル"３１"
の発光を行うべき放電セルは必ず消灯状態にある為、こ
れら放電セルの境界上に画像とは無関係な縞状の輪郭が
視認されてしまうのである。
【０００７】そこで、かかる偽輪郭を抑制して表示品質
を向上せんとして、比較的発光期間の長いサブフィール
ドを更に複数のサブフィールドに分割し、これらを１フ
ィールド期間中に分散して配列するようにした駆動方法
が提案されている。かかる駆動方法によれば、サブフィ
ールドの数を多くして１フィールド期間内での発光パタ
ーンを均一化するほど偽輪郭の抑制効果が高くなる。
を向上せんとして、比較的発光期間の長いサブフィール
ドを更に複数のサブフィールドに分割し、これらを１フ
ィールド期間中に分散して配列するようにした駆動方法
が提案されている。かかる駆動方法によれば、サブフィ
ールドの数を多くして１フィールド期間内での発光パタ
ーンを均一化するほど偽輪郭の抑制効果が高くなる。
【０００８】しかしながら、サブフィールドの数が増加
するほど、各サブフィールドに対応して生成する駆動デ
ータのビット数もこれに合わせて増加させなければなら
ず、このビット数の増加に伴い装置規模が大になるとい
う問題があった。
するほど、各サブフィールドに対応して生成する駆動デ
ータのビット数もこれに合わせて増加させなければなら
ず、このビット数の増加に伴い装置規模が大になるとい
う問題があった。
【０００９】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、偽輪郭の抑制さ
れた高品質な画像表示を維持しつつも、駆動データのビ
ット数を抑えてその装置規模を小さくすることが出来る
プラズマディスプレイパネルの駆動方法を提供すること
を目的とする。
を解決するためになされたものであり、偽輪郭の抑制さ
れた高品質な画像表示を維持しつつも、駆動データのビ
ット数を抑えてその装置規模を小さくすることが出来る
プラズマディスプレイパネルの駆動方法を提供すること
を目的とする。
【００１０】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、１フィールドの表示期
間を複数のサブフィールドに分割し、画素データの各ビ
ットに応じて前記サブフィールド各々での発光状態を設
定することにより中間調表示を為すプラズマディスプレ
イパネルの駆動方法であって、前記サブフィールド各々
の内の比較的発光期間の短いサブフィールドでの発光状
態を設定する前記画素データのビットに応じて、比較的
発光期間の長いサブフィールドでの発光状態をも設定す
る。
ィスプレイパネルの駆動方法は、１フィールドの表示期
間を複数のサブフィールドに分割し、画素データの各ビ
ットに応じて前記サブフィールド各々での発光状態を設
定することにより中間調表示を為すプラズマディスプレ
イパネルの駆動方法であって、前記サブフィールド各々
の内の比較的発光期間の短いサブフィールドでの発光状
態を設定する前記画素データのビットに応じて、比較的
発光期間の長いサブフィールドでの発光状態をも設定す
る。
【００１１】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図２は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を駆動する駆動装置を備えたプラズマディスプレイ
装置の概略構成を示す図である。
しつつ説明する。図２は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を駆動する駆動装置を備えたプラズマディスプレイ
装置の概略構成を示す図である。
【００１２】図２において、Ａ／Ｄ変換器１は、駆動制
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば６ビットの画素データＤに変換し、これをデータ
変換回路３にする。データ変換回路３は、かかる画素デ
ータを図３及び図４に示されるが如き変換テーブルに従
って８ビットの変換画素データＨＤに変換し、これをメ
モリ４に供給する。尚、これら図３及び図４に示される
が如き変換テーブルは、６４階調の中間調表示を行う際
の一例を示すものである。
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば６ビットの画素データＤに変換し、これをデータ
変換回路３にする。データ変換回路３は、かかる画素デ
ータを図３及び図４に示されるが如き変換テーブルに従
って８ビットの変換画素データＨＤに変換し、これをメ
モリ４に供給する。尚、これら図３及び図４に示される
が如き変換テーブルは、６４階調の中間調表示を行う際
の一例を示すものである。
【００１３】メモリ４は、上記駆動制御回路２から供給
されてくる書込信号に従って上記変換画素データＨＤを
順次書き込む。かかる書込動作により１画面（ｎ行、ｍ
列）分の書き込みが終了すると、メモリ４は、この１画
面分の変換画素データＨＤ11-nm各々を各ビット桁毎
（第０ビット〜第７ビット）に分割し、夫々以下の順で
読み出してこれを１行分毎に順次アドレスドライバ５に
供給して行く。
されてくる書込信号に従って上記変換画素データＨＤを
順次書き込む。かかる書込動作により１画面（ｎ行、ｍ
列）分の書き込みが終了すると、メモリ４は、この１画
面分の変換画素データＨＤ11-nm各々を各ビット桁毎
（第０ビット〜第７ビット）に分割し、夫々以下の順で
読み出してこれを１行分毎に順次アドレスドライバ５に
供給して行く。
【００１４】 変換画素データＨＤ11-nm各々の第０ビット 変換画素データＨＤ11-nm各々の第１ビット 変換画素データＨＤ11-nm各々の第２ビット 変換画素データＨＤ11-nm各々の第３ビット 変換画素データＨＤ11-nm各々の第４ビット 変換画素データＨＤ11-nm各々の第５ビット 変換画素データＨＤ11-nm各々の第６ビット 変換画素データＨＤ11-nm各々の第７ビット 変換画素データＨＤ11-nm各々の第０ビット 変換画素データＨＤ11-nm各々の第１ビット すなわち、メモリ４は、変換画素データＨＤ11-nm各々
の第０ビット〜第７ビットまでの読出終了後、再び第０
ビット及び第１ビットに対する読み出しを行い、これら
を１フィールド期間内にアドレスドライバ６に供給して
行くのである。
の第０ビット〜第７ビットまでの読出終了後、再び第０
ビット及び第１ビットに対する読み出しを行い、これら
を１フィールド期間内にアドレスドライバ６に供給して
行くのである。
【００１５】アドレスドライバ６は、かかるメモリ４か
ら読み出された変換画素データＨＤ中の各データビット
を１行分毎に、その論理レベルに対応した電圧を有する
画素データパルスＤＰ1〜ＤＰmに変換し、これらをＰＤ
Ｐ１０の列電極Ｄ1〜Ｄmに夫々印加する。駆動制御回路
２は、入力された映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を生成する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、画素データタイミング信号、リセットタイミ
ング信号、走査タイミング信号、及び維持タイミング信
号を夫々発生する。
ら読み出された変換画素データＨＤ中の各データビット
を１行分毎に、その論理レベルに対応した電圧を有する
画素データパルスＤＰ1〜ＤＰmに変換し、これらをＰＤ
Ｐ１０の列電極Ｄ1〜Ｄmに夫々印加する。駆動制御回路
２は、入力された映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を生成する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、画素データタイミング信号、リセットタイミ
ング信号、走査タイミング信号、及び維持タイミング信
号を夫々発生する。
【００１６】第１サスティンドライバ７は、上記駆動制
御回路２から供給された各種タイミング信号に応じて、
残留電荷量を初期化するためのリセットパルスＲＰX、
放電発光状態を維持するための維持パルスＩＰX各々を
発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘnに印加す
る。第２サスティンドライバ８は、上記駆動制御回路２
から供給された各種タイミング信号に応じて、残留電荷
量を初期化するためのリセットパルスＲＰY、画素デー
タを書き込むための走査パルスＳＰ、画素データ書き込
みを良好に実施させる為のプライミングパルスＰＰ、及
び放電発光状態を維持するための維持パルスＩＰY各々
を発生し、これらをＰＤＰ１０の行電極Ｙ1〜Ｙnに印加
する。
御回路２から供給された各種タイミング信号に応じて、
残留電荷量を初期化するためのリセットパルスＲＰX、
放電発光状態を維持するための維持パルスＩＰX各々を
発生し、これらをＰＤＰ１０の行電極Ｘ1〜Ｘnに印加す
る。第２サスティンドライバ８は、上記駆動制御回路２
から供給された各種タイミング信号に応じて、残留電荷
量を初期化するためのリセットパルスＲＰY、画素デー
タを書き込むための走査パルスＳＰ、画素データ書き込
みを良好に実施させる為のプライミングパルスＰＰ、及
び放電発光状態を維持するための維持パルスＩＰY各々
を発生し、これらをＰＤＰ１０の行電極Ｙ1〜Ｙnに印加
する。
【００１７】尚、ＰＤＰ１０は、行電極Ｘ及び行電極Ｙ
の一対にて、画面の１行分に対応した行電極を形成して
いる。例えば、ＰＤＰ１０における第１行目の行電極対
は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電
極Ｘn及びＹnとなる。又、ＰＤＰ１０では、かかる行電
極対と各列電極との交差部に１つの放電セルが形成され
る。
の一対にて、画面の１行分に対応した行電極を形成して
いる。例えば、ＰＤＰ１０における第１行目の行電極対
は行電極Ｘ1及びＹ1であり、第ｎ行目の行電極対は行電
極Ｘn及びＹnとなる。又、ＰＤＰ１０では、かかる行電
極対と各列電極との交差部に１つの放電セルが形成され
る。
【００１８】次に、図２に示されるが如きプラズマディ
スプレイ装置によって実施されるＰＤＰ１０の駆動動作
について説明する。図５は、データ変換回路３において
用いる変換テーブルが図３及び図４に示されるが如きも
のである場合に実施される１フィールド期間内での発光
駆動フォーマットを示す図である。
スプレイ装置によって実施されるＰＤＰ１０の駆動動作
について説明する。図５は、データ変換回路３において
用いる変換テーブルが図３及び図４に示されるが如きも
のである場合に実施される１フィールド期間内での発光
駆動フォーマットを示す図である。
【００１９】かかる図５に示される発光駆動フォーマッ
トでは、１フィールド期間を１０個の分割期間に区切
る。この際、最初の分割期間にてサブフィールドＳＦ１
による放電発光を実行し、次の分割期間でサブフィール
ドＳＦ２、更に次の分割期間にてサブフィールドＳＦ３
による放電発光を実行する。かかるサブフィールドＳＦ
３の後の残りの７つの分割期間では、夫々サブフィール
ドＳＦ４ａ〜４ｇによる放電発光を順次実行する。
トでは、１フィールド期間を１０個の分割期間に区切
る。この際、最初の分割期間にてサブフィールドＳＦ１
による放電発光を実行し、次の分割期間でサブフィール
ドＳＦ２、更に次の分割期間にてサブフィールドＳＦ３
による放電発光を実行する。かかるサブフィールドＳＦ
３の後の残りの７つの分割期間では、夫々サブフィール
ドＳＦ４ａ〜４ｇによる放電発光を順次実行する。
【００２０】これらサブフィールドＳＦ１〜ＳＦ３、Ｓ
Ｆ４ａ〜４ｇ各々では、上述した如くメモリ４から読み
出された変換画素データＨＤ中の各データビットの書き
込みを行って発光セル及び非発光セルの設定を行う画素
データ書込行程Ｗｃと、上記発光セルに対してのみ放電
発光状態を維持させる維持発光行程Ｉｃとを実施する。
Ｆ４ａ〜４ｇ各々では、上述した如くメモリ４から読み
出された変換画素データＨＤ中の各データビットの書き
込みを行って発光セル及び非発光セルの設定を行う画素
データ書込行程Ｗｃと、上記発光セルに対してのみ放電
発光状態を維持させる維持発光行程Ｉｃとを実施する。
【００２１】各サブフィールドにおいて実施する画素デ
ータ書込行程Ｗｃでは、図５に示されるが如く、 ＳＦ１：変換画素データＨＤ中の第０ビットの書込 ＳＦ２：変換画素データＨＤ中の第１ビットの書込 ＳＦ３：変換画素データＨＤ中の第２ビットの書込 ＳＦ４ａ：変換画素データＨＤ中の第３ビットの書込 ＳＦ４ｂ：変換画素データＨＤ中の第４ビットの書込 ＳＦ４ｃ：変換画素データＨＤ中の第５ビットの書込 ＳＦ４ｄ：変換画素データＨＤ中の第６ビットの書込 ＳＦ４ｅ：変換画素データＨＤ中の第７ビットの書込 ＳＦ４ｆ：変換画素データＨＤ中の第０ビットの書込 ＳＦ４ｇ：変換画素データＨＤ中の第１ビットの書込 を夫々実行する。
ータ書込行程Ｗｃでは、図５に示されるが如く、 ＳＦ１：変換画素データＨＤ中の第０ビットの書込 ＳＦ２：変換画素データＨＤ中の第１ビットの書込 ＳＦ３：変換画素データＨＤ中の第２ビットの書込 ＳＦ４ａ：変換画素データＨＤ中の第３ビットの書込 ＳＦ４ｂ：変換画素データＨＤ中の第４ビットの書込 ＳＦ４ｃ：変換画素データＨＤ中の第５ビットの書込 ＳＦ４ｄ：変換画素データＨＤ中の第６ビットの書込 ＳＦ４ｅ：変換画素データＨＤ中の第７ビットの書込 ＳＦ４ｆ：変換画素データＨＤ中の第０ビットの書込 ＳＦ４ｇ：変換画素データＨＤ中の第１ビットの書込 を夫々実行する。
【００２２】図６及び図７は、図１に示されるＡ／Ｄ変
換器１にて得られた６ビットの画素データＤの全データ
パターンと、これら各データパターンに対応してメモリ
４から読み出される変換画素データＨＤの各ビット（第
０〜第７ビット）と、サブフィールドとの対応関係を示
す図である。上記画素データ書込行程Ｗｃでの書込処理
により、例えば論理レベル"０"のデータビットが書き込
まれた放電セルは放電励起し（消去放電）、その放電セ
ル内に残留していた壁電荷は消滅する。一方、論理レベ
ル"１"のデータビットが書き込まれた放電セルは放電励
起せず、その壁電荷は残留したままとなる。この際、壁
電荷が消滅した放電セルは非発光セル、壁電荷が残留し
たままとなっている放電セルは発光セルとなる。
換器１にて得られた６ビットの画素データＤの全データ
パターンと、これら各データパターンに対応してメモリ
４から読み出される変換画素データＨＤの各ビット（第
０〜第７ビット）と、サブフィールドとの対応関係を示
す図である。上記画素データ書込行程Ｗｃでの書込処理
により、例えば論理レベル"０"のデータビットが書き込
まれた放電セルは放電励起し（消去放電）、その放電セ
ル内に残留していた壁電荷は消滅する。一方、論理レベ
ル"１"のデータビットが書き込まれた放電セルは放電励
起せず、その壁電荷は残留したままとなる。この際、壁
電荷が消滅した放電セルは非発光セル、壁電荷が残留し
たままとなっている放電セルは発光セルとなる。
【００２３】サブフィールドＳＦ１〜ＳＦ３、ＳＦ４ａ
〜４ｇ各々の維持発光行程Ｉｃでは、かかる画素データ
書込行程Ｗｃにおいて発光セルに設定された放電セルに
対してのみ放電発光の維持を行う。尚、各サブフィール
ド毎の維持発光行程Ｉｃによる発光時間は、サブフィー
ルドＳＦ１での発光時間を"１"とした場合、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４ａ〜４ｅ：８ ＳＦ４ｆ：７ ＳＦ４ｇ：６ である。
〜４ｇ各々の維持発光行程Ｉｃでは、かかる画素データ
書込行程Ｗｃにおいて発光セルに設定された放電セルに
対してのみ放電発光の維持を行う。尚、各サブフィール
ド毎の維持発光行程Ｉｃによる発光時間は、サブフィー
ルドＳＦ１での発光時間を"１"とした場合、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４ａ〜４ｅ：８ ＳＦ４ｆ：７ ＳＦ４ｇ：６ である。
【００２４】ここで、上記画素データ書込行程Ｗｃを実
行する前に、全放電セルを一斉に放電励起（リセット放
電）せしめて全放電セル内に壁電荷を形成せしめる一斉
リセット行程Ｒｃを実行する。この際、図５の斜線部に
て示されるように、かかる一斉リセット行程Ｒｃは、サ
ブフィールドＳＦ１、ＳＦ２、ＳＦ３、及びＳＦ４ａに
おいてのみ実行する。すなわち、サブフィールドＳＦ４
ａ〜４ｇなるサブフィールド系列中では、その先頭部の
ＳＦ４ａにおいてのみ、上記一斉リセット行程Ｒｃを実
施する。
行する前に、全放電セルを一斉に放電励起（リセット放
電）せしめて全放電セル内に壁電荷を形成せしめる一斉
リセット行程Ｒｃを実行する。この際、図５の斜線部に
て示されるように、かかる一斉リセット行程Ｒｃは、サ
ブフィールドＳＦ１、ＳＦ２、ＳＦ３、及びＳＦ４ａに
おいてのみ実行する。すなわち、サブフィールドＳＦ４
ａ〜４ｇなるサブフィールド系列中では、その先頭部の
ＳＦ４ａにおいてのみ、上記一斉リセット行程Ｒｃを実
施する。
【００２５】図８は、上記サブフィールドＳＦ４ａ〜４
ｇなるサブフィールド系列内において、実際にＰＤＰ１
０の各電極に印加する各種駆動パルスの印加タイミング
を示す図である。図８において、先ず、第１サスティン
ドライバ７及び第２サスティンドライバ８は、ＰＤＰ１
０の行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲ
ＰYを同時に印加してＰＤＰ１０中の全ての放電セルを
リセット放電せしめる。かかるリセット放電により、Ｐ
ＤＰ１０中の全ての放電セル内に強制的に壁電荷を形成
させる（一斉リセット行程Ｒｃ）。
ｇなるサブフィールド系列内において、実際にＰＤＰ１
０の各電極に印加する各種駆動パルスの印加タイミング
を示す図である。図８において、先ず、第１サスティン
ドライバ７及び第２サスティンドライバ８は、ＰＤＰ１
０の行電極Ｘ及びＹに夫々リセットパルスＲＰx及びＲ
ＰYを同時に印加してＰＤＰ１０中の全ての放電セルを
リセット放電せしめる。かかるリセット放電により、Ｐ
ＤＰ１０中の全ての放電セル内に強制的に壁電荷を形成
させる（一斉リセット行程Ｒｃ）。
【００２６】次に、アドレスドライバ６は、各行に対応
したデータパルスＤＰ３1〜ＤＰ３mを順次列電極Ｄ1〜
Ｄmに印加して行く。尚、この時点で列電極Ｄ1〜Ｄmに
印加されるデータパルスＤＰ３1〜ＤＰ３m各々は、図３
に示されるが如き変換画素データＨＤ中の第３ビット目
に対応したものである。第２サスティンドライバ８は、
上記各データパルスＤＰの各印加タイミングと同一タイ
ミングにて、走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次
印加して行く。この際、走査パルスＳＰが印加された"
行"と、高電圧の画素データパルスが印加された"列"と
の交差部の放電セルにのみ放電が生じて、その放電セル
内に残存していた壁電荷が選択的に消去される。かかる
選択消去により、後述するが如き維持発光行程において
放電発光が実施される発光放電セルと、放電発光しない
非発光放電セルとが設定される。
したデータパルスＤＰ３1〜ＤＰ３mを順次列電極Ｄ1〜
Ｄmに印加して行く。尚、この時点で列電極Ｄ1〜Ｄmに
印加されるデータパルスＤＰ３1〜ＤＰ３m各々は、図３
に示されるが如き変換画素データＨＤ中の第３ビット目
に対応したものである。第２サスティンドライバ８は、
上記各データパルスＤＰの各印加タイミングと同一タイ
ミングにて、走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次
印加して行く。この際、走査パルスＳＰが印加された"
行"と、高電圧の画素データパルスが印加された"列"と
の交差部の放電セルにのみ放電が生じて、その放電セル
内に残存していた壁電荷が選択的に消去される。かかる
選択消去により、後述するが如き維持発光行程において
放電発光が実施される発光放電セルと、放電発光しない
非発光放電セルとが設定される。
【００２７】尚、各走査パルスＳＰを各行電極Ｙに印加
する直前に、正極性のプライミングパルスＰＰを行電極
Ｙ1〜Ｙnに順次印加しておく。かかるプライミングパル
スＰＰの印加に応じて励起したプライミング放電によ
り、ＰＤＰ１０の放電空間内には上記一斉リセット行程
Ｒｃにて形成されたものの時間経過と共に減少してしま
った荷電粒子が再形成される。よって、かかる荷電粒子
が存在する内に、上記走査パルスＳＰの印加による画素
データの書き込みが為されることになる（画素データ書
込行程Ｗｃ１）。
する直前に、正極性のプライミングパルスＰＰを行電極
Ｙ1〜Ｙnに順次印加しておく。かかるプライミングパル
スＰＰの印加に応じて励起したプライミング放電によ
り、ＰＤＰ１０の放電空間内には上記一斉リセット行程
Ｒｃにて形成されたものの時間経過と共に減少してしま
った荷電粒子が再形成される。よって、かかる荷電粒子
が存在する内に、上記走査パルスＳＰの印加による画素
データの書き込みが為されることになる（画素データ書
込行程Ｗｃ１）。
【００２８】次に、第１サスティンドライバ７及び第２
サスティンドライバ８は、行電極Ｘ及びＹに対して交互
に維持パルスＩＰX及びＩＰYを印加する。この際、上記
画素データ書込行程Ｗｃ１によって壁電荷が残留したま
まとなっている放電セル、すなわち発光放電セルは、か
かる維持パルスＩＰX及びＩＰYが交互に印加されている
期間中、放電発光を繰り返しその発光状態を維持する
（維持発光行程Ｉｃ１）。
サスティンドライバ８は、行電極Ｘ及びＹに対して交互
に維持パルスＩＰX及びＩＰYを印加する。この際、上記
画素データ書込行程Ｗｃ１によって壁電荷が残留したま
まとなっている放電セル、すなわち発光放電セルは、か
かる維持パルスＩＰX及びＩＰYが交互に印加されている
期間中、放電発光を繰り返しその発光状態を維持する
（維持発光行程Ｉｃ１）。
【００２９】よって、上述した如き一斉リセット行程Ｒ
ｃ、画素データ書込行程Ｗｃ１、維持発光行程Ｉｃ１か
らなるサブフィールドＳＦ４ａにより、変換画素データ
ＨＤ中の第３ビットに対応した放電発光が、図５に示さ
れるが如く、"８"なる期間に亘って実施されるのであ
る。尚、かかる一斉リセット行程Ｒｃ、画素データ書込
行程Ｗｃ１、維持発光行程Ｉｃ１なる一連の動作は、図
５に示されるサブフィールドＳＦ１、ＳＦ２、及びＳＦ
３においても同様に実施されるものである。
ｃ、画素データ書込行程Ｗｃ１、維持発光行程Ｉｃ１か
らなるサブフィールドＳＦ４ａにより、変換画素データ
ＨＤ中の第３ビットに対応した放電発光が、図５に示さ
れるが如く、"８"なる期間に亘って実施されるのであ
る。尚、かかる一斉リセット行程Ｒｃ、画素データ書込
行程Ｗｃ１、維持発光行程Ｉｃ１なる一連の動作は、図
５に示されるサブフィールドＳＦ１、ＳＦ２、及びＳＦ
３においても同様に実施されるものである。
【００３０】サブフィールドＳＦ４ａが終了すると、次
に、アドレスドライバ６は、各行に対応したデータパル
スＤＰ４1〜ＤＰ４mを順次列電極Ｄ1〜Ｄmに印加して行
く。尚、この時点で列電極Ｄ1〜Ｄmに印加されるデータ
パルスＤＰ４1〜ＤＰ４m各々は、図３に示されるが如き
変換画素データＨＤ中の第４ビット目に対応したもので
ある。第２サスティンドライバ８は、上記各データパル
スＤＰの各印加タイミングと同一タイミングにて、走査
パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。こ
の際、走査パルスＳＰが印加された"行"と、高電圧の画
素データパルスが印加された"列"との交差部の放電セル
にのみ放電が生じて、その放電セル内に残存していた壁
電荷が選択的に消去される。かか選択消去により、後述
する維持発光行程Ｉｃ２において放電発光を実施するこ
とが出来る発光放電セルと、放電発光しない非発光放電
セルとが得られる。尚、各走査パルスＳＰを各行電極Ｙ
に印加する直前に、正極性のプライミングパルスＰＰを
行電極Ｙ1〜Ｙnに順次印加しておく。かかるプライミン
グパルスＰＰの印加により、ＰＤＰ１０の放電空間内に
荷電粒子が再形成される。よって、かかる荷電粒子が存
在する内に、上記走査パルスＳＰの印加による画素デー
タの書き込みが為されることになる（画素データ書込行
程Ｗｃ２）。
に、アドレスドライバ６は、各行に対応したデータパル
スＤＰ４1〜ＤＰ４mを順次列電極Ｄ1〜Ｄmに印加して行
く。尚、この時点で列電極Ｄ1〜Ｄmに印加されるデータ
パルスＤＰ４1〜ＤＰ４m各々は、図３に示されるが如き
変換画素データＨＤ中の第４ビット目に対応したもので
ある。第２サスティンドライバ８は、上記各データパル
スＤＰの各印加タイミングと同一タイミングにて、走査
パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。こ
の際、走査パルスＳＰが印加された"行"と、高電圧の画
素データパルスが印加された"列"との交差部の放電セル
にのみ放電が生じて、その放電セル内に残存していた壁
電荷が選択的に消去される。かか選択消去により、後述
する維持発光行程Ｉｃ２において放電発光を実施するこ
とが出来る発光放電セルと、放電発光しない非発光放電
セルとが得られる。尚、各走査パルスＳＰを各行電極Ｙ
に印加する直前に、正極性のプライミングパルスＰＰを
行電極Ｙ1〜Ｙnに順次印加しておく。かかるプライミン
グパルスＰＰの印加により、ＰＤＰ１０の放電空間内に
荷電粒子が再形成される。よって、かかる荷電粒子が存
在する内に、上記走査パルスＳＰの印加による画素デー
タの書き込みが為されることになる（画素データ書込行
程Ｗｃ２）。
【００３１】次に、第１サスティンドライバ７及び第２
サスティンドライバ８は、行電極Ｘ及びＹに対して交互
に維持パルスＩＰX及びＩＰYを印加する。この際、上記
画素データ書込行程Ｗｃ２によって壁電荷が残留したま
まとなっている放電セル、すなわち発光放電セルは、か
かる維持パルスＩＰX及びＩＰYが交互に印加されている
期間中、放電発光を繰り返しその発光状態を維持する
（維持発光行程Ｉｃ２）。
サスティンドライバ８は、行電極Ｘ及びＹに対して交互
に維持パルスＩＰX及びＩＰYを印加する。この際、上記
画素データ書込行程Ｗｃ２によって壁電荷が残留したま
まとなっている放電セル、すなわち発光放電セルは、か
かる維持パルスＩＰX及びＩＰYが交互に印加されている
期間中、放電発光を繰り返しその発光状態を維持する
（維持発光行程Ｉｃ２）。
【００３２】よって、これら画素データ書込行程Ｗｃ
２、維持発光行程Ｉｃ２からなるサブフィールドＳＦ４
ｂにより、変換画素データＨＤ中の第４ビットに対応し
た放電発光が、図５に示されるが如く、"８"なる期間に
亘って実施されるのである。かかるサブフィールドＳＦ
４ｂの後、このＳＦ４ｂと同様な動作にて順次、サブフ
ィールドＳＦ４ｃ、４ｄ、４ｅを実行する。よって、こ
れらサブフィールドＳＦ４ｃ、４ｄ、４ｅにより、変換
画素データＨＤ中の第５〜７ビット各々に対応した放電
発光が、図５に示されるが如く、"８"なる期間に亘って
実施されるのである。
２、維持発光行程Ｉｃ２からなるサブフィールドＳＦ４
ｂにより、変換画素データＨＤ中の第４ビットに対応し
た放電発光が、図５に示されるが如く、"８"なる期間に
亘って実施されるのである。かかるサブフィールドＳＦ
４ｂの後、このＳＦ４ｂと同様な動作にて順次、サブフ
ィールドＳＦ４ｃ、４ｄ、４ｅを実行する。よって、こ
れらサブフィールドＳＦ４ｃ、４ｄ、４ｅにより、変換
画素データＨＤ中の第５〜７ビット各々に対応した放電
発光が、図５に示されるが如く、"８"なる期間に亘って
実施されるのである。
【００３３】サブフィールドＳＦ４ｅの後、このＳＦ４
ｅと同様な動作にて、サブフィールドＳＦ４ｆを実行す
る。尚、かかるサブフィールドＳＦ４ｆにおいては、図
５に示されるように、変換画素データＨＤ中の第０ビッ
トに対応した放電発光が"７"なる期間に亘って実施され
る。この際、かかる変換画素データＨＤの第０ビットに
対応した放電発光は、既にサブフィールドＳＦ１にて実
施されたものであるが、その発光時間はサブフィールド
ＳＦ１での"１"よりも長い"７"に設定してあるのであ
る。
ｅと同様な動作にて、サブフィールドＳＦ４ｆを実行す
る。尚、かかるサブフィールドＳＦ４ｆにおいては、図
５に示されるように、変換画素データＨＤ中の第０ビッ
トに対応した放電発光が"７"なる期間に亘って実施され
る。この際、かかる変換画素データＨＤの第０ビットに
対応した放電発光は、既にサブフィールドＳＦ１にて実
施されたものであるが、その発光時間はサブフィールド
ＳＦ１での"１"よりも長い"７"に設定してあるのであ
る。
【００３４】かかるサブフィールドＳＦ４ｆの後、この
ＳＦ４ｆと同様な動作にて、サブフィールドＳＦ４ｇを
実行する。かかるサブフィールドＳＦ４ｇの実行によ
り、変換画素データＨＤ中の第１ビットに対応した放電
発光が、図５に示されるが如く、"６"なる期間に亘って
実施される。この際、かかる変換画素データＨＤの第１
ビットに対応した放電発光は、既にサブフィールドＳＦ
２にて実施されたものである。しかしながら、その発光
時間はサブフィールドＳＦ２での"２"よりも長い"６"に
設定してある。
ＳＦ４ｆと同様な動作にて、サブフィールドＳＦ４ｇを
実行する。かかるサブフィールドＳＦ４ｇの実行によ
り、変換画素データＨＤ中の第１ビットに対応した放電
発光が、図５に示されるが如く、"６"なる期間に亘って
実施される。この際、かかる変換画素データＨＤの第１
ビットに対応した放電発光は、既にサブフィールドＳＦ
２にて実施されたものである。しかしながら、その発光
時間はサブフィールドＳＦ２での"２"よりも長い"６"に
設定してある。
【００３５】このように、サブフィールドＳＦ４ａ〜４
ｇなるサブフィールド系列中では、壁電荷を形成せしめ
るべき一斉リセット行程Ｒｃをその先頭部のＳＦ４ａに
おいてのみ実施するようにしている。従って、サブフィ
ールドＳＦ４ａ〜４ｇのいずれか１の画素データ書込行
程において壁電荷が消滅してしまった放電セルは、例え
その後のサブフィールドの画素データ書込行程において
発光を指定すべき論理レベル"１"の変換画素データが供
給されても発光放電セルにはならない。よって、図６及
び図７に示されるが如き変換画素データＨＤの各データ
パターンに基づいて為される発光パターンは、図９及び
図１０に示されるが如きものとなる。尚、これら図９及
び図１０においては、丸印が付されているサブフィール
ドにおいてのみ発光が生じることを示している。例え
ば、画素データＤが輝度レベル"１５"を示す［0,0,1,1,
1,1］である場合、その変換画素データＨＤは図３に示
されるが如く［1,1,1,1,0,0,0,0］となり、この際、メ
モリ４から読み出される変換画素データは図６に示され
るが如く［1,1,1,1,0,0,0,0,1,1］となる。つまり、サ
ブフィールドＳＦ４ｆ及び４ｇ各々では、発光を指定す
べき論理レベル"１"の変換画素データ（第０及び第１ビ
ット）が供給されることになる。しかしながら、その第
４ビット目が非発光を指定する論理レベル"０"であるの
で、サブフィールドＳＦ４ｂの実行段階において放電セ
ル内に残留していた壁電荷は消滅してしまう。従って、
図９に示されるように、その後のサブフィールドＳＦ４
ｃ〜４ｇでは発光は起こらないのである。この際、サブ
フィールドＳＦ１、ＳＦ２、ＳＦ３、及びＳＦ４におい
てのみ発光が生じるので、その発光時間の合計により輝
度レベル"１５"の表示輝度が得られることになる。
ｇなるサブフィールド系列中では、壁電荷を形成せしめ
るべき一斉リセット行程Ｒｃをその先頭部のＳＦ４ａに
おいてのみ実施するようにしている。従って、サブフィ
ールドＳＦ４ａ〜４ｇのいずれか１の画素データ書込行
程において壁電荷が消滅してしまった放電セルは、例え
その後のサブフィールドの画素データ書込行程において
発光を指定すべき論理レベル"１"の変換画素データが供
給されても発光放電セルにはならない。よって、図６及
び図７に示されるが如き変換画素データＨＤの各データ
パターンに基づいて為される発光パターンは、図９及び
図１０に示されるが如きものとなる。尚、これら図９及
び図１０においては、丸印が付されているサブフィール
ドにおいてのみ発光が生じることを示している。例え
ば、画素データＤが輝度レベル"１５"を示す［0,0,1,1,
1,1］である場合、その変換画素データＨＤは図３に示
されるが如く［1,1,1,1,0,0,0,0］となり、この際、メ
モリ４から読み出される変換画素データは図６に示され
るが如く［1,1,1,1,0,0,0,0,1,1］となる。つまり、サ
ブフィールドＳＦ４ｆ及び４ｇ各々では、発光を指定す
べき論理レベル"１"の変換画素データ（第０及び第１ビ
ット）が供給されることになる。しかしながら、その第
４ビット目が非発光を指定する論理レベル"０"であるの
で、サブフィールドＳＦ４ｂの実行段階において放電セ
ル内に残留していた壁電荷は消滅してしまう。従って、
図９に示されるように、その後のサブフィールドＳＦ４
ｃ〜４ｇでは発光は起こらないのである。この際、サブ
フィールドＳＦ１、ＳＦ２、ＳＦ３、及びＳＦ４におい
てのみ発光が生じるので、その発光時間の合計により輝
度レベル"１５"の表示輝度が得られることになる。
【００３６】尚、サブフィールドＳＦ４ｆで発光動作が
生じるのは、図１０に示されるが如く、少なくともサブ
フィールドＳＦ１及びサブフィールドＳＦ４ａ〜ＳＦ４
ｅの全てが発光状態となる場合である。又、サブフィー
ルドＳＦ４ｇで発光動作が生じるのは、図１０に示され
るが如く、少なくともサブフィールドＳＦ１、ＳＦ２及
びサブフィールドＳＦ４ａ〜ＳＦ４ｅの全てが発光状態
となる場合である。
生じるのは、図１０に示されるが如く、少なくともサブ
フィールドＳＦ１及びサブフィールドＳＦ４ａ〜ＳＦ４
ｅの全てが発光状態となる場合である。又、サブフィー
ルドＳＦ４ｇで発光動作が生じるのは、図１０に示され
るが如く、少なくともサブフィールドＳＦ１、ＳＦ２及
びサブフィールドＳＦ４ａ〜ＳＦ４ｅの全てが発光状態
となる場合である。
【００３７】この際、図１０に示されるように、画素デ
ータＤにて指定される輝度レベルが"４０"を越えると、
実際に表示される表示輝度は画素データＤにて指定され
る輝度レベルに対して多少のズレが出てくる。しかしな
がら、６４階調の内の"４０"を越える高輝度部分におけ
る輝度の多少のズレは視覚上において問題とはならな
い。
ータＤにて指定される輝度レベルが"４０"を越えると、
実際に表示される表示輝度は画素データＤにて指定され
る輝度レベルに対して多少のズレが出てくる。しかしな
がら、６４階調の内の"４０"を越える高輝度部分におけ
る輝度の多少のズレは視覚上において問題とはならな
い。
【００３８】よって、かかる駆動方法によれば、図５に
示されるが如く１フィールド期間をサブフィールドＳＦ
１〜ＳＦ３、及びＳＦ４ａ〜ＳＦ４ｇにて１０分割して
駆動を行う際にも、駆動データ（変換画素データＨＤ）
のビット数は、図３及び図４に示されるように８ビット
で済ませることが可能となるのである。更に、１フィー
ルド期間中に実行する一斉リセット行程Ｒｃの回数は、
サブフィールドの数１０に対して４回と少ないので、画
像表示時のコントラストが高められる。
示されるが如く１フィールド期間をサブフィールドＳＦ
１〜ＳＦ３、及びＳＦ４ａ〜ＳＦ４ｇにて１０分割して
駆動を行う際にも、駆動データ（変換画素データＨＤ）
のビット数は、図３及び図４に示されるように８ビット
で済ませることが可能となるのである。更に、１フィー
ルド期間中に実行する一斉リセット行程Ｒｃの回数は、
サブフィールドの数１０に対して４回と少ないので、画
像表示時のコントラストが高められる。
【００３９】尚、上記実施例においては、入力された画
素データＤが６ビット、すなわち、６４階調の中間調表
示を行う際の動作を一例にとって説明したが、その階調
数は６４に限定されるものではない。例えば、８ビット
の画素データＤに応じて、２５６階調の中間調表示を実
施する場合にも同様に適用可能である。図１１は、かか
る２５６階調にてＰＤＰ１０を発光駆動する際の駆動フ
ォーマットの一例を示す図であり、図１２及び図１３
は、８ビットの画素データＤに応じて変換された８ビッ
トの変換画素データＨＤ（第０〜第７ビット）と、各サ
ブフィールドとの対応関係を示す図である。
素データＤが６ビット、すなわち、６４階調の中間調表
示を行う際の動作を一例にとって説明したが、その階調
数は６４に限定されるものではない。例えば、８ビット
の画素データＤに応じて、２５６階調の中間調表示を実
施する場合にも同様に適用可能である。図１１は、かか
る２５６階調にてＰＤＰ１０を発光駆動する際の駆動フ
ォーマットの一例を示す図であり、図１２及び図１３
は、８ビットの画素データＤに応じて変換された８ビッ
トの変換画素データＨＤ（第０〜第７ビット）と、各サ
ブフィールドとの対応関係を示す図である。
【００４０】図１１〜図１３に示されように、かかる駆
動方法では各サブフィールドの発光期間比を、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ ＳＦ５：１６ ＳＦ６ａ〜６ｃ：３２ ＳＦ６ｄ：３１ ＳＦ６ｅ：３０ ＳＦ６ｆ：２８ ＳＦ６ｇ：２４ とし、サブフィールドＳＦ１〜ＳＦ５各々の先頭部に
て、全放電セルに対して一様に壁電荷を形成せしめる一
斉リセット行程Ｒｃ（斜線部にて示す）を実行する。こ
の際、発光期間の重み付けがほぼ同一であるサブフィー
ルドＳＦ６ａ〜ＳＦ６ｇを連続して実行し、その先頭の
サブフィールドＳＦ６ａのみで斜線部に示されるが如き
一斉リセット行程Ｒｃを実施する。更に、サブフィール
ドＳＦ６ｄ〜ＳＦ６ｇ各々の画素データ書込行程Ｗｃで
は、変換画素データＨＤ中の第０ビット〜第３ビットを
再び用いて、発光放電セル及び非発光放電セルの設定を
行う。
動方法では各サブフィールドの発光期間比を、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ ＳＦ５：１６ ＳＦ６ａ〜６ｃ：３２ ＳＦ６ｄ：３１ ＳＦ６ｅ：３０ ＳＦ６ｆ：２８ ＳＦ６ｇ：２４ とし、サブフィールドＳＦ１〜ＳＦ５各々の先頭部に
て、全放電セルに対して一様に壁電荷を形成せしめる一
斉リセット行程Ｒｃ（斜線部にて示す）を実行する。こ
の際、発光期間の重み付けがほぼ同一であるサブフィー
ルドＳＦ６ａ〜ＳＦ６ｇを連続して実行し、その先頭の
サブフィールドＳＦ６ａのみで斜線部に示されるが如き
一斉リセット行程Ｒｃを実施する。更に、サブフィール
ドＳＦ６ｄ〜ＳＦ６ｇ各々の画素データ書込行程Ｗｃで
は、変換画素データＨＤ中の第０ビット〜第３ビットを
再び用いて、発光放電セル及び非発光放電セルの設定を
行う。
【００４１】従って、かかる駆動方法によれば、１フィ
ールド期間を図１１に示されるが如く１２分割して駆動
を行う際にも、駆動データ（変換画素データＨＤ）のビ
ット数は、８ビットで済ませることが可能となるのであ
る。この際、図１２及び図１３に示されるように、入力
された２５６階調分の画素データにほぼ対応した表示輝
度が得られる。
ールド期間を図１１に示されるが如く１２分割して駆動
を行う際にも、駆動データ（変換画素データＨＤ）のビ
ット数は、８ビットで済ませることが可能となるのであ
る。この際、図１２及び図１３に示されるように、入力
された２５６階調分の画素データにほぼ対応した表示輝
度が得られる。
【００４２】
【発明の効果】以上詳述した如く、本発明においては、
１フィールド期間を複数のサブフィールドに分割して発
光駆動を行うにあたり、発光期間が比較的短いサブフィ
ールドでの発光を司る駆動データを、そのまま発光期間
が比較的長いサブフィールドでの発光を司る駆動データ
として用いる構成としている。
１フィールド期間を複数のサブフィールドに分割して発
光駆動を行うにあたり、発光期間が比較的短いサブフィ
ールドでの発光を司る駆動データを、そのまま発光期間
が比較的長いサブフィールドでの発光を司る駆動データ
として用いる構成としている。
【００４３】よって、かかる駆動方法によれば、１フィ
ールド期間中のサブフィールドの数に比して駆動データ
のビット数を少なくすることが出来るので、偽輪郭に対
する表示品質を落とすことなく装置規模の小規模化を実
現可能になるのである。
ールド期間中のサブフィールドの数に比して駆動データ
のビット数を少なくすることが出来るので、偽輪郭に対
する表示品質を落とすことなく装置規模の小規模化を実
現可能になるのである。
【図１】６４階調の中間調表示を実施する為の従来の発
光駆動フォーマットを示す図である。
光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
【図３】データ変換回路３における変換テーブルの一例
を示す図である。
を示す図である。
【図４】データ変換回路３における変換テーブルの一例
を示す図である。
を示す図である。
【図５】本発明による発光駆動フォーマットの一例を示
す図である。
す図である。
【図６】画素データＤと、メモリ４から読み出される変
換画素データＨＤの各ビットと、各サブフィールドとの
対応関係を示す図である。
換画素データＨＤの各ビットと、各サブフィールドとの
対応関係を示す図である。
【図７】画素データＤと、メモリ４から読み出される変
換画素データＨＤの各ビットと、各サブフィールドとの
対応関係を示す図である。
換画素データＨＤの各ビットと、各サブフィールドとの
対応関係を示す図である。
【図８】サブフィールドＳＦ４ａ〜ＳＦ４ｇにおいてＰ
ＤＰ１０に印加される各種駆動パルスの印加タイミング
の一例を示す図である。
ＤＰ１０に印加される各種駆動パルスの印加タイミング
の一例を示す図である。
【図９】各画素データＤ毎の発光パターンを示す図であ
る。
る。
【図１０】各画素データＤ毎の発光パターンを示す図で
ある。
ある。
【図１１】２５６階調にてＰＤＰ１０を発光駆動する際
の発光駆動フォーマットの一例を示す図である。
の発光駆動フォーマットの一例を示す図である。
【図１２】図１１に示される発光駆動フォーマットを適
用する場合における変換画素データＨＤと、各サブフィ
ールドとの対応関係を示す図である。
用する場合における変換画素データＨＤと、各サブフィ
ールドとの対応関係を示す図である。
【図１３】図１１に示される発光駆動フォーマットを適
用する場合における変換画素データＨＤと、各サブフィ
ールドとの対応関係を示す図である。
用する場合における変換画素データＨＤと、各サブフィ
ールドとの対応関係を示す図である。
１ Ａ／Ｄ変換器 ２ 駆動制御 ３ データ変換回路 ４ メモリ ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ（プラズマディスプレイパネル）
Claims (4)
- 【請求項１】 １フィールドの表示期間を複数のサブフ
ィールドに分割し、画素データの各ビットに応じて前記
サブフィールド各々での発光状態を設定することにより
中間調表示を為すプラズマディスプレイパネルの駆動方
法であって、 前記サブフィールド各々の内の比較的発光期間の短いサ
ブフィールドでの発光状態を設定する前記画素データの
ビットに応じて、比較的発光期間の長いサブフィールド
での発光状態をも設定することを特徴とするプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項２】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動を行うプラズマディスプ
レイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し、前記サブフィールド各々の内の比較的発光期間の長
いサブフィールドを連続して配列したサブフィールド群
内において、 全放電セルを一斉にリセット放電せしめて壁電荷を形成
させる一斉リセット行程と、前記サブフィールド各々に
対応した画素データビットに応じて前記放電セル内に形
成されている前記壁電荷を選択的に消去せしめる消去放
電により前記画素データの書込を為す画素データ書込行
程とを実行し、 前記画素データ書込行程では、前記サブフィールド各々
の内の比較的発光期間の短いサブフィールドに対応した
画素データビットに応じて、比較的発光期間の長いサブ
フィールドでの書込をも実施することを特徴とする請求
項１記載のプラズマディスプレイパネルの駆動方法。 - 【請求項３】 前記サブフィールド群内において、前記
一斉リセット行程及び前記消去放電を夫々１回だけ実施
することを特徴とする請求項２記載のプラズマディスプ
レイパネルの駆動方法。 - 【請求項４】 前記比較的発光期間の長いサブフィール
ドは、前記サブフィールド群内の後尾に配置されること
を特徴とする請求項２記載のプラズマディスプレイパネ
ルの駆動方法。
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|---|---|---|---|
| JP11224598A JP3585369B2 (ja) | 1998-04-22 | 1998-04-22 | プラズマディスプレイパネルの駆動方法 |
| US09/294,032 US6448960B1 (en) | 1998-04-22 | 1999-04-20 | Driving method of plasma display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11224598A JP3585369B2 (ja) | 1998-04-22 | 1998-04-22 | プラズマディスプレイパネルの駆動方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11305726A true JPH11305726A (ja) | 1999-11-05 |
| JP3585369B2 JP3585369B2 (ja) | 2004-11-04 |
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ID=14581884
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| JP11224598A Expired - Fee Related JP3585369B2 (ja) | 1998-04-22 | 1998-04-22 | プラズマディスプレイパネルの駆動方法 |
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| US7623091B2 (en) | 2005-05-02 | 2009-11-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device, and driving method and electronic apparatus of the display device |
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| US7755651B2 (en) | 2006-01-20 | 2010-07-13 | Semiconductor Energy Laboratory Co., Ltd. | Driving method of display device |
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| US8633919B2 (en) | 2005-04-14 | 2014-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device, driving method of the display device, and electronic device |
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| JP3741417B2 (ja) * | 2000-04-18 | 2006-02-01 | パイオニア株式会社 | ディスプレイパネルの駆動方法 |
| JP3767791B2 (ja) * | 2000-04-18 | 2006-04-19 | パイオニア株式会社 | ディスプレイパネルの駆動方法 |
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1998
- 1998-04-22 JP JP11224598A patent/JP3585369B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-20 US US09/294,032 patent/US6448960B1/en not_active Expired - Fee Related
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