JP4689314B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

Description

本発明は、プラズマディスプレイパネルの駆動方法に関する。

図１は、プラズマディスプレイパネルと、その駆動装置とからなるプラズマディスプレイ装置の概略構成を示す図である。

図１において、プラズマディスプレイパネル（ＰＤＰ）１０は、データ電極としてのｍ個の列電極Ｄ₁〜Ｄ_mと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nを備えている。尚、行電極は、Ｘ及びＹの一対にてＰＤＰにおける１行分に対応した行電極を形成している。これら列電極Ｄと、行電極Ｘ及びＹは、放電空間を挟んで互いに対向して配置された２つのガラス基板各々に形成されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。

この際、各放電セルは、放電現象を利用して発光を行うものである為、「点灯」及び「消灯」の２つの状態しかもたない。つまり、最低輝度(消灯状態)と、最高輝度(点灯状態)の２階調分の輝度しか表現出来ないのである。

そこで、駆動装置１１は、このようなＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。

サブフィールド法では、入力された映像信号を各画素毎に対応した例えば４ビットの画素データに変換し、この４ビットのビット桁各々に対応させて１フィールドを図２に示されるが如く４個のサブフィールドＳＦ１〜ＳＦ４に分割する。

図３は、１サブフィールド内において、駆動装置１１が上記ＰＤＰ１０の行電極対及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。

図３に示されるように、先ず、駆動装置１１は、正極性のリセットパルスＲＰ_Xを行電極Ｘ₁〜Ｘ_n、負極性のリセットパルスＲＰ_Yを行電極Ｙ₁〜Ｙ_nに印加する。これらリセットパルスＲＰ_x及びＲＰ_Yの印加に応じて、ＰＤＰ１０の全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。その直後に、駆動装置１１は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ₁〜Ｘ_nに一斉に印加する。これにより、全ての放電セルには消去放電が生起され、上記壁電荷が消滅する(一斉リセット行程Ｒｃ)。すなわち、かかる一斉リセット行程Ｒｃによれば、ＰＤＰ１０における全ての放電セルは、「消灯セル」の状態に初期化されるのである。

次に、駆動装置１１は、入力された映像信号に対応した１行分毎の画素データパルス群ＤＰ₁〜ＤＰ_nを順次、列電極Ｄ₁〜Ｄ_mに印加して行くと共に、各画素データパルス群ＤＰの印加タイミングにて走査パルスＳＰを発生し、これを行電極Ｙ₁〜Ｙ_nへと順次印加して行く(画素データ書込行程Ｗc)。この際、走査パルスＳＰが印加された行と、高電圧の画素データパルスが印加された列との交差部の放電セルにのみ放電（選択書込放電）が生じて壁電荷が形成される。これにより、上記一斉リセット行程Ｒｃにおいて「消灯セル」の状態に初期化された放電セルは、「点灯セル」に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された行及び列に交叉して形成されている放電セルには上記選択書込放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり「消灯セル」の状態が保持される。

次に、駆動装置１１は、図３に示されるように、維持パルスＩＰ_Xを繰り返し行電極Ｘ₁〜Ｘ_nに印加すると共に、かかる維持パルスＩＰ_Xとはそのタイミングをずらして維持パルスＩＰ_Yを繰り返し行電極Ｙ₁〜Ｙ_nに印加する(発光維持行程Ｉｃ)。尚、１サブフィールド内において維持パルスＩＰ_X及びＩＰ_Yが印加される回数は、図２に示されるが如く、各サブフィールドの重み付けに応じて設定されている。ここで、壁電荷が存在している放電セル、すなわち「点灯セル」のみが、これら維持パルスＩＰ_X及びＩＰ_Yが印加される度に維持放電する。つまり、上記画素データ書込行程Ｗｃにおいて「点灯セル」状態に設定された放電セルのみが、図２に示されているが如き、サブフィールドの重み付けに対応した回数分だけ維持放電に伴う発光を繰り返し、その点灯状態を維持するのである。

駆動装置１１は、以上の如き動作を各サブフィールド毎に実施する。この際、各サブフィールドで生起された上記維持放電の回数の合計(１フィールドでの)により、映像信号に対応した中間調の輝度が表現されるのである。

ＰＤＰを長時間連続して駆動すると、行電極と列電極との間の放電開始電圧が低下する。そのため、アドレス期間において走査ライン以外のラインにも画素データパルスが印加されることにより行電極（走査電極）と列電極との間に微小な干渉放電が生じやすくなり、走査する順番が遅い表示ラインにおける放電セルほど壁電荷量の減少が増大し、選択放電を開始するために高い電圧が必要となる。また、パネルの温度が高くなるほど、選択放電を開始するために高い電圧が必要となる。よって、選択放電が適切に生じないことが起こり、ディスプレイパネルの表示性能が低下するという欠点があった。

本発明が解決しようとする課題には、上記の欠点が一例として挙げられ、アドレス期間の選択電圧の上昇を抑制し、表示性能を安定化させることができるプラズマディスプレイパネルの駆動方法を提供することが本発明の目的である。

請求項１に係る発明のプラズマディスプレイパネルの駆動方法は、表示ライン各々に対応した複数の行電極対と前記行電極対に交差して配列され前記行電極対との交差部にて１画素に対応する放電セルを形成する複数の列電極とを備えたプラズマディスプレイパネルに対し、入力映像信号の１フィールドの表示期間を、入力映像信号に基づく画素データに応じて各放電セルを点灯セル状態又は消灯セル状態のいずれか一方に設定するアドレス行程と点灯セル状態に設定された放電セルを重み付けに対応した回数だけ発光させるサスティン行程とからなる複数のサブフィールドで構成して階調表示を行うプラズマディスプレイパネルの駆動方法であって、１のサブフィールドにおける前記アドレス行程終了後の前記サスティン行程には第１サスティン行程と第２サスティン行程が含まれ、前記第１サスティン行程と前記第２サスティン行程との間に全ての前記行電極対に対して駆動パルスが印加されない所定の休止期間を常に設けたことを特徴としている。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

図４は、本発明によるプラズマディスプレイパネルの駆動方法を適用したプラズマディスプレイ装置の構成を示すブロック図である。

図４に示すプラズマディスプレイ装置は、ＰＤＰ１００、駆動制御回路１０１、Ｘ行電極駆動回路１０２、Ｙ行電極駆動回路１０３、上側列電極駆動回路１０４及び下側列電極駆動回路１０５から構成されている。

ＰＤＰ１００はアドレス電極としての列電極Ｄu₁〜Ｄu_m及び列電極Ｄd₁〜Ｄd_mと、これら列電極と直交して配列されている行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nを備えている。ＰＤＰ１００のこれらＸ行電極及びＹ行電極の一対にて１行分に対応した行電極が形成されている。列電極Ｄu₁〜Ｄu_mはパネル上側列電極であり、行電極Ｘ₁〜Ｘ_n/2及び行電極Ｙ₁〜Ｙ_n/2と交差している。列電極Ｄd₁〜Ｄd_mはパネル下側列電極であり、行電極Ｘ_n/2+1〜Ｘ_n及び行電極Ｙ_n/2+1〜Ｙ_nと交差している。行電極対（Ｙ₁，Ｘ₁）、（Ｙ₂，Ｘ₂）、（Ｙ₃，Ｘ₃）、……、（Ｙ_n，Ｘ_n）が各々、ＰＤＰ１００における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄu₁〜Ｄu_m及び列電極Ｄd₁〜Ｄd_m各々との各交叉部には、画素を担う放電セルＣＳが形成されている。

駆動制御回路１０１は入力映像信号に応じてＸ行電極駆動回路１０２、Ｙ行電極駆動回路１０３、上側列電極駆動回路１０４及び下側列電極駆動回路１０５各々に対してサブフィールド法に従った制御信号を発生する。

図５は図４の装置におけるサブフィールド法による発光駆動シーケンスを示している。この発光駆動シーケンスでは、入力映像信号における各フィールド（フレーム）の表示期間内、つまり１画面分の画像を表示するために費やされる単位表示期間内において、各々がアドレス期間Ｗ、サスティン期間Ｉ及び休止期間Ｐを含むＮ個のサブフィールドＳＦ１〜ＳＦＮを実行する。先頭のサブフィールドＳＦ１に限り、リセット期間Ｒを含んでいる。これらサブフィールドＳＦ１〜ＳＦＮ各々は、各フィールド内において輝度重み付けが小なる順に配列されている。すなわち、先頭のサブフィールドＳＦ１が最も輝度重み付けが小であり、最後尾のサブフィールドＳＦＮが最も輝度重み付けが大である。また、アドレス期間Ｗの走査パルスの印加はパネル上側では行電極Ｙ_n/2から開始され、Ｙ_n/2-1，Ｙ_n/2-2,……，Ｙ₂，Ｙ₁の順に、それと同時にパネル下側では行電極Ｙ_n/2+1から開始され、Ｙ_n/2+2，Ｙ_n/2+3,……，Ｙ_n-1，Ｙ_nの順に行われる。休止期間Ｐはサスティン期間Ｉの終了から次のサブフィールドのアドレス期間Ｗの開始までの期間である。サスティン期間Ｉと休止期間Ｐとがサスティン行程に含まれる。

各放電セルが「点灯セル」と「消灯セル」のいずれに設定されるのかは、入力映像信号が示す画素毎の輝度階調に応じて決まる。図６に示すように、階調が「１」の場合にはサブフィールドＳＦ１のアドレス期間Ｗにおいて選択消去放電が生起され、放電セルは「消灯セル」に設定される（黒丸）。階調が「２」の場合にはサブフィールドＳＦ１のアドレス期間Ｗにおいては選択消去放電が生起されず、放電セルは「点灯セル」に設定され（白丸）、サブフィールドＳＦ２のアドレス期間Ｗにおいては選択消去放電が生起され、放電セルは「消灯セル」に設定される（黒丸）。階調「３」〜「Ｎ＋１」の場合においても同様に、選択消去放電が生起されるサブフィールドで「消灯セル」に設定され、選択消去放電が生起されるまでの各サブフィールドでは「点灯セル」に設定される。階調の増加に従って「点灯セル」に設定されるサブフィールドの数が１ずつ増加する。

Ｘ行電極駆動回路１０２は、駆動制御回路１０１から供給された制御信号に応じて、ＰＤＰ１００の行電極Ｘ₁〜Ｘ_n各々に各種駆動パルスを印加する。Ｙ行電極駆動回路１０３は、駆動制御回路１０１から供給された制御信号に応じて、ＰＤＰ１００の行電極Ｙ₁〜Ｙ_n各々に各種駆動パルスを印加する。上側列電極駆動回路１０４は、駆動制御回路１０１から供給された制御信号に応じて、ＰＤＰ１００の列電極Ｄu₁〜Ｄu_mに画素データパルスを印加する。下側列電極駆動回路１０５は、駆動制御回路１０１から供給された制御信号に応じて、ＰＤＰ１００の列電極Ｄd₁〜Ｄd_mに画素データパルスを印加する。

図７は、サブフィールドＳＦ２〜ＳＦＮの内から１つのサブフィールドを抜粋して、ＰＤＰ１００の列電極Ｄ、行電極Ｘ₁〜Ｘ_n及びＹに印加される各種駆動パルスの印加タイミングを示す図である。

図７には示していないが、先頭のサブフィールドＳＦ１のみで実施されるリセット期間Ｒでは、Ｘ行電極駆動回路１０２が方形状の負極性のリセットパルスＲＰ_Xを行電極Ｘ₁〜Ｘ_nに一斉に印加する。更に、かかるリセットパルスＲＰ_Xの印加と同時に、Ｙ行電極駆動回路１０３は、時間経過に伴い緩やかに電圧値が上昇してピーク電圧値に到るパルス波形を有する正極性のリセットパルスＲＰ_Y1を行電極Ｙ₁〜Ｙ_nに一斉に印加する。リセットパルスＲＰ_Y1及び負極性のリセットパルスＲＰxの同時印加により、全ての放電セル各々内のＸ行電極及びＹ行電極間においてリセット放電が生起される。かかるリセット放電の終息後、各放電セルの放電空間内に所定量の壁電荷が形成される。

次に、各サブフィールドのアドレス期間Ｗでは、上側列電極駆動回路１０４及び下側列電極駆動回路１０５各々が、入力映像信号に基づきそのサブフィールドで各放電セルを発光させるか否かを設定する為の画素データパルスを生成する。上側列電極駆動回路１０４は、かかる画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ_n/2，ＤＰ_n/2-1，……，ＤＰ₁として順次、列電極Ｄu₁〜Ｄu_mに印加して行く。下側列電極駆動回路１０５はかかる画素データパルスを１表示ライン分ずつ、画素データパルス群ＤＰ_n/2+1，ＤＰ_n/2+2,……，ＤＰ_nとして順次、列電極Ｄd₁〜Ｄd_mに印加して行く。この間、Ｙ行電極駆動回路１０３は、上記画素データパルス群ＤＰ_n/2〜ＤＰ₁各々のタイミングに同期させて負極性の走査パルスＳＰを行電極Ｙ_n/2〜Ｙ₁に順次印加して行き、上記画素データパルス群ＤＰ_n/2+1〜ＤＰ_n各々のタイミングに同期させて負極性の走査パルスＳＰを行電極Ｙ_n/2+1〜Ｙ_nに順次印加して行く。この際、走査パルスＳＰが印加され且つ高電圧の画素データパルスが印加された放電セルのみに放電（選択消去放電）が生起され、その放電セルの放電空間内の壁電荷が消滅する。アドレス期間Ｗの実行により、各放電セルは、入力映像信号に基づき、所定量の壁電荷が維持される点灯セル状態、又は壁電荷が存在しない消灯セル状態のいずれか一方に設定されるのである。

次に、各サブフィールドのサスティン期間Ｉでは、Ｘ行電極駆動回路１０２及びＹ行電極駆動回路１０３の各々が、そのサブフィールドの輝度重み付けに対応した回数（期間）分だけ正極性のサスティンパルスＩＰ_X及びＩＰ_Yを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する。サブフィールドＳＦ１〜ＳＦ（Ｎ）各々のサスティン期間Ｉでは、上記サスティンパルスＩＰ_X又はＩＰ_Yが印加される度に上述した如き点灯セル状態にある放電セルのみがサスティン放電する。

そして、各サブフィールドの休止期間Ｐでは、Ｘ行電極駆動回路１０２、Ｙ行電極駆動回路１０３、上側列電極駆動回路１０４及び下側列電極駆動回路１０５各々によるパルス印加はない。

このように、サステイン期間Ｉ後に休止時間Ｐを設けることにより空間電荷の減少が起こるので、サステイン放電直後の自己プライミング粒子の過飽和状態が、緩和されてその後ろに続くサブフィールドのアドレス期間Ｗにおける列電極とＹ行電極との間の微弱放電干渉によるセル内の壁電荷減少を小さくさせることができる。よって、長時間駆動されたＰＤＰにおいて、列電極と行電極との間で選択放電させるための選択電圧の上昇を抑制し、かつ駆動によるパネル温度上昇による選択電圧の上昇を抑制することが可能である。また、ＰＤＰのセルを選択できなくなることによって常時点灯セルが生じることが抑えられ、選択電圧マージン寿命を延ばすことができる。

図８は本発明の他の実施例として図４の装置における発光駆動シーケンスの他の例を示している。図８の発光駆動シーケンスにおいては、各サブフィールドのアドレス期間Ｗ後のサスティン期間がＩａとＩｂとに分割され、サスティン期間Ｉａとサスティン期間Ｉｂとの間に休止期間が配置されている。すなわち、各サブフィールドにおいてアドレス期間Ｗ、サスティン期間Ｉａ、休止期間、サスティン期間Ｉｂの順にそれらの期間は配置されている。ただし、サブフィールドＳＦ１ではリセット期間Ｒが先頭に配置されている。サスティン期間ＩａではサスティンパルスＩＰ_X及びＩＰ_Y各々の印加数が多く、サスティン期間ＩｂではサスティンパルスＩＰ_X及びＩＰ_Y各々の印加数が例えば、２のように少なくされている。休止時間後のサスティン期間Ｉｂにおける少数サステインパルスは、前のサブフィールドのサステインパルスが少ない場合に、休止期間の存在で逆に空間電荷が不足して選択放電が不安定になってしまうことに対する壁電荷の調整に用いることができる。

休止期間は図８においては、サブフィールドＳＦ１，ＳＦ２，……，ＳＦＮの順にＰ１，Ｐ２，……，ＰＮとして示されている。その休止期間はサブフィールド各々のサスティン期間の重み付け（割り当てられるサスティンパルス数）が多いものほど、長くするようにしても良い。すなわち、Ｐ１＜Ｐ２＜Ｐ３＜……＜ＰＮである。

図９は本発明の他の実施例として図４の装置における発光駆動シーケンスの他の例を示している。図９の発光駆動シーケンスは、アドレス期間及びサスティン期間各々を２分割して行う時分割走査シーケンスを示し、各サブフィールドにおいて第１アドレス期間Ｗ１、第１サスティン期間Ｉ１、第２アドレス期間Ｗ２、第２サスティン期間Ｉ２、休止期間Ｐの順にそれらの期間は配置されている。ただし、サブフィールドＳＦ１ではリセット期間Ｒが先頭に配置され、サブフィールドＳＦＮには休止期間Ｐは配置されていない。第１アドレス期間Ｗ１では、走査パルスの印加はパネル上側では行電極Ｙ_n/2から開始され、Ｙ_n/2-1，……，Ｙ_iの順に、それと同時にパネル下側では行電極Ｙ_n/2+1から開始され、Ｙ_n/2+2,……，Ｙ_n+1-iの順に行われる。ｉは１＜ｉ＜ｎ／２である。

上側列電極駆動回路１０４は、画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ_n/2，ＤＰ_n/2-1，……，ＤＰ_iとして順次、列電極Ｄu₁〜Ｄu_mに印加して行く。下側列電極駆動回路１０５はかかる画素データパルスを１表示ライン分ずつ、画素データパルス群ＤＰ_n/2+1，ＤＰ_n/2+2,……，ＤＰ_n+1-iとして順次、列電極Ｄd₁〜Ｄd_mに印加して行く。第１サスティン期間Ｉ１では、Ｘ行電極駆動回路１０２及びＹ行電極駆動回路１０３の各々が、そのサブフィールドの輝度重み付けに対応した回数分のうちの所定回数だけ正極性のサスティンパルスＩＰ_X及びＩＰ_Yを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する。ただし、サブフィールドＳＦ１の第１サスティン期間I１においては、例えば、行電極Ｘに最初に印加されるサスティンパルスと同時に行電極Ｙ₁〜Ｙ_n/4、Ｙ_3/4n〜Ｙ_nにのみ同極性のキャンセルパルスを印加して行電極Ｙ₁〜Ｙ_n/4、Ｙ_3/4n〜Ｙ_nのラインのセルにサスティン放電をさせないようにする。第２アドレス期間Ｗ２では、走査パルスの印加はパネル上側では行電極Ｙ_i-1から開始され、Ｙ_i-2，……，Ｙ₁の順に、それと同時にパネル下側では行電極Ｙ_n+2-iから開始され、Ｙ_n+3-i,……，Ｙ_nの順に行われる。上側列電極駆動回路１０４は、画素データパルスを１表示ライン分（ｍ個）ずつ、画素データパルス群ＤＰ_i-1，ＤＰ_i-2，……，ＤＰ₁として順次、列電極Ｄu₁〜Ｄu_mに印加して行く。下側列電極駆動回路１０５はかかる画素データパルスを１表示ライン分ずつ、画素データパルス群ＤＰ_n+2-i，ＤＰ_n+3-i,……，ＤＰ_nとして順次、列電極Ｄd₁〜Ｄd_mに印加して行く。第２サスティン期間Ｉ２では、Ｘ行電極駆動回路１０２及びＹ行電極駆動回路１０３の各々が、そのサブフィールドの輝度重み付けに対応した残りの回数分だけ正極性のサスティンパルスＩＰ_X及びＩＰ_Yを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する。ただし、サブフィールドＳＦＮではサスティンパルスＩＰ_X及びＩＰ_Yを行電極Ｘ_n+2-i〜Ｘ_n及びＹ_n+2-i〜Ｙ_nにだけ印加する。休止期間Ｐは第２サスティン期間Ｉ２の終了から次のサブフィールドの第１アドレス期間Ｗ１の開始までの期間である。

なお、行電極Ｙ₁〜Ｙ_i-1が第１上側表示ライン群の部分であり、Ｙ_i〜Ｙ_n/2が第２上側表示ライン群の部分であり、Ｙ_n/2+1〜Ｙ_n+1-iが第１下側表示ライン群の部分であり、Ｙ_n+2-i〜Ｙ_nが第２下側表示ライン群である。

図１０は図９と同様に、アドレス期間及びサスティン期間各々を２分割して行う時分割走査シーケンスを示している。図１０のシーケンスでは、各サブフィールドにおいて第１アドレス期間Ｗ１、第１サスティン期間Ｉ１、第２アドレス期間Ｗ２、第２サスティン期間Ｉ２ａ、休止期間Ｐ、第２サスティン期間Ｉ２ｂの順にそれらの期間は配置されている。すなわち、各サブフィールドの第２アドレス期間Ｗ２後の第２サスティン期間がＩ２ａとＩ２ｂとに分割され、サスティン期間Ｉ２ａとサスティン期間Ｉ２ｂとの間に休止期間が配置されている。ただし、サブフィールドＳＦ１ではリセット期間Ｒが先頭に配置されている。サスティン期間Ｉ２ａではサスティンパルスＩＰ_X及びＩＰ_Y各々の印加数が多く、サスティン期間Ｉ２ｂではサスティンパルスＩＰ_X及びＩＰ_Y各々の印加数が例えば、２のように少なくされている。

このように、時分割走査シーケンスを用いることにより、サスティン期間後のアドレッシングに必要な休止期間を短縮化することができる。また、分割された第１ブロックのセルに対してアドレッシングを行った後に少数回数のサスティン放電を行うことで分割された残りの第２ブロックに対する適当な自己プライミング効果が得られる。これらの休止期間の短縮化及び少数回数のサスティン放電による自己プライミング効果により、走査後半におけるセルの壁電荷の減少が軽減される。

なお、上記した実施例においては、ＰＤＰ１００を階調駆動させる駆動方法として、全表示セル内に壁電荷を形成させ、すなわち、対となる行電極間の電位が所定値以上になるように壁電荷を形成させ（リセット期間Ｒ）、画素データに応じて選択的に各表示セル内に形成されている壁電荷を消去させる（アドレス期間Ｗ）、いわゆる選択消去アドレス法を用いた場合について説明した。

また、上記した実施例においては、ＰＤＰ１００が上側と下側とで２分割されて上側表示ライン群と下側表示ライン群とで構成され、各々が個別の駆動回路１０４，１０５によって駆動されるが、ＰＤＰを上下に分割することは本発明において必須ではない。

更に、上記した実施例においては、パネルの中央のラインから上下端のラインに向かって走査する例を示したが、これに限らず、パネルの上下端のラインから中央のラインに向かって走査しても良く、また、ＰＤＰを上下２分割しない場合には上側のライン、下側のラインを交互に走査して結果としてパネルの中央のラインから上下端のラインに向かって走査、又は、上下端のラインから中央のラインに向かって走査するようにしても良い。

以上の如く、本発明によれば、サブフィールドにおけるアドレス期間終了後のサスティン行程において、駆動パルスが印加されない所定の休止期間を設けたので、アドレス期間における選択電圧の上昇が抑制され、適切な選択放電が生じる。よって、表示性能を安定化させることができる。

従来のプラズマディスプレイ装置の概略構成を示す図である。 サブフィールド法によって１フィールドを４サブフィールドに分割した場合を示す図である。 図１の装置においてＰＤＰの行電極対及び列電極に印加される各種駆動パルスの印加タイミングを示す図である。 本発明を適用したによるプラズマディスプレイ装置の概略構成を示す図である。 図４に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。 階調各々の選択消去放電を行うサブフィールドを示す図である。 図４に示す発光駆動シーケンスに従ってＰＤＰに１サブフィールド内に印加される各種駆動パルスとその印加タイミングを示す図である。 図４に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の例を示す図である。 図４に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の例を示す図である。 図４に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の例を示す図である。

符号の説明

１０，１００ ＰＤＰ
１０１ 駆動制御回路
１０２ Ｘ行電極駆動回路
１０３ Ｙ行電極駆動回路
１０４，１０５ 列電極駆動回路

Claims (7)

1. 表示ライン各々に対応した複数の行電極対と前記行電極対に交差して配列され前記行電極対との交差部にて１画素に対応する放電セルを形成する複数の列電極とを備えたプラズマディスプレイパネルに対し、入力映像信号の１フィールドの表示期間を、入力映像信号に基づく画素データに応じて各放電セルを点灯セル状態又は消灯セル状態のいずれか一方に設定するアドレス行程と点灯セル状態に設定された放電セルを重み付けに対応した回数だけ発光させるサスティン行程とからなる複数のサブフィールドで構成して階調表示を行うプラズマディスプレイパネルの駆動方法であって、
   １のサブフィールドにおける前記アドレス行程終了後の前記サスティン行程には第１サスティン行程と第２サスティン行程が含まれ、前記第１サスティン行程と前記第２サスティン行程との間に全ての前記行電極対に対して駆動パルスが印加されない所定の休止期間を常に設けたことを特徴とするプラズマディスプレイパネルの駆動方法。
2. 前記所定の休止期間は、前記サスティン行程に印加されるサスティンパルスを所定数個印加する時間に相当することを特徴とすることを特徴とする請求項１記載のプラズマディスプレイパネル
3. 前記サスティン行程の重み付けが大きいサブフィールドにおける前記休止期間を前記サスティン行程の重み付けが小さいサブフィールドにおける前記休止期間に比して長くすることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
4. 前記１フィールドの表示期間内の最初のサブフィールドのアドレス行程に先立って、前記放電セルを点灯セル状態に初期設定するリセット行程を設け、後続するいずれか１のサブフィールドにおけるアドレス行程において、前記放電セル各々を前記入力映像信号に基づく画素データに応じて消灯セル状態に推移させることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
5. 前記表示ラインを複数の表示ライン群に分け、少なくとも１のサブフィールドにおける前記アドレス行程を前記表示ライン群毎の分割アドレス行程とし、前記分割アドレス行程間に前記サスティン行程の一部を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
6. 前記列電極は上下に２分割されると共に前記表示ラインは上側表示ライン群と下側表示ライン群とで構成され、前記アドレス行程において前記上側表示ライン群内の１の表示ラインと前記下側表示ライン群内の１の表示ラインとが同時に画素データ書込走査されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
7. 前記上側表示ライン群は第１上側表示ライン群と第２上側表示ライン群とで構成され、前記下側表示ライン群は第１下側表示ライン群と第２下側表示ライン群とで構成され、
   前記アドレス行程において前記第１上側表示ライン群内の１の表示ラインと前記第１下側表示ライン群内の１の表示ラインとを同時に走査する第１アドレス行程と、第１アドレス行程終了後前記第２上側表示ライン群内の１の表示ラインと前記第２下側表示ライン群内の１の表示ラインとを同時に走査する第２アドレス行程とが実行され、
   前記第１アドレス行程と第２アドレス行程の間に前記サスティン行程の一部が実行されることを特徴とする請求項６記載のプラズマディスプレイパネルの駆動方法。

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