JP5120908B2 - 表示パネル駆動装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、表示パネル駆動装置に関し、特に交流駆動型プラズマディスプレイパネル（以下ＰＤＰと記す）やエレクトロルミネセンス（ＥＬ）などの容量性負荷をパルス駆動するデータ電極駆動装置に関する。
【０００２】
【従来の技術】
駆動装置を含む一般的な交流駆動型のＰＤＰについて、図４を参照して説明する。図に示すように、ＰＤＰ１０は、一方の面にｎ本のデータ電極Ｘ１〜Ｘｉ〜Ｘｎを垂直方向に延在し水平方向に並設し、所定の間隔をもって配置される対向面にｍ本の走査電極Ｙ１〜Ｙｊ〜Ｙｍおよび共通電極Ｚを水平方向に延在し垂直方向に交互に並設している。共通電極Ｚは、各走査電極Ｙ１〜Ｙｍと近接して配置し対を成していて、その一端を共通に接続している。これらの近接したＸ，Ｙ，Ｚの３種類の電極は電気的に絶縁されており、相互間の容量による結合関係にある。各データ電極Ｘｉと各走査電極Ｙｊ及び共通電極Ｚとの交点を含んで表示セルＣ（ｉ，ｊ）を構成する。表示セルは、水平方向の３つずつをＲ（赤）、Ｇ（緑）、Ｂ（青）のサブ画素とし、このサブ画素３つで１つの画素をなす。そして、ＰＤＰ１０を駆動するために、各データ電極Ｘ１〜Ｘｎには、それぞれに対応する出力端子を備えるデータ電極駆動ＩＣ２０が接続され、各走査電極Ｙ１〜Ｙｍには、それぞれに対応する出力端子を備える走査電極駆動ＩＣ３０が接続され、共通電極Ｚには、共通電極駆動回路４０が接続されている。尚、図では、データ電極駆動ＩＣ２０および走査電極駆動ＩＣ３０をそれぞれ１個のＩＣで示しているが、ＰＤＰ１０のデータ電極Ｘおよび走査電極Ｙの本数が多い場合は、複数のデータ電極駆動ＩＣ２０および走査電極駆動ＩＣ３０を並置することが多い。
【０００３】
このＰＤＰ１０の動作原理を説明する。点灯される表示セルＣ（ｉ１，ｊ１）に対応するデータ電極Ｘｉ１と走査電極Ｙｊ１との間には放電が生じる高い電圧のパルス信号を供給し、非点灯の表示セルＣ（ｉ２，ｊ２）に対応するデータ電極Ｘｉ２と走査電極Ｙｊ２との間には放電が生じない低い電圧を供給して書込みが行われる。このデータの書込みは１つの走査電極Ｙｊに対応する表示セルＣ（１，ｊ）〜Ｃ（ｎ，ｊ）で同時に行われる。そして、各走査電極Ｙ１〜Ｙｍについて順次に書込みが行われると、各走査電極Ｙ１〜Ｙｍと共通電極Ｚとの間に、点灯セルでは放電を維持するが、非点灯セルで新たな放電が生じることのない電圧の交流電圧が所定の維持時間供給されて放電を維持する。このように点灯と非点灯の２値表示で所定の維持時間の表示を行うサブフィールドがそれぞれ維持時間を異ならせて複数設定され、それを重ねて１フィールドの諧調表示が行われる。すなわち、最も明るく表示される表示セルではすべてのサブフィールドで点灯となる書込みが行われ、比較的明るく表示される表示セルでは合計の維持時間が長くなるように選ばれたサブフィールドで点灯となる書込みが行われ、比較的暗く表示される表示セルでは合計の維持時間が短くなるように選ばれたサブフィールドで点灯となる書込みが行われ、最も暗く表示される表示セルではすべてのサブフィールドで非点灯となる書込みが行われる。
【０００４】
上記の動作原理に基づくＰＤＰ１０の駆動方法について、１サブフィールド分を図５を参照して説明する。この１サブフィールドの期間は、予備放電期間と、データ書込み期間と、維持放電期間とに区分される。最初の予備放電期間では、負の消去パルスＶａｐを走査電極Ｙ１〜Ｙｍに、負の予備放電パルスＶｐを共通電極Ｚにそれぞれ供給して前のフレームの表示内容を消去すると共に新たなデータの書込みのための壁電荷の準備を行う。次のデータ書込み期間では、表示データに基づき書込みを線順次に行う。データ電極Ｘｉ（ｉ＝１〜ｎ）には、点灯セルに対して正のデータパルス電圧Ｖｄを、非点灯セルには０ｖを出力する。先ず走査電極Ｙ１を負の走査パルスＶｗに選択すると、点灯セルのデータ，走査両電極間で書込み放電が行われて壁電荷を形成する。以下、Ｙ２〜Ｙｍの走査電極についてもこの順に、同様の動作を行う。次の維持放電期間では、共通電極Ｚと走査電極Ｙ１〜Ｙｍの全てに負の維持パルス電圧Ｖｓを交互に繰り返して出力して、上記書込み動作で壁電荷が形成されたセルで所定の維持期間放電を維持する。
【０００５】
次にデータ電極駆動ＩＣ２０の従来例について図６を参照して説明する。尚、説明を簡明にするためにデータ電極を３個（Ｘ１，Ｘ２，Ｘ３）として説明する。データ電極駆動ＩＣ２０としての従来例のデータ電極駆動ＩＣ１２０は、クロックＣＬＫに同期してシリアルに入力されるデータＤＡをパラレルにして出力Ｓ１〜Ｓ３として順次出力するシフトレジスタ１２１と、出力Ｓ１〜Ｓ３を順次取込み保持しラッチイネーブル信号ＬＥに同期して同時に出力Ｌ１〜Ｌ３として出力するラッチ１２２と、ラッチ１２２からの出力Ｌ１〜Ｌ３をデータ電極Ｘ１，Ｘ２，Ｘ３を駆動可能な能力に高めて出力端子Ｏ１，Ｏ２，Ｏ３へ出力する電極単位ドライバ１２３とを有している。
【０００６】
次に、このデータ電極駆動ＩＣ１２０の動作について図７を併用して説明する。尚、データ電極Ｘ２と隣接するデータ電極Ｘ１，Ｘ３とで出力が逆相となる場合について説明する。クロックＣＬＫに同期してデータＤＡがシフトレジスタ１２１に供給され、シフトレジスタ１２１の各ビットからの出力Ｓ１、Ｓ２、Ｓ３として、例えば、出力Ｓ２が走査電極Yjに対応してハイレベル、走査電極Yj+1に対応してロウレベル、出力Ｓ１，Ｓ３が走査電極Yjに対応してロウレベル、走査電極Yj+1に対応してハイレベルで出力されている。ラッチイネーブル信号ＬＥのパルスの立ち上がりが時刻Ｔ１ｊ、Ｔ１（ｊ＋１）のタイミングでラッチ１２２へ供給されている。
【０００７】
ラッチ１２２からの出力Ｌ２は走査電極Yjに対応して時刻Ｔ１ｊにハイレベル、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）にロウレベル、出力Ｌ１，Ｌ３は走査電極Yjに対応して時刻Ｔ１ｊにロウレベル、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）にハイレベルとなる。この出力Ｌ１，Ｌ２，Ｌ３が各電極単位ドライバ１２３に入力されると、走査電極Yjに対応して時刻Ｔ１ｊに、出力端子Ｏ２において０ｖからデータパルス電圧Ｖｄへの立ち上がり出力の変化を始めると同時に、出力端子Ｏ１，Ｏ３においてデータパルス電圧Ｖｄから０ｖへの立ち下がり出力の変化を始め、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）に、出力端子Ｏ２においてデータパルス電圧Ｖｄから０ｖへの立ち下がり出力の変化を始めると同時に、出力端子Ｏ１，Ｏ３において０ｖからデータパルス電圧Ｖｄへの立ち上がり出力の変化を始める。
【０００８】
【発明が解決しようとする課題】
ところで、ＰＤＰ１０の等価容量は、図８に示すように、データ電極Ｘ１，Ｘ２間およびデータ電極Ｘ２，Ｘ３間の線間容量Ｃｗと、各データ電極Ｘ１，Ｘ２，Ｘ３と走査電極Yj間のパネル容量Ｃｐとで表され、データ電極駆動ＩＣ１２０を用いて、データ電極Ｘ２と隣接する両側のデータ電極Ｘ１，Ｘ３とに互いに逆相となる出力を供給する場合、線間容量Ｃｗには、走査電極Yjに対応して、データ電極Ｘ２からの充電電流とデータ電極Ｘ１，Ｘ３への放電電流が同時に流れ、また、走査電極Yj+1に対応して、データ電極Ｘ１，Ｘ３からの充電電流とデータ電極Ｘ２への放電電流が同時に流れ、見かけの容量が２倍となり、多大なピーク電流が流れ、この電流の影響で電源の揺れが大きくなりシフトレジスタやラッチのロジック部の誤動作の原因となる虞があった。
従って、本発明は上記の問題点を解決するためになされたもので、隣接するデータ電極間で駆動装置からの出力が逆相となる場合でも線間容量Ｃｗに充放電電流が同時に流れない表示パネル駆動装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る表示パネル駆動装置は、複数本のデータ電極と走査電極とが直交配置されその交点に容量性負荷の表示セルが形成された表示パネルの各データ電極をパルス駆動して表示セルの点灯または非点灯のデータを書込む表示パネル駆動装置において、各データのうち、点灯から非点灯または非点灯から点灯のデータに変化するときのデータのみ、書込みタイミングをずらすことを特徴とする。
また、本発明に係る表示パネル駆動装置は、複数本のデータ電極と走査電極とが直交配置されその交点に容量性負荷の表示セルが形成された表示パネルの各データ電極をパルス駆動して表示セルの点灯または非点灯のデータを書込むためのデータをシリアル入力してパラレル出力するシフトレジスタと、シフトレジスタからのデータをラッチイネーブル源信号に基づきラッチするラッチと、ラッチからのデータを駆動能力を高めて出力する電極単位ドライバとを具備した表示パネル駆動装置において、ラッチが第１ラッチと第２ラッチの２段からなり、ラッチイネーブル源信号に同期して、各データ電極に対応するシフトレジスタ出力と第２ラッチ出力とを比較し、その比較結果に基づき、第１ラッチをラッチする第１ラッチイネーブル信号と第２ラッチをラッチする第２ラッチイネーブル信号とを生成するラッチイネーブル信号制御回路を有し、各データのうち、点灯から非点灯または非点灯から点灯のデータに変化するときのデータのみ、第２ラッチイネーブル信号により書込みタイミングをずらすことを特徴とする。
【００１０】
【発明の実施の形態】
以下に、本発明に基づき表示パネル駆動装置の一実施例のＰＤＰのデータ電極駆動ＩＣを図１を参照して説明する。尚、説明を簡明にするためにデータ電極を３個（Ｘ１，Ｘ２，Ｘ３）として説明する。データ電極駆動ＩＣ２０としてのデータ電極駆動ＩＣ２２０は、クロックＣＬＫに同期してシリアルに入力されるデータＤＡをパラレルにして出力Ｓ１〜Ｓ３として順次出力するシフトレジスタ２２１と、出力Ｓ１〜Ｓ３を順次取込み保持し出力ＬＡ１〜ＬＡ３として出力する第１ラッチである１段目のハーフラッチ２２２Ａおよび出力ＬＢ１〜ＬＢ３として出力する第２ラッチである２段目のハーフラッチ２２２Ｂとからなるラッチ２２２と、ラッチ２２２からの出力ＬＢ１〜ＬＢ３をデータ電極Ｘ１，Ｘ２，Ｘ３を駆動可能な能力に高めて出力端子Ｏ１，Ｏ２，Ｏ３へ出力する電極単位ドライバ２２３と、ラッチイネーブル源信号であるラッチイネーブル信号ＬＥに基づいて、ハーフラッチ２２２Ａへのラッチイネーブル信号ＬＥＡを生成するとともに、ハーフラッチ２２２Ｂからの出力ＬＢ１〜ＬＢ３とシフトレジスタ２２１からの出力Ｓ１〜Ｓ３とを比較し、出力ＬＢ１〜ＬＢ３と出力Ｓ１〜Ｓ３とがそれぞれハイレベルとロウレベルのときのみラッチタイミングをずらすハーフラッチ２２２Ｂへのラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３を生成するラッチイネーブル信号制御回路２２４とを有している。
【００１１】
ラッチイネーブル信号制御回路２２４は、例えば、図２に示すように、ハーフラッチ２２２Ｂからの出力ＬＢ１〜ＬＢ３とシフトレジスタ２２１からの出力Ｓ１〜Ｓ３とを比較する比較回路５０と、ハーフラッチ２２２Ａへのラッチイネーブル信号ＬＥＡを生成するとともに、比較回路５０からの出力に基づいて出力ＬＢ１〜ＬＢ３と出力Ｓ１〜Ｓ３とがそれぞれハイレベルとロウレベルのときのみラッチタイミングをずらすハーフラッチ２２２Ｂへのラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３を生成するラッチイネーブル信号生成回路６０とを有している。比較回路５０は、ＮＯＴ回路５１（１），５１（２），５１（３）とＮＡＮＤ回路５２（１），５２（２），５２（３）とからなり、出力Ｓ１〜Ｓ３がＮＯＴ回路５１（１），５１（２），５１（３）を介してＮＡＮＤ回路５２（１），５２（２），５２（３）の一方の入力に供給され、出力ＬＢ１〜ＬＢ３がＮＡＮＤ回路５２（１），５２（２），５２（３）の他方の入力に供給される構成となっている。ラッチイネーブル信号生成回路６０は、ＮＯＴ回路６１，６２と、ＮＯＴ回路が偶数で段接続されて構成される遅延回路６３と、ＯＲ回路６４（１），６４（２），６４（３）とからなり、ラッチイネーブル信号ＬＥがＮＯＴ回路６１，６２を介してラッチイネーブル信号ＬＥＡとして出力され、ラッチイネーブル信号ＬＥが遅延回路６３を介してＯＲ回路６４（１），６４（２），６４（３）の一方の入力に供給されるとともに、他方の入力にＮＡＮＤ回路５２（１），５２（２），５２（３）の出力が供給され、ＯＲ回路６４（１），６４（２），６４（３）からラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３が出力される構成となっている。
【００１２】
ラッチイネーブル信号制御回路２２４にラッチイネーブル信号ＬＥ、出力ＬＢ１〜ＬＢ３および出力Ｓ１〜Ｓ３が供給されると、表１に示すように、出力ＬＢがハイレベル、出力Ｓがロウレベルのときに遅延回路６３の出力がハイレベルになると、ラッチイネーブル信号ＬＥＢがハイレベルとなる。すなわち、出力ＬＢがハイレベルからロウレベルに変化するのは、ラッチイネーブル信号ＬＥ（ＬＥＡ）に対して、遅延時間ｔｄ後である。遅延時間ｔｄは、出力端子Ｏ１，Ｏ２，Ｏ３において、０ｖからデータパルス電圧Ｖｄへの立ち上がりおよびデータパルス電圧Ｖｄから０ｖへの立ち下がりに要する各時間と同程度またはそれより長く設定する。
【００１３】
【表１】

【００１４】
次に、このデータ電極駆動ＩＣ２２０の動作について図３を併用して説明する。尚、データ電極Ｘ２と隣接する両側のデータ電極Ｘ１，Ｘ３とで出力が逆相となる場合について説明する。クロックＣＬＫに同期してデータＤＡがシフトレジスタ２２１に供給され、シフトレジスタ２２１の各ビットからの出力Ｓ１〜Ｓ３として、例えば、出力Ｓ２が走査電極Yjに対応してハイレベル、走査電極Yj+1に対応してロウレベル、出力Ｓ１，Ｓ３が走査電極Yjに対応してロウレベル、走査電極Yj+1に対応してハイレベルで出力されている。ラッチイネーブル信号ＬＥのパルスの立ち上がりが時刻Ｔ１ｊ，Ｔ１（ｊ＋１）のタイミングでラッチイネーブル信号制御回路２２４へ供給されている。
【００１５】
ラッチイネーブル信号制御回路２２４からラッチイネーブル信号ＬＥＡのパルスの立ち上がりが時刻Ｔ１ｊ，Ｔ１（ｊ＋１）のタイミングで１段目のハーフラッチ２２２Ａの各ビットに供給され、ハーフラッチ２２２Ａの各ビットがこのタイミングでラッチされ、ハーフラッチ２２２Ａの各ビットから出力ＬＡ１〜ＬＡ３がハーフラッチ２２２Ｂに供給される。ハーフラッチ２２２Ａからの出力ＬＡ２は走査電極Yjに対応して時刻Ｔ１ｊにハイレベル、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）にロウレベル、出力ＬＡ１，ＬＡ３は走査電極Yjに対応して時刻Ｔ１ｊにロウレベル、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）にハイレベルとなる。
【００１６】
ラッチイネーブル信号制御回路２２４には、ハーフラッチ２２２Ｂの各ビットからの出力ＬＢ１〜ＬＢ３とシフトレジスタ２２１の各ビットからの出力Ｓ１〜Ｓ３とが供給されている。ラッチイネーブル信号制御回路２２４内の比較回路５０で出力ＬＢ１〜ＬＢ３と出力Ｓ１〜Ｓ３とがそれぞれ比較され、その比較結果がラッチイネーブル信号制御回路２２４内のラッチイネーブル信号生成回路６０に供給されている。ラッチイネーブル信号生成回路６０内では、ラッチイネーブル信号ＬＥが遅延回路６３を介して時間ｔｄの遅れでＯＲ回路６４（１）、６４（２）、６４（３）の一方の入力に供給され、他方の入力に比較回路５０の比較結果が供給されている。ＯＲ回路６４（１）、６４（２）、６４（３）の出力がラッチイネーブル信号生成回路６０からラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３として２段目のハーフラッチ２２２Ｂの各ビットに供給されている。ラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３のパルスの立ち上がりで、ハーフラッチ２２２Ｂの各ビットはラッチされ、ハーフラッチ２２２Ｂの各ビットから出力ＬＢ１〜ＬＢ３が電極単位ドライバ２２３に供給される。ラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３の時刻Ｔ１ｊの直前の状態は、ラッチイネーブル信号ＬＥＢ２はハイレベル、ラッチイネーブル信号ＬＥＢ１，ＬＥＢ３はロウレベルとなっている。
【００１７】
ラッチイネーブル信号生成回路６０からラッチイネーブル信号ＬＥＢ２は走査電極Yjに対応して時刻Ｔ１ｊ、Ｔ１ｊ＋ｔｄにハイレベルのまま、そして出力Ｓ２のハイレベルからロウレベルに同期してハイレベルからロウレベルになった後、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）＋ｔｄにロウレベルからハイレベル、出力ＬＥＢ１，ＬＥＢ３は走査電極Yjに対応して時刻Ｔ１ｊ＋ｔｄにロウレベルからハイレベル、そして走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１），Ｔ１（ｊ＋１）＋ｔｄにハイレベルのままの後、出力Ｓ１，Ｓ３のハイレベルからロウレベルに同期してハイレベルからロウレベルとなる。ラッチイネーブル信号ＬＥＢ１〜ＬＥＢ３が２段目のハーフラッチ２２２Ｂの各ビットに供給されると、出力ＬＢ２はラッチイネーブル信号ＬＥＢ２により走査電極Yjに対応して時刻Ｔ１ｊに出力ＬＡ２のロウレベルからハイレベルがスルーし、ロウレベルからハイレベル、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）＋ｔｄに出力ＬＡ２のロウレベルがラッチされハイレベルからロウレベル、出力ＬＢ１，ＬＢ３はラッチイネーブル信号ＬＥＢ１，ＬＥＢ３により走査電極Yjに対応して時刻Ｔ１ｊ＋ｔｄに出力ＬＡ１，ＬＡ３のロウレベルがラッチされハイレベルからロウレベル、走査電極Yj+1に対応して時刻Ｔ１（ｊ＋１）に出力ＬＡ１，ＬＡ３のロウレベルからハイレベルがスルーし、ロウレベルからハイレベルとなる。
【００１８】
この出力ＬＢ１〜ＬＢ３が各電極単位ドライバ２２３に供給されると、出力端子Ｏ２において、走査電極Yjに対応して出力ＬＢ２がロウレベルからハイレベルになる時刻Ｔ１ｊに０ｖからデータパルス電圧Ｖｄへの立ち上がり出力の変化を始め、走査電極Yj+1に対応して出力ＬＢ２がハイレベルからロウレベルになる時刻Ｔ１（ｊ＋１）＋ｔｄにデータパルス電圧Ｖｄから０ｖへの立ち下がり出力の変化を始め、出力端子Ｏ１，Ｏ３において、走査電極Yj+1に対応して出力ＬＢ１，ＬＢ３がハイレベルからロウレベルになる時刻Ｔ１ｊ＋ｔｄにデータパルス電圧Ｖｄから０ｖへの立ち下がり出力の変化を始め、走査電極Yj+1に対応して出力ＬＢ１，ＬＢ３がロウレベルからハイレベルになる時刻Ｔ１（ｊ＋１）に０ｖからデータパルス電圧Ｖｄへの立ち上がり出力の変化を始める。
【００１９】
以上で説明したように、走査電極Yjに対応してハイレベルからロウレベルになるラッチ２２２出力ＬＢ１，ＬＢ３と、走査電極Yj+1に対応してハイレベルからロウレベルになるラッチ２２２出力ＬＢ２とを遅延させて、データ電極Ｘ２に対応する電極単位ドライバ２２３出力の立ち上がりと立ち下がりのタイミングとデータ電極Ｘ１，Ｘ３に対応する電極単位ドライバ２２３出力の立ち下がりと立ち上がりのタイミングをずらすことにより、データ電極Ｘ２と隣接するデータ電極Ｘ１，Ｘ３とで互いに逆相となる出力を供給する場合でも、線間容量Ｃｗには、データ電極Ｘ２からの充電電流とデータ電極Ｘ１，Ｘ３への放電電流、または、データ電極Ｘ１，Ｘ３からの充電電流とデータ電極Ｘ２への放電電流が同時に流れることはなく、従来よりピーク電流を抑えることができ、データ電極駆動ＩＣ２２０の誤動作を防止できる。
尚、上記実施例では、出力ＬＢ１〜ＬＢ３と出力Ｓ１〜Ｓ３とがそれぞれハイレベルとロウレベルのときのみ、その対応するデータ電極への出力タイミングをずらすことで説明したが、出力ＬＢ１〜ＬＢ３と出力Ｓ１〜Ｓ３とが反対にそれぞれロウレベルとハイレベルのときのみ、その対応するデータ電極への出力タイミングをずらしてもよい。
【００２０】
【発明の効果】
本発明によれば、表示パネル駆動装置から表示パネルの隣接するデータ電極間で互いに逆相となる出力を供給する場合、各データのうち、点灯から非点灯または非点灯から点灯のデータに変化するときのデータのみ、書込みタイミングをずらすことにより、従来よりピーク電流を抑えることができ、表示パネル駆動装置の誤動作を防止できる。
【図面の簡単な説明】
【図１】 本発明の一実施例のデータ電極駆動ＩＣのブロック図。
【図２】 図１に示すデータ電極駆動ＩＣに使用される一例のラッチイネーブル信号制御回路の回路図。
【図３】 図１に示すデータ電極駆動ＩＣの動作を説明するためのタイムチャート。
【図４】 一般的なＰＤＰ表示パネルの概略構成を示すブロック図。
【図５】 図４のＰＤＰ表示パネルの駆動方法の一例を示すタイムチャート。
【図６】 従来のデータ電極駆動ＩＣの回路図。
【図７】 図６に示すデータ電極駆動ＩＣの動作を説明するためのタイムチャート。
【図８】 図４のＰＤＰ表示パネルの等価容量を示す図。
【符号の説明】
１０ ＰＤＰ表示パネル
２２０ データ電極駆動ＩＣ
２２１ シフトレジスタ
２２２ ラッチ
２２２Ａ １段目のハーフラッチ（第１ラッチ）
２２２Ｂ ２段目のハーフラッチ（第２ラッチ）
２２３ 電極単位ドライバ
２２４ ラッチイネーブル信号制御回路

Claims (1)

1. 表示パネルを駆動する表示パネル駆動装置であって、
   前記表示パネルは、
   それぞれ同一方向に延在し、且つ並列に並ぶｍ（≧２）本の走査電極と、
   それぞれ同一方向に延在し、且つ並列に並ぶｎ（≧２）本のデータ電極と
   を備え、
   前記ｎ本のデータ電極が前記ｍ本の走査電極に対してそれぞれ垂直に配置され、
   前記ｍ本の走査電極と前記ｎ本のデータ電極とのｍ×ｎ個の交点に容量性負荷を持つｍ×ｎ個の表示セルがそれぞれ形成された前記表示パネルであり、
   前記ｍ本の走査電極を順次走査し、前記ｍ本の走査電極のうちの走査対象である第１走査電極にパルスを供給する走査電極駆動回路と、
   前記走査電極駆動回路が前記第１走査電極に前記パルスを供給したとき、ラッチイネーブル源信号に同期して、ｎ個のデータパルスを前記ｎ本のデータ電極にそれぞれ供給するデータ電極駆動回路と
   を有し、
   前記第１走査電極と前記ｎ本のデータ電極とのｎ個の交点に位置するｎ個の表示セルは、前記ｎ個のデータパルスの各々の電圧レベルに対応して点灯または非点灯し、
   前記電圧レベルは、第１電圧レベルまたは第２電圧レベルのいずれかであり、
   前記データ電極駆動回路は、
   前記ｎ個のデータパルスの列からなるｎビットの書き込みデータをシリアルに入力し、前記書き込みデータをパラレルに出力するシフトレジスタと、
   ｎビット分のラッチで構成された第１ラッチであって、前記シフトレジスタからパラレルに出力された前記ｎ個のデータパルスを第１ラッチイネーブル信号に同期して一斉にラッチする前記第１ラッチと、
   ｎビット分のラッチで構成された第２ラッチであって、前記第１ラッチから出力された前記ｎ個のデータパルスをｎビット分の第２ラッチイネーブル信号にそれぞれ同期してラッチする前記第２ラッチと、
   前記ラッチイネーブル源信号を入力し、前記ラッチイネーブル源信号を前記第１ラッチイネーブル信号として前記第１ラッチに出力すると共に、前記ｎビット分の第２ラッチイネーブル信号を前記ラッチイネーブル源信号を用いて生成するラッチイネーブル信号制御回路と、
   前記第２ラッチから出力された前記ｎ個のデータパルスの各々の駆動能力を高めた上で前記ｎ個のデータパルスを前記ｎ本のデータ電極にそれぞれ供給する電極単位ドライバと
   を有し、
   前記走査電極駆動回路が前記第１走査電極の次の走査対象である第２走査電極にパルスを供給した際に、前記データ電極駆動回路が供給すべきｎ個のデータパルスのうち電圧レベルが前記第１電圧レベルから前記第２電圧レベルに切り替わったデータパルスを対応するデータ電極に供給する場合、前記データパルスを遅延させて前記対応するデータ電極に供給し、
   前記ラッチイネーブル信号制御回路は、
   それぞれが第１入力端子と第２入力端子とを備え、前記第１入力端子への入力と前記第２入力端子への入力との論理和をそれぞれとるｎ個の論理回路と、
   前記ラッチイネーブル源信号を入力し、前記ラッチイネーブル源信号を一定時間遅延させて前記ｎ個の論理回路の各々の前記第１入力端子に出力する遅延回路と、
   前記ラッチイネーブル源信号に同期して、ｎ個の第１比較データパルスをｎ個の第２比較データパルスとそれぞれ比較し、ｎ個の比較結果を前記ｎ個の論理回路の前記第２入力端子にそれぞれ出力する比較回路と
   を備え、
   前記ｎ個の第１比較データパルスは、前記走査電極駆動回路の走査対象が前記第１走査電極であるときに前記第２ラッチが既にラッチしているｎ個のデータパルスであり、
   前記ｎ個の第２比較データパルスは、前記走査電極駆動回路の走査対象が前記第１走査電極であるときに前記シフトレジスタから出力されたｎ個のデータパルスであり、
   前記比較回路は、前記ｎ個の第１比較データパルスのうち比較対象の第１データパルスが前記第１電圧レベルであり、且つ前記ｎ個の第２比較データパルスのうち比較対象の第２データパルスが前記第２電圧レベルである場合のみ、前記第２電圧レベルを持つ比較結果を前記ｎ個の論理回路のうちの対応する論理回路の前記第２入力端子に出力し、
   前記ｎ個の論理回路は、それぞれの論理和を前記ｎビット分の第２ラッチイネーブル信号として前記第２ラッチに出力し、
   前記ｎ個の論理回路のうち前記第２電圧レベルを持つ比較結果を前記第２入力端子に入力した論理回路は、前記遅延回路が前記ラッチイネーブル源信号を出力するまでの期間、前記第２電圧レベルを持つ第２ラッチイネーブル信号を前記第２ラッチの対応するラッチに出力し、
   前記第２ラッチは、前記第２ラッチイネーブル信号が前記遅延回路による前記ラッチイネーブル源信号の出力に伴い前記第２電圧レベルから前記第１電圧レベルへ変化するタイミングでラッチを行う
   表示パネル駆動装置。

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