KR20070087706A - 플라즈마 디스플레이 장치 및 그의 구동 방법 - Google Patents

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Abstract

본 발명은 하나 또는 두 개의 어드레스 전극을 포함하는 어드레스 전극군으로 공급되는 데이터 펄스의 인가시점을 조절하여, 노이즈의 발생을 저감시키는 플라즈마 디스플레이 장치 및 그의 구동 방법에 관한 것으로, 플라즈마 디스플레이 패널의 구동효율의 저감을 안정시키고, 또한 구동회로의 전기적 손상을 방지하는 효과가 있다.
이러한 본 발명은 복수의 어드레스 전극을 포함하는 플라즈마 디스플레이 패널과, 복수의 어드레스 전극을 구동하기 위한 데이터 구동부 및 데이터 구동부를 제어하여, 하나 또는 서로 인접한 두 개의 어드레스 전극을 포함하는 복수의 어드레스 전극군 중 인접한 두 개의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 서로 다르게 하는 데이터 펄스 제어부를 포함하는 것을 특징으로 한다. 여기서, 데이터 펄스 제어부는 복수개의 어드레스 전극군 중 인접한 두 개의 어드레스 전극을 포함하는 어드레스 전극군 내에서는 두 개의 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 동일하게 하는 것을 특징으로 한다.

Description

플라즈마 디스플레이 장치 및 그의 구동 방법{Plasma Display Apparatus and Driving Method thereof}
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 도시한 도.
도 2는 종래 플라즈마 디스플레이 패널의 화상 계조를 구현하는 방법을 나타낸 도.
도 3은 종래 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 나타낸 도.
도 4는 종래 구동파형에서 어드레스 기간에서 어드레스 전극으로 공급되는 데이터 펄스의 인가시점을 설명하기 위한 도.
도 5는 플라즈마 디스플레이 패널의 방전셀의 등가회로를 설명하기 위한 도.
도 6은 종래의 구동파형에서 어드레스 기간에 각각의 어드레스 전극에 공급되는 데이터 펄스의 전압 상승 시간 및 전압 하강 시간을 설명하기 위한 도.
도 7은 종래의 구동파형에서 어드레스 기간에 어드레스 전극에 공급되는 데이터 펄스에 발생하는 노이즈를 설명하기 위한 도.
도 8은 본 발명의 플라즈마 디스플레이 장치의 구조를 설명하기 위한 도.
도 9는 본 발명의 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 도.
도 10은 본 발명의 구동파형에서 어드레스 기간에 각각의 어드레스 전극군에 공급되는 데이터 펄스의 전압 상승 시간 및 전압 하강 시간을 설명하기 위한 도.
도 11은 본 발명의 구동파형에서 어드레스 기간에 어드레스 전극에 공급되는 데이터 펄스에 발생하는 노이즈를 설명하기 위한 도.
도 12는 각각의 어드레스 전극이 각각 하나씩의 어드레스 전극을 포함하는 경우를 설명하기 위한 도.
도 13은 각각의 어드레스 전극별로 데이터 펄스의 인가시점을 각각 다르게 설정하는 방법을 설명하기 위한 도.
도 14는 데이터 펄스의 인가시점을 적어도 3가지 이상의 상이한 값을 갖도록 하는 방법을 설명하기 위한 도.
도 15는 3가지 이상의 상이한 값의 데이터 펄스가 일정한 규칙 없이 랜덤(Random)하게 반복되는 경우를 설명하기 위한 도.
도 16은 인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이가 상이한 일례를 설명하기 위한 도.
도 17은 하나의 데이터 드라이브 집적회로에 포함된 복수의 채널로 공급되는 데이터 펄스의 인가 시점을 조절하는 방법의 일례를 설명하기 위한 도.
<도면의 주요 부분에 대한 부호의 설명>
800 : 플라즈마 디스플레이 패널 801 : 데이터 펄스 제어부
802 : 데이터 구동부 803 : 스캔 구동부
804 : 서스테인 구동부 805 : 구동 전압 발생부
본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel)에 관한 것으로, 보다 상세하게는 하나 또는 두 개의 어드레스 전극을 포함하는 어드레스 전극군으로 공급되는 데이터 펄스의 인가시점을 조절하여, 노이즈의 발생을 저감시키는 플라즈마 디스플레이 장치 및 그의 구동 방법에 관한 것이다.
일반적으로 플라즈마 디스플레이 패널은 전면 패널과 후면 패널 사이에 형성된 격벽이 하나의 단위 셀을 이루는 것으로, 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현된다. 이와 같은 플라즈마 디스플레이 패널은 얇고 가벼운 구성이 가능하므로 차세대 표시장치로서 각광받고 있다.
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 나타낸 도이다.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 화상이 디스플레이 되는 표시면인 전면 글라스(101)에 스캔 전극(102)과 서스테인 전극(103)이 쌍을 이뤄 형성된 복수의 유지전극쌍이 배열된 전면 패널(100) 및 배면을 이루는 후면 글라스(111) 상에 전술한 복수의 유지전극쌍과 교차되도록 복수의 어드레스 전극(113)이 배열된 후면 패널(110)이 일정거리를 사이에 두고 평행하게 결합된다.
전면 패널(100)은 하나의 방전셀에서 상호 방전시키고 셀의 발광을 유지하기 위한 스캔 전극(102) 및 서스테인 전극(103), 즉 투명한 ITO 물질로 형성된 투명 전극(a)과 금속재질로 제작된 버스 전극(b)으로 구비된 스캔 전극(102) 및 서스테인 전극(103)이 쌍을 이뤄 포함된다. 스캔 전극(102) 및 서스테인 전극(103)은 방전 전류를 제한하며 전극 쌍 간을 절연시켜주는 하나 이상의 상부 유전체층(104)에 의해 덮혀지고, 상부 유전체층(104) 상면에는 방전 조건을 용이하게 하기 위하여 산화마그네슘(MgO)을 증착한 보호층(105)이 형성된다.
후면 패널(110)은 복수개의 방전 공간 즉, 방전셀을 형성시키기 위한 스트라이프 타입(또는 웰 타입)의 격벽(112)이 평행을 유지하여 배열된다. 또한, 어드레스 방전을 수행하여 진공자외선을 발생시키는 다수의 어드레스 전극(113)이 격벽(112)에 대해 평행하게 배치된다. 후면 패널(110)의 상측면에는 어드레스 방전시 화상표시를 위한 가시광선을 방출하는 R, G, B 형광체(114)가 도포된다. 어드레스 전극(113)과 형광체(114) 사이에는 어드레스 전극(113)을 보호하기 위한 하부 유전체층(115)이 형성된다.
이와 같은 플라즈마 디스플레이 패널에서 화상 계조를 구현하는 방법은 다음 도 2와 같다.
도 2는 종래 플라즈마 디스플레이 패널의 화상 계조를 구현하는 방법을 나타낸 도이다.
도 2에 도시된 바와 같이, 종래 플라즈마 디스플레이 패널의 화상 계조(Gray Level) 표현 방법은 한 프레임을 발광횟수가 다른 여러 서브필드로 나누고, 각 서 브필드는 다시 모든 셀들을 초기화시키기 위한 리셋 기간(RPD), 방전될 셀을 선택하기 위한 어드레스 기간(APD) 및 방전횟수에 따라 계조를 구현하는 서스테인 기간(SPD)으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임기간(16.67ms)은 도 2와 같이 8개의 서브필드들(SF1 내지 SF8)로 나누어지고, 8개의 서브 필드들(SF1 내지 SF8) 각각은 리셋 기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다.
각 서브필드의 리셋 기간 및 어드레스 기간은 각 서브필드마다 동일하다. 방전될 셀을 선택하기 위한 어드레스방전은 어드레스 전극과 스캔 전극인 투명전극 사이의 전압차에 의해 일어난다. 서스테인 기간은 각 서브필드에서 2n(단, n = 0, 1, 2, 3, 4, 5, 6, 7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 각 서브필드의 서스테인 기간 즉, 서스테인 방전 횟수를 조절하여 화상의 계조를 표현하게 된다. 이러한 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 살펴보면 다음 도 3과 같다.
도 3은 종래 플라즈마 디스플레이 패널의 구동 방법에 따른 구동파형을 나타낸 도면이다.
도 3에 도시된 바와 같이, 플라즈마 디스플레이 패널은 모든 셀들을 초기화시키기 위한 리셋 기간, 방전할 셀을 선택하기 위한 어드레스 기간, 선택된 셀의 방전을 유지시키기 위한 서스테인 기간 및 방전된 셀 내의 벽전하를 소거하기 위한 소거 기간으로 나뉘어 구동된다.
리셋 기간에 있어서, 셋업 기간에는 모든 스캔 전극들에 상승 램프파형(Ramp-up)이 동시에 인가된다. 이 상승 램프파형에 의해 전화면의 방전셀들 내에는 약한 암방전(Dark Discharge)이 일어난다. 이 셋업 방전에 의해 어드레스 전극과 서스테인 전극 상에는 정극성 벽전하가 쌓이게 되며, 스캔 전극 상에는 부극성의 벽전하가 쌓이게 된다.
셋다운 기간에는 상승 램프파형이 공급된 후, 상승 램프파형의 피크전압보다 낮은 정극성 전압에서 떨어지기 시작하여 그라운드(GND)레벨 전압 이하의 특정 전압레벨까지 떨어지는 하강 램프파형(Ramp-down)이 셀들 내에 미약한 소거방전을 일으킴으로써 스캔 전극에 과도하게 형성된 벽 전하를 충분히 소거시키게 된다. 이 셋다운 방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
어드레스 기간에는 부극성 스캔 펄스가 스캔 전극들에 순차적으로 인가됨과 동시에 스캔 펄스에 동기되어 어드레스 전극에 정극성의 데이터 펄스가 인가된다. 이 스캔 펄스와 데이터 펄스의 전압 차와 리셋 기간에 생성된 벽 전압이 더해지면서 데이터 펄스가 인가되는 방전셀 내에는 어드레스 방전이 발생된다. 어드레스 방전에 의해 선택된 셀들 내에는 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 서스테인 전극에는 셋다운 기간과 어드레스 기간 동안에 스캔 전극과의 전압차를 줄여 스캔 전극과의 오방전이 일어나지 않도록 정극성 전압(Vz)이 공급된다.
서스테인 기간에는 스캔 전극과 서스테인 전극들에 교번적으로 서스테인 펄 스(Sus)가 인가된다. 어드레스 방전에 의해 선택된 셀은 셀 내의 벽 전압과 서스테인 펄스가 더해지면서 매 서스테인 펄스가 인가될 때 마다 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
서스테인 방전이 완료된 후, 소거 기간에서는 펄스폭과 전압레벨이 작은 소거 램프파형(Ramp-ers)의 전압이 서스테인 전극에 공급되어 전화면의 셀들 내에 잔류하는 벽 전하를 소거시키게 된다.
이러한 구동 파형에서 어드레스 기간에서 어드레스 전극으로 공급되는 데이터 펄스의 인가시점을 살펴보면 다음 도 4와 같다.
도 4는 종래 구동파형에서 어드레스 기간에서 어드레스 전극으로 공급되는 데이터 펄스의 인가시점을 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, 종래의 구동파형에서는 어드레스 기간에서 어드레스 전극으로 공급되는 데이터 펄스의 인가시점을 모든 어드레스 전극에서 동일하다. 예를 들면, X1어드레스 전극으로부터 Xn어드레스 전극까지의 모든 어드레스 전극에서 시점 ts에서 데이터 펄스가 인가된다. 이렇게 어드레스 전극에 공급되는 데이터 펄스는 스캔 전극(미도시)에 인가되는 스캔 펄스와 대응하여 어드레스 방전을 발생시킨다.
한편, 플라즈마 디스플레이 패널의 하나의 방전셀은 등가적으로 소정 크기의 캐패시턴스(Capacitance)를 갖는 캐패시터로 해석되는데, 이를 살펴보면 다음 도 5와 같다.
도 5는 플라즈마 디스플레이 패널의 방전셀의 등가회로를 설명하기 위한 도 면이다.
도 5를 살펴보면, 플라즈마 디스플레이 패널에서는 유지 전극쌍, 예컨대 도 5와 같은 서로 나란한 스캔 전극(Y)과 서스테인 전극(Z)이 어드레스 전극(XA, XB)과 교차하는 지점에서 각각 하나씩의 방전셀이 형성된다. 여기서, 전술한 어드레스 전극(XA)과 스캔 전극(YA)의 사이에 소정 크기의 커패시턴스를 갖는 커패시터(C1)가 등가적으로 형성된다. 또한 어드레스 전극(XA)과 서스테인 전극(ZA)의 사이에 소정 크기의 커패시턴스를 갖는 커패시터(C2)가 등가적으로 형성된다. 또한, XA어드레스 전극과 XB어드레스 전극의 사이에서도 소정 크기의 커패시턴스를 갖는 커패시터(C3)가 등가적으로 형성된다.
이러한 플라즈마 디스플레이 패널의 구동 시 하나의 방전셀 내에서 흐르는 전류는 방전셀의 등가 캐패시턴스와 단위 시간당 전압의 변화율에 따라 결정된다.
이러한 전류는 일반적으로 다음의 수학식 1에 의해 결정된다.
I(전류) = C(캐패시턴스) × dV/dt
이러한 수학식 1을 보다 자세히 살펴보면 공급되는 전류가 일정하다고 가정할 때 시간(t)당 전압(V)의 변화율은 캐패시턴스(C)값에 의해 결정된다는 것을 알 수 있다. 즉, 캐패시턴스(C)값이 증가하면 시간당 전압의 변화율(dV/dt)이 작아지고, 반대로 캐패시턴스(C)값이 감소하면 시간당 전압의 변화율(dV/dt)이 증가한다. 다르게 표현하면, 캐패시턴스(C)값이 증가하면 데이터 펄스의 전압이 기울기가 상대적으로 작은 상태로 상승 또는 하강하고, 캐패시턴스(C)값이 감소하면 데이터 펄스의 전압이 기울기가 상대적으로 큰 상태로 상승 또는 하강하는 것이다.
이러한 캐패시턴스와 전압의 시간당 변화율과의 관계를 고려하여 전술한 도 4의 종래의 데이터 펄스의 인가시점과 데이터 펄스의 전압 상승 또는 하강 시간을 살펴보면 다음 도 6과 같다.
도 6은 종래의 구동파형에서 어드레스 기간에 각각의 어드레스 전극에 공급되는 데이터 펄스의 전압 상승 시간 및 전압 하강 시간을 설명하기 위한 도면이다.
도 6을 살펴보면, 종래의 구동파형에 데이터 펄스는 모든 어드레스 전극에서 소정의 기울기를 갖는 상태에서 상승하고 하강한다. 예를 들면, 도 6과 같이, X1어드레스 전극, X2어드레스 전극, X3어드레스 전극 및 Xm어드레스 전극에 공급되는 데이터 펄스의 전압 상승 시간은 모두 t1시점에서 상승하기 시작하여 t2시점에서 최고점에 도달한다. 여기서 데이터 펄스의 최소 전압과 최대 전압의 차이를 V라고 가정하면 데이터 펄스의 전압 상승 시 기울기는 V/(t2-t1)이다. 또한, X1어드레스 전극, X2어드레스 전극, X3어드레스 전극 및 Xm어드레스 전극에 공급되는 데이터 펄스의 전압 하강 시간은 모두 t3시점에서 하강하기 시작하여 t4시점에서 최저점에 도달한 다. 즉 전압 하강 시간은 t4-t3이다. 또한, 여기서 데이터 펄스의 최소 전압과 최대 전압의 차이를 V라고 가정하면 데이터 펄스의 전압 하강 시 기울기는 V/(t4-t3)이다.
여기서, 도 4의 데이터 펄스의 인가시점을 도 5의 등가 캐패시턴스를 고려한 방전셀 회로에 적용하면, 모든 어드레스 전극(XA, XB)에서 동시에 데이터 펄스가 인가되기 때문에 각각의 어드레스 전극(XA, XB)과 스캔 전극(YA)과의 사이에 전위차가 발생하여 각각의 어드레스 전극에 대한 C1캐패시턴스가 형성되고, 또한 각각의 어드레스 전극(XA, XB)과 서스테인 전극(ZA)과의 사이에 전위차가 발생하여 각각의 어드레스 전극에 대한 C2캐패시턴스가 형성된다. 그러나 여기서 XA어드레스 전극과 XB어드레스 전극사이에는 전위차가 형성되지 않아 XA어드레스 전극과 XB어드레스 전극사이의 C3캐패시턴스는 생성되지 않는다.
결국, 도 4와 같이 모든 어드레스 전극의 데이터 펄스의 인가시점이 동일한 경우에는 각각의 어드레스 전극에 인가되는 데이터 펄스 의해 생성되는 총 캐패시턴스는 C1+C2인 것이다.
이에 따라 전술한 수학식 1에서 살펴본 결과를 고려하면, 4와 같이 모든 어드레스 전극의 데이터 펄스의 인가시점이 동일한 경우에는 각각의 어드레스 전극에 인가되는 데이터 펄스에 의해 생성되는 캐패시턴스의 값이 상대적으로 작은 (C1+C2) 로 되어 데이터 펄스의 단위 시간당 전압 변화율이 작아지게 되는 것이다.
예를 들면, 도 6에서 X1어드레스 전극, X2어드레스 전극, X3어드레스 전극 및 Xm어드레스 전극에 공급되는 데이터 펄스의 전압 상승 시 기울기인 V/(t2-t1)가 상대적으로 작고, 또한, X1어드레스 전극, X2어드레스 전극, X3어드레스 전극 및 Xm어드레스 전극에 공급되는 데이터 펄스의 전압 하강 시 기울기인 V/(t4-t3)가 상대적으로 작아지는 것이다. 다르게 표현하면, 데이터 펄스의 전압 상승 시간 및 전압 하강 시간이 상대적으로 짧다는 것이다. 예를 들면, 이러한 종래의 데이터 펄스의 전압 상승 시간 및 전압 하강 시간은 대략 20ns(나노초)정도로 짧다.
이와 같이, 종래의 데이터 펄스에서 전압 상승 시간 및 전압 하강 시간이 상대적으로 짧아짐으로써, 데이터 펄스에 상대적으로 큰 크기의 노이즈(Noise)가 발생하는데, 이러한 데이터 펄스에 발생하는 노이즈를 살펴보면 다음 도 7과 같다.
도 7은 종래의 구동파형에서 어드레스 기간에 어드레스 전극에 공급되는 데이터 펄스에 발생하는 노이즈를 설명하기 위한 도면이다.
도 7을 살펴보면, 각각의 어드레스 전극에 공급되는 데이터 펄스에 상대적으로 큰 노이즈가 발생하는 것을 확인할 수 있다. 즉, 데이터 펄스가 상승하는 지점에서는 전압이 상승하는 방향으로 소정 크기의 노이즈가 발생하고, 또한 데이터 펄스가 하강하는 지점에서는 전압이 하강하는 방향으로 소정 크기의 노이즈가 발생한다. 이러한 노이즈는 데이터 펄스의 전압이 급격히 변화하고, 또한 전압이 하강하는 지점 및 전압이 상승하는 지점에서의 각각의 어드레스 전극에 공급되는 데이터 펄스의 커플링(Coupling)에 의해 발생한다. 여기서 전술한 도 6과 같이 데이터 펄스의 전압 상승 시간 및 전압 하강 시간이 상대적으로 짧기 때문에 전압이 급격히 변하는 지점에서의 그 변동의 폭이 더욱 증가하기 때문에 노이즈의 발생이 더욱 증가한다.
또한, 도 6과 같이 모든 어드레스 전극의 데이터 펄스의 인가시점이 동일하면 하나의 어드레스 전극의 데이터 펄스의 전압이 변화할 때 인접하는 다른 두 개의 어드레스 전극의 데이터 펄스의 전압도 변화함으로써, 노이즈의 발생이 더욱 증가한다.
이러한 상승 노이즈의 최대값과 하강 노이즈의 최저값의 차이, 즉 노이즈의 크기(Vr)가 과도하게 증가하면, 어드레스 기간에서 발생하는 어드레스 방전을 불안정하게 하여 플라즈마 디스플레이 패널의 구동효율을 저감시킬 뿐만 아니라, 심지어는 각각의 어드레스 전극에 데이터 펄스를 공급하기 위한 데이터 드라이브 IC에 전기적인 손상을 입히게 되는 문제점이 있다. 이와 같은 데이터 드라이브 IC의 전기적 손상을 방지하기 위해 정격 전압이 높은 부품을 사용한다면 데이터 드라이브 IC의 전기적 손상을 방지할 수는 있지만, 제조 단가가 상승하여 불리하다.
이러한 문제점을 해결하기 위한 본 발명은 데이터 펄스의 인가시점을 조절하여 데이터 펄스의 전압 상승 시간 및 전압 하강 시간을 변화시킴으로써, 노이즈의 발생을 억제하는 플라즈마 디스플레이 장치 및 그의 구동 방법을 제공하는데 그 목적이 있다.
이러한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 장치는 복수의 어드레스 전극을 포함하는 플라즈마 디스플레이 패널과, 복수의 어드레스 전극을 구동하기 위한 데이터 구동부 및 데이터 구동부를 제어하여, 하나 또는 서로 인접한 두 개의 어드레스 전극을 포함하는 복수의 어드레스 전극군 중 인접한 두 개의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 서로 다르게 하는 데이터 펄스 제어부를 포함하는 것을 특징으로 한다.
여기서, 전술한 데이터 펄스 제어부는 복수개의 어드레스 전극군 중 인접한 두 개의 어드레스 전극을 포함하는 어드레스 전극군 내에서는 두 개의 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 동일하게 하는 것을 특징으로 한다.
또한, 데이터 펄스 제어부는 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점과 짝수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 서로 다르게 하는 것을 특징으로 한다. 여기서 더욱 바람직하게는 전술한 데이터 펄스 제어부는 복수의 어드레스 전극군 각각은 하나씩의 어드레스 전극을 포함하되, 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 모두 동일하고, 짝수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 모두 동일하고, 홀수 번째 어드레스 전극군과 짝수 번째 어드레스 전극군의 데이터 펄스의 인가시점을 서로 다르게 하는 것을 특징으로 한다.
또한, 데이터 펄스 제어부는 데이터 펄스의 인가시점이 적어도 3개 이상의 상이한 값을 갖도록 하는 것을 특징으로 한다.
또한, 데이터 펄스 제어부는 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 어느 하나는 2회 이상 주기적으로 반복되도록 하는 것을 특징으로 한다.
또한, 데이터 펄스 제어부는 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 둘 이상은 2회 이상 주기적으로 반복되고, 그 반복 주기는 모두 동일하도록 하는 것을 특징으로 한다.
또한, 데이터 펄스 제어부는 인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이는 모두 동일하도록 하는 것을 특징으로 한다.
또한, 데이터 펄스 제어부는 인가시점이 상이한 두 개의 데이터 펄스간의 인가시점의 차이는 100ns(나노초)이상 200ns(나노초)이하로 하는 것을 특징으로 한다.
또한, 상기한 목적을 이루기 위한 본 발명의 플라즈마 디스플레이 패널의 구동방법은 복수의 어드레스 전극을 포함하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 하나 또는 서로 인접한 두 개의 어드레스 전극을 포함하는 복수의 어드레스 전극군 중 인접한 두 개의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 서로 다른 것을 특징으로 한다.
여기서, 전술한 복수개의 어드레스 전극군 중 인접한 두 개의 어드레스 전극을 포함하는 어드레스 전극군 내에서는 두 개의 어드레스 전극에 인가되는 데이터 펄스의 인가시점은 동일한 것을 특징으로 한다.
또한, 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데 이터 펄스의 인가시점과 짝수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 서로 다른 것을 특징으로 한다. 여기서 더욱 바람직하게는 전술한 복수의 어드레스 전극군 각각은 하나씩의 어드레스 전극을 포함하되, 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 모두 동일하고, 짝수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 모두 동일하고, 홀수 번째 어드레스 전극군과 짝수 번째 어드레스 전극군의 데이터 펄스의 인가시점을 서로 다른 것을 특징으로 한다.
또한, 데이터 펄스의 인가시점은 적어도 3개 이상의 상이한 값을 갖는 것을 특징으로 한다.
또한, 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 어느 하나는 2회 이상 주기적으로 반복되는 것을 특징으로 한다.
또한, 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 둘 이상은 2회 이상 주기적으로 반복되고, 그 반복 주기는 모두 동일한 것을 특징으로 한다.
또한, 인가시점이 상이한 두 개의 데이터 펄스간의 인가시점의 차이는 모두 동일한 것을 특징으로 한다.
또한, 인가시점이 상이한 두 개의 데이터 펄스간의 인가시점의 차이는 100ns(나노초)이상 200ns(나노초)이하인 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 플라즈마 디스플레이 패널의 구동 장치 및 방법의 실시예들을 상세히 설명한다.
도 8은 본 발명의 플라즈마 디스플레이 장치의 구조를 설명하기 위한 도면이 다.
도 8에 도시된 바와 같이, 본 발명의 플라즈마 디스플레이 장치는 스캔 전극(Y1 내지 Yn) 및 서스테인 전극(Z)과, 상기 스캔 전극 및 서스테인 전극(Z)과 교차하는 복수의 어드레스 전극(X1 내지 Xm)을 포함하고, 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극(X1 내지 Xm), 스캔 전극(Y1 내지 Yn) 및 서스테인 전극(Z)에 구동 펄스가 인가되는 적어도 하나 이상의 서브필드의 조합에 의하여 프레임으로 이루어지는 화상을 표현하는 플라즈마 디스플레이 패널(800)과, 플라즈마 디스플레이 패널(800)에 형성된 어드레스 전극들(X1 내지 Xm)에 데이터를 공급하기 위한 데이터 구동부(802)와, 스캔 전극들(Y1 내지 Yn)을 구동하기 위한 스캔 구동부(803)와, 공통전극인 서스테인 전극들(Z)을 구동하기 위한 서스테인 구동부(804)와, 플라즈마 디스플레이 패널(800) 구동 시 데이터 구동부(802)를 제어하기 위한 데이터 펄스 제어부(801)와, 각각의 구동부(802, 803, 804)에 필요한 구동전압을 공급하기 위한 구동전압 발생부(805)를 포함한다.
이와 같은, 본 발명의 플라즈마 디스플레이 장치는 리셋 기간, 어드레스 기간 및 서스테인 기간에 어드레스 전극, 스캔 전극 및 서스테인 전극에 구동 펄스가 인가되는 적어도 하나 이상의 서브필드의 조합에 의하여 프레임으로 이루어지는 화상을 표현하되, 프레임을 복수의 서브필드 그룹으로 나누고, 복수의 서브필드 그룹에서 각각의 구동부(802, 803, 804)를 제어하여, 어드레스 기간에 복수의 어드레스 전극(X1 내지 Xm)으로 공급되는 데이터 펄스의 인가시점을 조절한다. 이와 같이 데이터 펄스의 인가시점을 조절하는 이유는 이후의 설명에서 더욱 명확히 한다.
여기서, 전술한 플라즈마 디스플레이 패널(800)은 전면 패널(미도시)과 후면 패널(미도시)이 일정한 간격을 두고 합착되고, 다수의 전극들 예를 들어, 스캔 전극들(Y1 내지 Yn) 및 서스테인 전극(Z)이 쌍을 이뤄 형성되고, 또한 스캔 전극들(Y1 내지 Yn) 및 서스테인 전극(Z)과 교차되게 어드레스 전극들(X1 내지 Xm)이 형성된다.
데이터 구동부(802)에는 도시하지 않은 역감마 보정회로, 오차확산회로 등에 의해 역감마보정 및 오차확산 된 후, 서브필드 맵핑회로에 의해 각 서브필드에 맵핑된 데이터가 공급된다. 이러한 데이터 구동부(802)는 타이밍 컨트롤부(미도시)로부터의 데이터 타이밍 제어신호(CTRX)에 응답하여 데이터를 샘플링하고 래치한 다음, 그 데이터를 어드레스 전극들(X1 내지 Xm)에 공급하게 된다.
스캔 구동부(803)는 리셋기간 동안 상승 램프파형(Ramp-up)과 하강 램프파형(Ramp-down)을 스캔 전극들(Y1 내지 Yn)에 공급한다. 또한, 스캔 구동부(803)는 어드레스 기간 동안 스캔전압(-Vy)의 스캔 펄스(Sp)를 스캔전극들(Y1 내지 Yn)에 순차적으로 공급하고, 서스테인구간 동안에는 서스테인펄스(SUS)를 스캔전극들(Y1 내지 Yn)에 공급한다.
서스테인 구동부(804)는 타이밍 컨트롤부(미도시)의 제어 하에 하강 램프파 형(Ramp-down)이 발생되는 기간과 어드레스 기간 동안 서스테인 전압(Vs)의 바이어스전압을 서스테인 전극들(Z)에 공급하고 서스테인 기간 동안 스캔 구동부(803)와 교대로 동작하여 서스테인 펄스(SUS)를 서스테인 전극들(Z)에 공급하게 된다.
데이터 펄스 제어부(801)는 리셋 기간, 어드레스 기간, 서스테인 기간에서 데이터 구동부(802)의 동작 타이밍과 동기화를 제어하기 위한 타이밍 제어신호(CTRX)를 발생하고 그 타이밍 제어신호(CTRX)를 데이터 구동부(802)에 공급함으로써 데이터 구동부(802)를 제어한다. 특히, 데이터 펄스 제어부(801)는 전술한 데이터 구동부(802)를 제어하여, 하나 또는 서로 인접한 두 개의 어드레스 전극을 포함하는 복수의 어드레스 전극군 중 인접한 두 개의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 서로 다르게 한다.
한편, 전술한 데이터 제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링클럭, 래치제어신호, 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다. 스캔 제어신호(CTRY)에는 스캔 구동부(803) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함되고, 서스테인 제어신호(CTRZ)에는 서스테인 구동부(804) 내의 에너지 회수회로와 구동 스위치소자의 온/오프타임을 제어하기 위한 스위치제어신호가 포함된다.
구동전압 발생부(805)는 셋업전압(Vsetup), 스캔 공통전압(Vscan-com), 스캔전압(-Vy), 서스테인전압(Vs), 데이터전압(Vd) 등을 발생한다. 이러한 구동전압들은 방전가스의 조성이나 방전셀 구조에 따라 변할 수 있다.
이러한 본 발명의 플라즈마 디스플레이 장치에 의해 구동되는 구동방법을 살펴보면 다음 도 9와 같다.
도 9는 본 발명의 플라즈마 디스플레이 패널의 구동방법을 설명하기 위한 도면이다.
도 9를 살펴보면, 본 발명의 플라즈마 디스플레이 패널의 구동방법은 하나 또는 서로 인접한 두 개의 어드레스 전극을 포함하는 복수의 어드레스 전극군 중 인접한 두 개의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 서로 다르다. 여기서, 플라즈마 디스플레이 패널상의 복수개의 어드레스 전극을 어드레스 전극군으로 나누는 경우에는 어드레스 전극군 각각이 하나 또는 두 개의 어드레스 전극을 포함하도록 나눈다. 이렇게 나눈 복수의 어드레스 전극군 중에서 서로 인접한 두 개의 어드레스 전극군에 인가되는 데이터 펄스의 인가시점이 서로 다른 것이다.
예를 들면, 도 9와 같이 X1어드레스 전극을 포함하는 Xa어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 t1이라고 가정할 때, X2어드레스 전극과 X3어드레스 전극을 포함하는 Xb어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 인접한 Xa어드레스 전극군과는 다른 t2로 설정하고, X4어드레스 전극과 X5어드레스 전극을 포함하는 Xc어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 인접한 Xb어드레스 전극군과는 다른 t1로 설정한다. 이러한 방식으로 각각의 어드레스 전극군으로 인가되는 데이터 펄스의 인가시점을 인접한 다른 두 개의 어드레스 전극군과 다르게 하는 것이다.
여기서, 전술한 복수개의 어드레스 전극군 중 인접한 두 개의 어드레스 전극을 포함하는 어드레스 전극군 내에서는 두 개의 어드레스 전극에 인가되는 데이터 펄스의 인가시점은 동일하게 설정된다. 즉, 도 9에서와 같이 Xb어드레스 전극군의 X2어드레스 전극과 X3어드레스 전극에 각각 인가되는 데이터 펄스는 그 인가시점이 서로 동일하다.
여기서, 바람직하게는 전술한 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 모두 동일하고, 짝수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 모두 동일하면서, 아울러 홀수 번째 어드레스 전극군과 짝수 번째 어드레스 전극군의 데이터 펄스의 인가시점을 서로 다르게 한다. 이와 같이 각각의 어드레스 전극군으로 인가되는 데이터 펄스의 인가시점을 인접한 두 개의 어드레스 전극군 중 적어도 어느 하나의 어드레스 전극으로 인가되는 데이터 펄스의 인가시점과 다르게 하기 위해 데이터 펄스의 인가시점을 두 가지로 설정하는 경우에는 구동회로의 타이밍의 제어의 관점을 고려할 때 제어가 보다 용이하다는 장점이 있다.
이러한 본 발명의 구동방법은 결과적으로 플라즈마 디스플레이 패널의 각각의 어드레스 전극에 인가되는 데이터 펄스의 인가시점은 인접한 두 개의 어드레스 전극 중 적어도 어느 하나의 어드레스 전극으로 인가되는 데이터 펄스의 인가시점과 서로 다른 것이다.
이와 같이, 데이터 펄스의 인가시점이 조절됨으로써, 데이터 펄스의 시간당 전압의 변화율, 즉 전압 상승 시간 및 전압 하강 시간이 증가한다. 그 이유는 살펴보면 다음과 같다.
도 9의 구동파형에서 Xa어드레스 전극군의 X1어드레스 전극과 Xb어드레스 전극군의 X2어드레스 전극의 경우를 전술한 도 5에서의 등가 캐패시턴스를 고려한 방전셀 회로에 적용하여 살펴보면, 모든 어드레스 전극(X1, X2)에서 데이터 펄스가 인가되기 때문에 각각의 어드레스 전극(X1, X2)과 스캔 전극(YA)과의 사이에 전위차가 발생하여 각각의 어드레스 전극에 대한 C1캐패시턴스가 형성되고, 또한 각각의 어드레스 전극(X1, X2)과 서스테인 전극(ZA)과의 사이에 전위차가 발생하여 각각의 어드레스 전극에 대한 C2캐패시턴스가 형성된다. 또한, 여기서 X1어드레스 전극과 X2어드레스 전극사이에서도 전위차가 형성되어 X1어드레스 전극과 X2어드레스 전극사이의 C3캐패시턴스가 생성된다.
결국, 도 9와 같이 데이터 펄스의 인가시점을 조절하는 경우에는 X1어드레스 전극과 X2어드레스 전극에 인가되는 데이터 펄스 의해 생성되는 총 캐패시턴스는 C1+C2+C3인 것이다.
이에 따라 전술한 수학식 1에서 살펴본 결과를 고려하면, 도 9와 같이 데이터 펄스의 인가시점을 조절하는 경우에는 소정의 어드레스 전극에 인가되는 데이터 펄스에 의해 생성되는 캐패시턴스의 값이 종래에 비해 상대적으로 큰 (C1+C2+C3)으 로 되어 데이터 펄스의 단위 시간당 전압 변화율이 증가한다.
이렇게 증가하는 데이터 펄스의 단위 시간당 전압 변화율, 즉 데이터 펄스의 전압 상승 또는 하강 시간을 살펴보면 다음 도 10과 같다.
도 10은 본 발명의 구동파형에서 어드레스 기간에 각각의 어드레스 전극군에 공급되는 데이터 펄스의 전압 상승 시간 및 전압 하강 시간을 설명하기 위한 도면이다.
도 10을 살펴보면, 본 발명의 구동파형에 데이터 펄스는 모든 어드레스 전극에서 소정의 기울기를 갖는 상태에서 상승하고 하강한다. 예를 들면, 도 10과 같이, X1어드레스 전극을 포함하는 Xa어드레스 전극군에 공급되는 데이터 펄스는 t1시점에서 상승하기 시작하여 t1´시점에서 최고점에 도달한다. 즉, 데이터 펄스의 전압 상승 시간은 t1´-t1이다. 또한, X2어드레스 전극, X3어드레스 전극을 포함하는 Xb어드레스 전극군에 공급되는 데이터 펄스는 모두 t2시점에서 상승하기 시작하여 t2´시점에서 최고점에 도달한다. 즉, 데이터 펄스의 전압 상승 시간은 t2´-t2이다. 또한, X4어드레스 전극, X5어드레스 전극을 포함하는 Xc어드레스 전극군에 공급되는 데이터 펄스는 모두 t1시점에서 상승하기 시작하여 t1´시점에서 최고점에 도달한다. 즉, 데이터 펄스의 전압 상승 시간은 t1´-t1이다. 이러한 각각의 어드레스 전극군에 인가되는 데이터 펄스의 전압 상승 시간은 데이터 펄스의 인가시점의 차이에 의해 증가한 총 등가 캐패시턴스에 의해 종래에 비해 더 큰 값을 갖게 되는 것이다.
또한, 데이터 펄스의 전압 하강 시간을 살펴보면, X1어드레스 전극을 포함하는 Xa어드레스 전극군에 공급되는 데이터 펄스는 t3시점에서 하강하기 시작하여 t3´시점에서 최저점에 도달한다. 즉, 데이터 펄스의 전압 하강 시간은 t3´-t3이다. 또한, X2어드레스 전극, X3어드레스 전극을 포함하는 Xb어드레스 전극군에 공급되는 데이터 펄스는 모두 t4시점에서 하강하기 시작하여 t4´시점에서 최저점에 도달한다. 즉, 데이터 펄스의 전압 하강 시간은 t4´-t4이다. 또한, X4어드레스 전극, X5어드레스 전극을 포함하는 Xc어드레스 전극군에 공급되는 데이터 펄스는 모두 t3시점에서 하강하기 시작하여 t3´시점에서 최저점에 도달한다. 즉, 데이터 펄스의 전압 하강 시간은 t3´-t3이다. 이러한 각각의 어드레스 전극에 인가되는 데이터 펄스의 전압 하강 시간은 데이터 펄스의 인가시점의 차이에 의한 총 등가 캐패시턴스의 증가에 의해 종래에 비해 더 큰 값을 갖게 된다.
이렇게 각각의 어드레스 전극군에 인가되는 데이터 펄스의 전압 상승 시간 및 전압 하강 시간은 데이터 펄스의 인가시점간의 차이에 의해 증가하는 총 등가 캐패시턴스의 크기로 인해 종래에 비해 증가하게 되는데, 이에 따라 데이터 펄스에 발생하는 노이즈의 크기가 저감된다. 이렇게 저감되는 노이즈를 살펴보면 다음 도 11과 같다.
도 11은 본 발명의 구동파형에서 어드레스 기간에 어드레스 전극에 공급되는 데이터 펄스에 발생하는 노이즈를 설명하기 위한 도면이다.
도 11을 살펴보면, 각각의 어드레스 전극군에 공급되는 데이터 펄스에 발생하는 노이즈의 크기가 크게 저감된 것을 확인할 수 있다. 즉, 데이터 펄스가 상승하는 지점에서는 전압이 상승하는 방향으로 발생하는 노이즈의 크기가 감소하고, 또한 데이터 펄스가 하강하는 지점에서는 전압이 하강하는 방향으로 발생하는 노이즈의 크기가 감소한다. 이렇게 노이즈의 크기가 저감하는 이유는 한 어드레스 전극군으로 인가되는 데이터 펄스의 인가시점이 인접한 두 개의 어드레스 전극군으로 인가되는 데이터 펄스 중 적어도 어느 하나의 데이터 펄스의 인가시점과 서로 다르게 되어 데이터 펄스의 전압이 상승하는 지점 및 전압이 하강하는 지점에서의 각각의 어드레스 전극에 공급되는 데이터 펄스간의 상호 커플링(Coupling) 현상이 약해지기 때문이다.
또한, 데이터 펄스의 전압이 변화하는 지점에서 데이터 펄스의 순간 변화량이 감소하고, 하나의 어드레스 전극의 데이터 펄스의 전압이 변화할 때 인접하는 다른 두 개의 어드레스 전극 중 적어도 하나 이상의 어드레스 전극의 데이터 펄스의 전압이 고정된다. 예를 들면, 도 11의 Xc어드레스 전극군의 X4어드레스 전극을 살펴보면 이러한 X4어드레스 전극에 인가되는 데이터 펄스의 전압이 상승하기 시작하는 시점에서 X4어드레스 전극에 인접한 두 개의 어드레스 전극, 즉 X3어드레스 전극과 X5어드레스 전극군 중 X3어드레스 전극에 인가되는 데이터 펄스가 그라운드 레 벨(GND)을 유지한다. 이로 인해 노이즈의 발생이 더욱 감소한다.
이에 따라, 상승 노이즈의 최대값과 하강 노이즈의 최저값의 차이, 즉 노이즈의 크기(Vr)가 감소함으로써, 어드레스 기간에서 발생하는 어드레스 방전을 안정시켜 플라즈마 디스플레이 패널의 구동효율의 저감을 억제시키고, 각각의 어드레스 전극에 데이터 펄스를 공급하기 위한 데이터 드라이브 IC가 전기적인 손상을 입는 것을 방지한다.
이상의 설명에서는 복수의 어드레스 전극들을 하나 또는 두 개의 어드레스 전극을 포함하는 어드레스 전극군으로 나누어 구동하는 방법만을 도시하고 설명하였지만, 이와는 다르게 각각의 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 조절하는 것도 가능하다. 다르게 표현하면 각각의 어드레스 전극군이 각각 하나씩의 어드레스 전극을 포함하도록 하여 구동시키는 것도 가능하다. 이러한 구동방법을 살펴보면 다음 도 12와 같다.
도 12는 각각의 어드레스 전극이 각각 하나씩의 어드레스 전극을 포함하는 경우를 설명하기 위한 도면이다.
도 12에 도시된 바와 같이, 복수의 어드레스 전극군 각각은 하나씩의 어드레스 전극을 포함한다. 예를 들면, 도 12와 같이 Xa어드레스 전극군은 X1전극만을 포함하고, Xb어드레스 전극군은 X2어드레스 전극만을 포함하고, 이러한 방식으로 Xh어드레스 전극군은 Xm어드레스 전극만을 포함한다. 이에 따라, 인접한 두 개의 어드레스 전극에 인가되는 데이터 펄스의 인가시점은 서로 다르게 된다. 즉, 도 12와 같이 복수의 어드레스 전극 중 홀수 번째 어드레스 전극에 인가되는 데이터 펄스의 인가시점은 모두 동일하고, 또한 짝수 번째 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 모두 동일하며, 아울러 홀수 번째 어드레스 전극군과 짝수 번째 어드레스 전극군의 데이터 펄스의 인가시점을 각각 서로 다르다.
이와 같이, 각각의 어드레스 전극에 인가되는 데이터 펄스의 인가시점이 각각 서로 다르게 되면, 플라즈마 디스플레이 패널 전체의 등가 캐패시턴스가 최대가 되어 전술한 수학식 1에 의한 단위 시간당 전압의 변화율이 최저가 되어 데이터 펄스의 전압 상승 시간 및 전압 하강 시간이 최대가 된다. 이에 따라 노이즈의 크기(Vr)가 최소가 된다. 또한, 모든 어드레스 전극에서 데이터 펄스가 상승 또는 하강하기 시작하는 시점에서 인접하는 다른 두 개의 어드레스 전극에 인가되는 데이터 펄스가 변동하지 않고 고정되는 상태가 되기 때문에 노이즈의 발생이 더욱 저감된다.
이상에서는, 복수의 어드레스 전극들을 복수의 어드레스 전극군으로 나누고, 이렇게 나눈 어드레스 전극군들 중 홀수 번째 전극군과 짝수 번째 전극군의 데이터 펄스의 인가시점을 서로 다르게 하는 것, 즉 데이터 펄스의 인가시점을 2개의 상이한 값으로 설정하는 것만을 설명하였지만, 이와는 다르게 각각의 어드레스 전극들별로 각각 데이터 펄스의 인가시점을 다르게 하는 것도 가능하다. 이러한 방법을 살펴보면 다음 도 13과 같다.
도 13은 각각의 어드레스 전극별로 데이터 펄스의 인가시점을 각각 다르게 설정하는 방법을 설명하기 위한 도면이다.
도 13을 살펴보면, 각각의 모든 어드레스 전극에 인가되는 데이터 펄스의 인가시점이 각각 모두 다르다. 예를 들면, 도 13과 같이, X1어드레스 전극으로 공급되는 데이터 펄스의 인가시점은 t1이고, X2어드레스 전극으로 공급되는 데이터 펄스의 인가시점은 t2고, X3어드레스 전극으로 공급되는 데이터 펄스의 인가시점은 t3이고, 이러한 방식으로 Xm어드레스 전극으로 공급되는 데이터 펄스의 인가시점은 tm이다. 이와 같이 모든 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 각각 서로 다르게 하는 방법은 모든 어드레스 전극에서 다른 어드레스 전극과의 커플링의 영향이 최소화한다. 이에 따라 노이즈의 크기를 최소화할 수 있다. 여기 도 13의 설명에서는 설명의 편의를 위해 모든 어드레스 전극군이 각각 하나씩의 어드레스 전극만을 포함하는 경우를 예로 들어 설명하였다. 이와는 다르게 두 개의 어드레스 전극을 포함하는 어드레스 전극군도 적용가능하다는 것은 당연하다.
여기서, 인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이는 모두 동일한 것이 바람직하다. 즉, 전술한 (t2-t1)과, (t3-t2)와, (t4-t3)와, (t5-t4)와, (t6-t5)의 값은 모두 동일한 것이다.
이러한 인가시점이 상이한 두 개의 데이터 펄스간의 인가시점의 차이는 100ns(나노초)이상 200ns(나노초)이하인 것이 더욱 바람직하다.
한편, 이와 같이 각각의 모든 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 각각 서로 다르게 조절하게 되면, 발생하는 노이즈의 크기는 최소화할 수 있지만, 구동회로의 타이밍 제어의 관점에서 제어가 불리하다는 약점이 있을 수 있다. 이러한 제어가 불리하다는 약점을 개선하기 위해 데이터 펄스의 인가시점을 적어도 3개 이상의 상이한 값을 갖도록 하는 것도 가능한데, 이러한 구동방법을 살펴보면 다음 도 14와 같다.
도 14는 데이터 펄스의 인가시점을 적어도 3가지 이상의 상이한 값을 갖도록 하는 방법을 설명하기 위한 도면이다.
도 14를 살펴보면, 데이터 펄스의 인가시점은 3가지 이상의 상이한 값을 갖는다. 또한, 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 둘 이상은 2회 이상 주기적으로 반복되고, 그 반복 주기는 모두 동일하도록 하다. 예를 들면, 도 14와 같이 X1어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t1이고, X2어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t2이고, X3어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t3이다. 또한, X4어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t1이고, X5어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t2이고, X6어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t3이다. 즉 3개의 어드레스 전극당 하나씩의 어드레스 전극에 인가시점이 동일한 데이터 펄스가 공급된다. 여기 도 14에서는 X1어드레스 전극, X4어드레스 전극, X7어드레스 전극에 공급되는 데이터 펄스이 인가시점이 동일하다.
여기서도, 인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차 이는 모두 동일한 것이 바람직하다. 즉, 전술한 (t2-t1)과 (t3-t2)의 값이 동일한 것이다.
이러한 인가시점이 상이한 두 개의 데이터 펄스간의 인가시점의 차이는 100ns(나노초)이상 200ns(나노초)이하인 것이 더욱 바람직하다.
이와 같이, 데이터 펄스의 인가시점을 조절하면, 하나의 어드레스 전극에 공급되는 데이터 펄스의 인가시점이 인접하는 두 개의 어드레스 전극에 공급되는 데이터 펄스의 인가시점과 다르게 되어 노이즈의 발생을 효과적으로 저감시키면서도 데이터 펄스의 인가 타이밍을 3가지로 설정함으로써 제어가 용이하다는 장점이 있다. 여기 도 13의 설명에서는 설명의 편의를 위해 모든 어드레스 전극군이 각각 하나씩의 어드레스 전극만을 포함하는 경우를 예로 들어 설명하였지만, 두 개의 어드레스 전극을 포함하는 어드레스 전극군도 적용가능하다.
여기 도 14에서는 3가지 이상의 상이한 값의 데이터 펄스가 규칙적인 주기로 반복되었는데, 이와는 다르게 일정한 규칙 없이 랜덤(Random)하게 반복되는 것도 가능하다. 이러한 구동방법을 살펴보면 다음 도 15와 같다.
도 15는 3가지 이상의 상이한 값의 데이터 펄스가 일정한 규칙 없이 랜덤(Random)하게 반복되는 경우를 설명하기 위한 도면이다.
도 15를 살펴보면, 데이터 펄스의 인가시점은 3가지 이상의 상이한 값을 갖으면서도, 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 둘 이상은 2회 이상 주기적으로 반복되고, 그 반복 주기 중 하나 이상은 다른 반복 주기와 상이하 다. 예를 들면, 도 15와 같이 X1어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t1이고, X2어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t2이고, X3어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t2이다. 또한, X4어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t3이고, X5어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t3이고, X6어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t2이다. 또한, X7어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t2이고, X8어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t1이고, X9어드레스 전극에 인가되는 데이터 펄스의 인가시점은 t2이다. 즉 3가지 이상의 상이한 값의 데이터 펄스 중 하나 이상은 일정한 규칙 없이 랜덤(Random)하게 반복된다.
이상의 설명에서는 인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이는 모두 동일한 것으로 설명하였지만, 이와는 다르게 인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이는 상이할 수도 있는데, 이러한 구동방법을 살펴보면 다음 도 16과 같다.
도 16은 인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이가 상이한 일례를 설명하기 위한 도면이다.
도 16을 살펴보면, 예를 들어 X1어드레스 전극에 인가되는 데이터 펄스의 인가시점과 X2어드레스 전극에 인가되는 데이터 펄스의 인가시점의 차이(t2-t1)와, X3 어드레스 전극에 인가되는 데이터 펄스의 인가시점과 X4어드레스 전극에 인가되는 데이터 펄스의 인가시점의 차이(t3-t2)는 서로 다른 값을 갖고, 또한 X3어드레스 전극에 인가되는 데이터 펄스의 인가시점과 X4어드레스 전극에 인가되는 데이터 펄스의 인가시점의 차이(t3-t2)와, X6어드레스 전극에 인가되는 데이터 펄스의 인가시점과 X5어드레스 전극에 인가되는 데이터 펄스의 인가시점의 차이(t4-t3)는 서로 다른 값을 갖는다.
이러한 경우에서도 인가시점이 상이한 두 개의 데이터 펄스간의 인가시점의 차이는 100ns(나노초)이상 200ns(나노초)이하인 것이 바람직하다.
이와 같이, 데이터 펄스의 인가시점을 조절하는 본 발명은 하나의 데이터 드라이브 집적회로(Integrated Circuit : IC)에 포함되는 채널의 수가 상대적으로 많은 경우, 예컨대 채널의 수가 170개 이상인 경우에 더욱 효과적이다. 예를 들어 하나의 데이터 드라이브 집적회로에 포함되는 채널의 수가 10개라고 가정하자. 이러한 경우 하나의 데이터 드라이브 집적회로에는 전술한 10개의 채널에 발생하는 노이즈의 영향을 받는다. 그러나 하나의 데이터 드라이브 집적회로가 170개의 채널을 포함하는 경우에는 이러한 170개의 채널에 발생하는 노이즈의 영향을 받게 되는 것이다. 결국, 하나의 데이터 드라이브 집적회로에 포함되는 채널의 개수가 증가하면 할수록 하나의 데이터 드라이브 집적회로에 영향을 미치는 노이즈의 크기 또한 증가하게 된다. 결국, 데이터 펄스의 인가시점을 조절하는 본 발명은 하나의 데이터 드라이브 집적회로에 포함되는 채널의 수가 상대적으로 많은 경우에 더욱 효과적인 것이다.
이와 같이 하나의 데이터 드라이브 집적회로에 포함된 채널의 수가 상대적으로 많은 경우에 복수의 채널별로 어드레스 기간에 공급되는 데이터 펄스의 인가시점을 조절하는 것이 바람직한다, 이를 살펴보면 다음 도 17과 같다.
도 17은 하나의 데이터 드라이브 집적회로에 포함된 복수의 채널로 공급되는 데이터 펄스의 인가 시점을 조절하는 방법의 일례를 설명하기 위한 도면이다.
도 17을 살펴보면, 도 17과 같이 플라즈마 디스플레이 장치의 데이터 드라이브 집적회로(1700)가 복수의 채널들을 포함하고, 이렇게 복수의 채널들을 포함하는 하나의 데이터 드라이브 집적회로(1700)상에서 채널들이 A 채널군(1701), B 채널군(1702), C 채널군(1703) 및 D 채널군(1704)으로 나누어지고, 이러한 각각의 채널군이 서로 다른 시점에서 데이터 펄스를 해당 어드레스 전극(X)으로 공급하는 경우, 이러한 각각의 채널군이 서로 인가 지점을 갖는 데이터 펄스를 공급하도록 하기 위해, 각각의 채널군으로 서로 다른 STB(Strobe)를 통해 제어신호를 공급한다.
예를 들면, 하나의 데이터 드라이브 집적회로(1700)상에 총 200개의 채널이 형성되는 경우에, 1번 채널부터 50번 채널까지의 채널을 포함하는 A 채널군(1701)으로 STB1을 통해 데이터 펄스의 인가 시점을 t1으로 하기 위한 제어신호를 공급하고, 51번 채널부터 100번 채널까지의 채널을 포함하는 B 채널군(1702)으로 STB2를 통해 데이터 펄스의 인가 시점을 전술한 t1과는 다른 t2로 하기 위한 제어신호를 공 급하고, 이와 같은 방법으로 101번 채널부터 150번 채널까지의 채널을 포함하는 C 채널군(1703)으로 STB3을 통해 데이터 펄스의 인가 시점을 전술한 t1 및 t2와는 다른 t3으로 하기 위한 제어신호를 공급하고, 151번 스캔 전극부터 200번 채널까지의 채널을 포함하는 D 채널군(1704)으로 STB4을 통해 데이터 펄스의 인가 시점을 전술한 t1, t2 및 t3과는 다른 t4로 하기 위한 제어신호를 공급한다.
이러한, 제어신호를 공급하기 위한 전술한 STB의 라인 수는 데이터 펄스의 인가 시점의 개수에 따라 정해질 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 전술한 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이 본 발명은, 하나 또는 두 개의 어드레스 전극을 포함하는 한 어드레스 전극군으로 공급되는 데이터 펄스의 인가시점을 다른 어드레스 전극군으로 공급되는 데이터 펄스의 인가시점과 다르게 설정하여 노이즈 의 발생을 저감시킴으로써, 플라즈마 디스플레이 패널의 구동효율의 저감을 안정시키고, 또한 구동회로의 전기적 손상을 방지한다.

Claims (18)

  1. 복수의 어드레스 전극을 포함하는 플라즈마 디스플레이 패널;
    상기 복수의 어드레스 전극을 구동하기 위한 데이터 구동부; 및
    상기 데이터 구동부를 제어하여, 하나 또는 서로 인접한 두 개의 상기 어드레스 전극을 포함하는 복수의 어드레스 전극군 중 인접한 두 개의 상기 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 서로 다르게 하는 데이터 펄스 제어부;
    를 포함하는 플라즈마 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 데이터 펄스 제어부는
    상기 복수개의 어드레스 전극군 중 인접한 두 개의 상기 어드레스 전극을 포함하는 어드레스 전극군 내에서는 두 개의 상기 어드레스 전극에 인가되는 데이터 펄스의 인가시점을 동일하게 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 데이터 펄스 제어부는
    상기 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 모두 동일하고, 짝수 번째 어드레스 전극군에 인가되는 데 이터 펄스의 인가시점을 모두 동일하되,
    상기 홀수 번째 어드레스 전극군과 짝수 번째 어드레스 전극군의 데이터 펄스의 인가시점을 서로 다르게 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 데이터 펄스 제어부는
    상기 복수의 어드레스 전극군 각각은 하나씩의 어드레스 전극을 포함하되,
    상기 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 모두 동일하고, 짝수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 모두 동일하고,
    상기 홀수 번째 어드레스 전극군과 짝수 번째 어드레스 전극군의 데이터 펄스의 인가시점을 서로 다르게 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제 1 항에 있어서,
    상기 데이터 펄스 제어부는
    상기 데이터 펄스의 인가시점이 적어도 3개 이상의 상이한 값을 갖도록 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 데이터 펄스 제어부는
    상기 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 어느 하나는 2회 이상 주기적으로 반복되도록 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 데이터 펄스 제어부는
    상기 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 둘 이상은 2회 이상 주기적으로 반복되고, 그 반복 주기는 모두 동일하도록 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제 5 항 내지 7 항 중 어느 하나의 항에 있어서,
    상기 데이터 펄스 제어부는
    인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이는 모두 동일하도록 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제 5 항 내지 7 항 중 어느 하나의 항에 있어서,
    상기 데이터 펄스 제어부는
    인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이는 100ns(나노초)이상 200ns(나노초)이하로 하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 복수의 어드레스 전극을 포함하는 플라즈마 디스플레이 패널의 구동 방법에 있어서,
    하나 또는 서로 인접한 두 개의 상기 어드레스 전극을 포함하는 복수의 어드레스 전극군 중 인접한 두 개의 상기 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 서로 다른 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  11. 제 10 항에 있어서,
    상기 복수개의 어드레스 전극군 중 인접한 두 개의 상기 어드레스 전극을 포함하는 어드레스 전극군 내에서는 두 개의 상기 어드레스 전극에 인가되는 데이터 펄스의 인가시점은 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 모두 동일하고, 짝수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 모두 동일하되,
    상기 홀수 번째 어드레스 전극군과 짝수 번째 어드레스 전극군의 데이터 펄스의 인가시점을 서로 다른 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 복수의 어드레스 전극군은 각각 하나씩의 어드레스 전극을 포함하되,
    상기 복수의 어드레스 전극군 중 홀수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점은 모두 동일하고, 짝수 번째 어드레스 전극군에 인가되는 데이터 펄스의 인가시점을 모두 동일하고,
    상기 홀수 번째 어드레스 전극군과 짝수 번째 어드레스 전극군의 데이터 펄스의 인가시점을 서로 다른 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  14. 제 11 항에 있어서,
    상기 데이터 펄스의 인가시점은 적어도 3개 이상의 상이한 값을 갖는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  15. 제 14 항에 있어서,
    상기 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 어느 하나는 2회 이상 주기적으로 반복되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  16. 제 14 항에 있어서,
    상기 3개 이상의 상이한 데이터 펄스의 인가시점 중 적어도 둘 이상은 2회 이상 주기적으로 반복되고, 그 반복 주기는 모두 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  17. 제 14 항 내지 16 항 중 어느 하나의 항에 있어서,
    인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이는 모두 동일한 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
  18. 제 14 항 내지 16 항 중 어느 하나의 항에 있어서,
    인가시점이 상이한 두 개의 상기 데이터 펄스간의 인가시점의 차이는 100ns(나노초)이상 200ns(나노초)이하인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
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