JP6432412B2 - スイッチング素子の駆動装置 - Google Patents

Description

本発明は、駆動用スイッチング素子と、この駆動用スイッチング素子に流れる電流を所定の分流比で流す電流検出用スイッチング素子とを駆動する駆動装置に関する。

例えばパワーＭＯＳＦＥＴを駆動する装置には、パワーＭＯＳＦＥＴに流れるドレイン電流を検出するため、そのドレイン電流を小さい電流比で流す電流検出用のＭＯＳＦＥＴ（センスＭＯＳＦＥＴ）を併せて形成しておき、そのセンスＭＯＳＦＥＴのドレイン電流を検出する回路を備えるものがある。この場合、センスＭＯＳＦＥＴのソースに接続した抵抗素子の端子電圧を検出する。ところが、このような構成を採用するとセンスＭＯＳＦＥＴのソース電位が上昇し、パワーＭＯＳＦＥＴとセンスＭＯＳＦＥＴとでゲート−ソース間電圧が異なる状態となり、電流検出精度が低下するという問題がある。

この問題に対処するため、例えば特許文献１には、パワーＭＯＳＦＥＴ及びセンスＭＯＳＦＥＴのソースを、それぞれオペアンプの入力端子に接続することで仮想接地して、電流検出精度を向上させる構成が開示されている。それに加えて、パワーＭＯＳＦＥＴに過電流が流れた場合も仮想接地を維持した状態で、シャント抵抗の端子電圧に基づいて過電流検出を行っている。

特開平１１−２９９２１８号公報

しかしながら、過電流が流れている（短絡時も含む）時にオペアンプが仮想接地を維持するためには、オペアンプの電流能力を高める必要がある。すると、回路面積を増加させざるを得ず、小型化が困難になる。

本発明は上記事情に鑑みてなされたものであり、その目的は、オペアンプの回路面積を増加させることなく過電流の検出を行うことができるスイッチング素子の駆動装置を提供することにある。

請求項１記載のスイッチング素子の駆動装置によれば、電流検出用抵抗の一端を、電流検出用スイッチング素子の電位基準側導通端子に接続する。また、第１電源回路は、基準グランドと入力電源の負側端子である回路グランドとの間に接続されるコンデンサを有し、正側端子を入力電源に接続し、電圧出力端子を基準グランドに接続することで負側端子に負電圧を出力する。また、オペアンプの非反転入力端子を電流検出用スイッチング素子の電位基準側導通端子に接続し、反転入力端子を基準グランドを介して駆動用スイッチング素子の電位基準側導通端子に接続する。

更に、第２電源回路は、その負側端子を入力電源の負側端子である回路グランドに接続することで電源を生成する。そして、電源側及びグランド側スイッチング素子の直列回路を第２電源回路の電源出力端子に接続し、且つ前記直列回路の共通接続点を電流検出用抵抗の他端に接続して、電源側及びグランド側スイッチング素子の導通状態を、前記オペアンプの出力信号のレベル変化に応じて相反的に制御する。電流検出回路は、前記共通接続点の電圧に基づいて電流検出用抵抗に流れる電流を検出する。

ここで、電源側及びグランド側スイッチング素子がオンした際に流れる電流を正極性，オフした際にダイオードを介して流れる電流（還流電流）を負極性と定義する。上記のように構成すれば、正電流は、負荷→電流検出用スイッチング素子→電流検出用抵抗→グランド側スイッチング素子→回路グランド→第１電源回路→基準グランドの経路で流れる。一方、負電流は、基準グランド→第１電源回路→回路グランド→第２電源回路→電源側スイッチング素子→電流検出用抵抗→電流検出用スイッチング素子のダイオードの経路で流れる。したがって、駆動用スイッチング素子と電流検出用スイッチング素子との電位基準側導通端子をオペアンプにより仮想接地した状態で、正負両極性の電流を高精度に検出できる。

そして、正電流と負電流とが第２電源回路を互いに逆方向に流れて経由するので、正負の電流により第１電源回路内部の容量成分を各極性で充電する電荷の収支はゼロになり、第１電源回路が回路グランドに出力している負電圧を変動させることがない。したがって、電流の検出動作に伴い第１電源回路が電力を余分に消費することが無くなる。

加えて、過電流検出回路は、電流検出用スイッチング素子の電位基準側導通端子の電圧と閾値電圧とを比較して、前者が後者を上回ると過電流を検出する。これにより、オペアンプが仮想接地状態を維持するために必要となる電流能力は、正常な動作状態に対応した電流の範囲をカバーすれば良くなる。したがって、過電流検出を行うためにオペアンプのサイズを増大させる必要が無く、駆動装置を小型に構成できる。

第１実施形態であり、インバータ回路の下アーム側ＦＥＴを駆動する駆動装置の構成と、センスＦＥＴを介して流れる正電流の経路とを示す図 同構成と、センスＦＥＴの寄生ダイオードを介して流れる負電流の経路とを示す図 ゲート電圧波形，並びにＦＥＴ及びセンスＦＥＴを介して流れる電流波形を示す図 過電流検出の状態を示すタイミングチャート 第２実施形態であり、インバータ回路の下アーム側ＦＥＴを駆動する駆動装置の構成と、センスＦＥＴを介して流れる正電流の経路とを示す図 過電流検出の状態を示すタイミングチャート 第３実施形態であり、インバータ回路の下アーム側ＦＥＴを駆動する駆動装置の構成と、センスＦＥＴを介して流れる正電流の経路とを示す図 過電流検出の状態を示すタイミングチャート 第４実施形態であり、インバータ回路の下アーム側ＦＥＴを駆動する駆動装置の構成と、センスＦＥＴを介して流れる正電流の経路とを示す図 過電流検出の状態を示すタイミングチャート 第５実施形態であり、インバータ回路の下アーム側ＦＥＴを駆動する駆動装置の構成と、センスＦＥＴを介して流れる正電流の経路とを示す図 過電流検出の状態を示すタイミングチャート

（第１実施形態）
図１に示すように、インバータ回路１は、６個のＮチャネルＭＯＳＦＥＴ２（Ｕ，Ｖ，Ｗ／Ｘ，Ｙ，Ｚ）を３相ブリッジ接続して構成されている。インバータ回路１の正側電源線３（＋），負側電源線３（−）には、高圧直流電源であるバッテリ４の正側端子，負側端子がそれぞれ接続されている。

インバータ回路１の各相出力端子は、スター結線されている３相モータの固定子巻線５Ｕ，５Ｖ，５Ｗの一端にそれぞれ接続されている。図中では、Ｕ相アームのグランド側に配置されているＦＥＴ２Ｘのみについて示しているが、ＦＥＴ２Ｘ（駆動用スイッチング素子）のドレイン（非電位基準側導通端子）には、電流検出用のＮチャネルＭＯＳＦＥＴ６（電流検出用スイッチング素子）のドレインが接続されている（以下では、センスＦＥＴ６と称する）。センスＦＥＴ６は、ＦＥＴ２Ｘに流れるドレイン電流を小さな電流比（例えば１００：１など）で自身のドレイン電流として流すように形成されている。

駆動装置７の電源端子＋Ｂ，−Ｂには、低圧直流電源であるバッテリ８の正側端子，負側端子がそれぞれ接続されている。駆動装置７は、ＦＥＴ２Ｘ及びセンスＦＥＴ６のゲート（導通制御端子）にゲート信号を出力する駆動回路９を内蔵している。駆動装置７の端子ＰＧＮＤはグランド（基準グランド）及びインバータ回路１の負側電源線３（−）に接続されている。また、駆動装置７の端子ＩＣＧＮＤは電源端子−Ｂ（回路グランド）に接続されていると共に、コンデンサ１０を介して端子ＰＧＮＤに接続されている。

電源端子＋Ｂと端子ＩＣＧＮＤとの間には、ＰチャネルＭＯＳＦＥＴ１１及びＮチャネルＭＯＳＦＥＴ１２の直列回路が接続されており、ＦＥＴ１１，１２のゲートには、駆動信号がそれぞれゲートドライバ１３，１４を介して与えられる。これらが駆動回路９を構成している。駆動装置７の信号入力端子ＩＮには、外部より制御指令が入力され、その制御指令は制御信号出力部３１に与えられる。制御信号出力部３１は、制御指令に応じて駆動制御信号を駆動信号生成部３２に出力し、駆動信号生成部３２は、駆動制御信号に応じてゲート信号（駆動信号）を生成し、ゲートドライバ１３，１４に入力する。そして、ＦＥＴ１１及び１２の共通接続点は、端子Ｇ及びゲート抵抗１５を介してＦＥＴ２Ｘ及びセンスＦＥＴ６のゲートに接続されている。

電源端子＋Ｂと端子ＩＣＧＮＤとの間には定電圧レギュレータ１６が接続されており、定電圧レギュレータ１６の電源出力端子は端子ＰＧＮＤに接続されている。外付けのコンデンサ１０と定電圧レギュレータ１６とが第１電源回路１７を構成している。

センスＦＥＴ６のソース（電位基準側導通端子）は、端子ＳＥ及び電流検出抵抗１８を介してＡ／Ｄコンバータ１９（電流検出回路）の入力端子に接続されている。電源端子＋Ｂ，−Ｂ間には降圧型レギュレータで構成される第２電源回路２０が接続されており、第２電源回路２０の電源出力端子と電源端子−Ｂとの間には、ＰチャネルＭＯＳＦＥＴ２１（電源側スイッチング素子）及びＮチャネルＭＯＳＦＥＴ２２（グランド側スイッチング素子）の直列回路が接続されている。ＦＥＴ２１及び２２の共通接続点は、Ａ／Ｄコンバータ１９の入力端子に接続されている。

オペアンプ２３の非反転入力端子は端子ＳＥに接続されており、反転入力端子は端子ＰＧＮＤに接続されている。そして、オペアンプ２３の出力端子はＦＥＴ２１及び２２のゲートに接続されている。これにより、ＦＥＴ２Ｘ及びセンスＦＥＴ６のソースは仮想接地状態となっている。また、オペアンプ２３には、制御信号出力部３１が上記制御指令に応じて、オペアンプ２３の動作を制御するための制御信号が入力されている（第３実施形態参照）。

コンパレータ３４（過電流検出回路）の非反転入力端子は端子ＳＥに接続されており、コンパレータ３４の反転入力端子には、端子ＰＧＮＤを電位基準とする閾値電圧Ｖ_ＴＨが与えられている。そして、コンパレータ３４の出力端子は、駆動信号生成部３２の制御端子に接続されている。

次に、本実施形態の作用について説明する。図１に示すように、インバータ回路１のＦＥＴ２Ｖ，２Ｘがオンすることで、バッテリ４からの電流が、インバータ回路１では図中に実線で示すようにＶ相（＋）→Ｕ相（−）に流れる。この時、センスＦＥＴ６もオンしているので、電流は図中に破線で示すように、固定子巻線５ＵよりセンスＦＥＴ６を介して端子ＳＥより電流検出抵抗１８の方向に流れる（正極性）。図３に示すように、ＦＥＴ２Ｘ及びセンスＦＥＴ６がＰＷＭ制御により正弦波通電されている場合に、波形の正半波期間に流れる電流である。

そして、オペアンプ２３は、端子ＳＥの電位を端子ＰＧＮＤの電位に等しくするように出力端子の電圧を上昇させる。これによりＦＥＴ２２側がオンする。したがって正電流は、
センスＦＥＴ６→端子ＳＥ→電流検出抵抗１８→ＦＥＴ２２
→コンデンサ１０→負側電源線３（−）
の経路で流れる。よって、Ａ／Ｄコンバータ１９は、端子ＳＥの仮想接地電位（０Ｖ）を基準とする電流検出抵抗１８による電圧降下量を、正電流の値としてＡ／Ｄ変換できる。

一方、インバータ回路１のＦＥＴ２Ｕ，２Ｙがオンした後（Ｕ相（＋）→Ｖ相（−））図２に示すようにＦＥＴ２Ｕがオフすると、インバータ回路１では還流電流が固定子巻線５Ｕ及び５Ｖ→ＦＥＴ２Ｙ→ＦＥＴ２Ｘの寄生ダイオード２ＸＤの経路で流れる。この時、センスＦＥＴ６もオフしており、電流は、負側電源線３（−）からコンデンサ１０を介して端子ＩＣＧＮＤの方向に流れる（負極性）。図３に示すように、波形の負半波期間に流れる電流である。この時ＦＥＴ２Ｘ及び６のゲート電位は負電位になり、ＦＥＴ２Ｘの閾値電圧が低い場合でもターンオフを確実に行うことができる。

この時オペアンプ２３は、同じく端子ＳＥの電位を端子ＰＧＮＤの電位に等しくするように出力端子の電圧を低下させる。これによりＦＥＴ２１側がオンする。したがって負電流は、
コンデンサ１０→端子ＩＣＧＮＤ→バッテリ８→レギュレータ２０
→ＦＥＴ２１→電流検出抵抗１８→センスＦＥＴ６の寄生ダイオード６Ｄ
の経路で流れる。よって、Ａ／Ｄコンバータ１９は、端子ＳＥの仮想接地電位を基準とする電流検出抵抗１８による電圧上昇量を負電流の値としてＡ／Ｄ変換できる。尚、Ａ／Ｄコンバータ１９がＡ／Ｄ変換した電流のデータは、図示しない上位の制御装置に対して、例えばシリアル通信などにより送信される。

図４に示すように、センス電流が増大して過電流状態に至る場合、オペアンプ２３の電流能力が仮想接地状態を維持できる間は、端子ＳＥの電位は変化しない。オペアンプ２３が仮想接地状態を維持できなくなると、端子ＳＥの電位はＦＥＴ２２のオン抵抗値に比例する傾きで上昇する。そして、端子ＳＥの電位が閾値電圧Ｖ_ＴＨを超えると、コンパレータ３４の出力信号はローレベルからハイレベルに変化して、過電流が検出される。すると、駆動信号生成部３２は、ゲート信号の出力を停止する。

以上のように本実施形態によれば、駆動装置７において、電流検出用抵抗１８の一端をセンスＦＥＴ６のソースに接続し、第１電源回路１７の正側端子をバッテリ８に接続し、電圧出力端子を端子ＰＧＮＤに接続することで負側端子に負電圧を出力する。また、オペアンプ２３の非反転入力端子をセンスＦＥＴ６のソースに接続し、反転入力端子を端子ＰＧＮＤに接続する。第２電源回路２０は、負側端子を端子ＩＣＧＮＤに接続することで電源を生成する。

ＦＥＴ２１及び２２の直列回路を第２電源回路２０に並列に接続し、且つ前記直列回路の共通接続点を電流検出用抵抗１８の他端に接続して、ＦＥＴ２１及び２２の導通状態をオペアンプ２３の出力信号のレベル変化に応じて相反的に制御する。そして、Ａ／Ｄコンバータ１９は、前記共通接続点の電圧に基づいて電流検出用抵抗１８に流れる電流を検出する。したがって、ＦＥＴ２ＸとセンスＦＥＴ６とのソースをオペアンプ２３により仮想接地した状態で、正負両極性の電流を高精度に検出できる。

また、第１電源回路１７を、入力電源に並列に接続される定電圧レギュレータ１６と、端子ＰＧＮＤ，ＩＣＧＮＤ間に接続されるコンデンサ１０とで構成したので、正負の電流によりコンデンサ１０を交互に各極性で充電する電荷の収支はゼロになり、第１電源回路１７が端子ＩＣＧＮＤに出力している負電圧を変動させることがない。したがって、電流の検出動作に伴い第１電源回路１７が電力を余分に消費することが無くなる。尚、ＦＥＴ２Ｘをターンオン，ターンオフさせる際にゲートを充放電する電流によって、コンデンサ１０を充放電する電荷の収支もゼロになることは勿論である。

加えて、コンパレータ３４は、端子ＳＥの電圧と閾値電圧Ｖ_ＴＨとを比較して、前者が後者を上回ると過電流を検出する。これにより、オペアンプが２３仮想接地状態を維持するために必要となる電流能力は、正常な動作状態に対応した電流の範囲をカバーすれば良くなる。したがって、過電流検出を行うためにオペアンプ２３のサイズを増大させる必要が無く、駆動装置７を小型に構成できる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図５に示すように、第２実施形態の駆動装置４１は、もう１つのコンパレータ４２（第２過電流検出回路）を備えている。コンパレータ４２の反転入力端子はＡ／Ｄコンバータ１９の入力端子に接続されており、非反転入力端子には、回路グランドＩＣＧＮＤを電位基準とする閾値電圧Ｖ_ＴＨ２が与えられている。そして、コンパレータ４２の出力端子は、駆動信号生成部４３が備えるもう１つの制御信号端子に接続されている。すなわち、コンパレータ４２は、電流検出抵抗１８の端子電圧を閾値電圧Ｖ_ＴＨ２と比較して過電流検出を行う。

次に、第２実施形態の作用について説明する。図６に示すように、実際のオペアンプ２３の設計においては、通常動作における最大電流値に対してマージンを加えるため、オペアンプ２３が仮想接地状態を維持できなくなる電流値に達するまで、すなわちコンパレータ３４（第１過電流検出回路）により過電流が検出されるまで遅延が発生する。そこで、第２実施形態ではコンパレータ４２により、電流検出抵抗１８の端子電圧変化に基づいて別途過電流検出を行う。すると、駆動信号生成部４３は、コンパレータ３４による場合と同様にゲート信号の出力を停止する。これにより、通常動作の最大電流以上で、且つコンパレータ３４が端子ＳＥの電圧により過電流を検出可能となるまでの不感帯をなくすことができる。

尚、第２実施形態の構成においても、例えば短絡の発生により高速でかつアンプ能力限界以上の極めて過大なセンス電流が流れた場合は、オペアンプ２３は仮想接地できず、端子ＳＥの電圧は上昇するため、コンパレータ４２により過電流は検出されず、コンパレータ３４により過電流が検出されることになる。

以上のように第２実施形態によれば、オペアンプ３４とは別個に、電流検出用抵抗１８の端子電圧と閾値電圧Ｖ_ＴＨ２とを比較して、前者が後者を上回ると過電流を検出するコンパレータ４２を備えたので、これにより、コンパレータ３４における過電流検出の不感帯をカバーできる。

（第３実施形態）
図７に示すように、第３実施形態の駆動装置５１は、第１実施形態の駆動装置７をベースとし、Ａ／Ｄコンバータ１９の入力端子と端子ＰＧＮＤとの間に常閉型のスイッチ回路５２（ＳＷ１）を備えている。制御信号出力部３１に替わる制御信号出力部５３には、外部より端子Ｉ_ＤＴを介して電流検出タイミングを示す検出信号が入力されている。そして、制御信号出力部５３は、検出信号がイネーブルになると、スイッチ回路５２をオフするように制御信号を出力する。また、オペアンプ２３は、検出信号がディスエーブルであれば、制御信号出力部５３が出力する制御信号によって動作を停止しており、同信号がイネーブルになる期間のみ動作する。

次に、第３実施形態の作用について説明する。図８に示すように、オペアンプ２３の作用による仮想接地状態での過電流検出を行わない期間ａでは、オペアンプ２３が動作を停止しているので、端子ＳＥは仮想接地状態にならない。また、スイッチ回路５２はオンしているので、センス電流が一定であれば、Ａ／Ｄコンバータ１９の入力端子は、基準グランドＰＧＮＤを電位基準としてスイッチ回路５２のオン抵抗値と電流検出抵抗１８の直列抵抗値とに応じた所定の電圧になる。

そして、検出信号がイネーブルになることでスイッチ回路５２がオフされる期間ｂでは、オペアンプ２３が仮想接地動作するので、端子ＳＥの電位は基準グランドＰＧＮＤの電位に等しくなる。この期間ｂ内にセンス電流が増大して過電流が発生すれば、第１実施形態と同様にコンパレータ３４により過電流が検出される。尚、図７には、期間ａ，ｂのそれぞれにおいて流れるセンス電流の経路を示している。

以上のように第３実施形態によれば、Ａ／Ｄコンバータ１９の入力端子と端子ＰＧＮＤとの間に常閉型のスイッチ回路５２を備え、オペアンプ２３を、電流検出タイミングを示す検出信号がイネーブルになる期間ｂのみ動作するように構成し、スイッチ回路５２を期間ｂにオフするようにした。したがって、仮想接地状態による過電流検出を行わない期間ａでは、オペアンプ２３による不要な電力消費を抑制できるので、駆動装置５１の消費電力を低減できる。

（第４実施形態）
図９に示すように、第４実施形態の駆動装置６１は、第３実施形態の駆動装置５１において、電流検出抵抗１８とスイッチ回路５２との間に、電圧調整用の抵抗素子６２を接続した構成である。次に、第４実施形態の作用について説明する。図１０に示すように、第３実施形態と同様に期間ａではスイッチ回路５２がオンしているので、端子ＳＥの電位は、基準グランドＰＧＮＤを電位基準とする抵抗素子６２及び電流検出抵抗１８の直列抵抗値に応じた電圧となる。そして、過電流検出を行う期間ｂではスイッチ回路５２がオフしてオペアンプ２３が動作するので、第３実施形態の場合と同様になる。

以上のように第４実施形態によれば、電流検出抵抗１８とスイッチ回路５２との間に抵抗素子６２を直列に接続したので、期間ａ，ｂで過電流検出に対する電圧感度を変更することができる。

（第５実施形態）
図１１に示すように、第５実施形態の駆動装置７１は、第４実施形態の駆動装置６１において、コンパレータ３４に閾値電圧を付与するための電源として、可変電源７２（閾値変更手段）を用いている。そして、可変電源７２の出力電圧を、スイッチ回路５２のオフ制御を行う信号によって制御する。図１２に示すように、期間ａにおける閾値電圧をＶ_ＴＨＯＮとすると、期間ｂにおける閾値電圧をＶ_{ＴＨＯＦＦ}（＜Ｖ_ＴＨＯＮ）とするように変化させる。

以上のように第５実施形態によれば、可変電源７２によりコンパレータ３４に閾値電圧を付与するようにして、期間ａに付与している閾値電圧Ｖ_ＴＨＯＮを、スイッチ回路５２をオフするタイミングで閾値電圧をＶ_{ＴＨＯＦＦ}に変更するようにした。したがって、スイッチ回路５２に抵抗素子６２を直列に接続することで、過電流検出の電圧感度を変更するのに併せて、コンパレータ３４に付与する閾値電圧を変更できるので、双方により過電流検出感度を調整できる。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
スイッチング素子はＭＯＳＦＥＴに限ることはない。例えば駆動用スイッチング素子については、電圧駆動型のスイッチング素子であれば良い。したがって、寄生ダイオードを有する素子に限らず、還流電流を通電させるためのダイオードは素子に外付けされていても良い。

図面中、２ＸはＮチャネルＭＯＳＦＥＴ（駆動用スイッチング素子）、６はＮチャネルＭＯＳＦＥＴ（電流検出用スイッチング素子）、９は駆動回路、１０はコンデンサ、１７は第１電源回路、１８は電流検出抵抗、１９はＡ／Ｄコンバータ（電流検出回路）、２０は第２電源回路（定電圧レギュレータ）、２１はＰチャネルＭＯＳＦＥＴ（電源側スイッチング素子）、２２はＮチャネルＭＯＳＦＥＴ（グランド側スイッチング素子）、２３はオペアンプ、３４はコンパレータ（過電流検出回路）を示す。

Claims (5)

1. 駆動用スイッチング素子（２Ｘ），及び非電位基準側導通端子が前記駆動用スイッチング素子と共通に接続され、前記駆動用スイッチング素子に流れる電流を所定の分流比で流す電流検出用スイッチング素子（６）に駆動信号を出力する駆動回路（９）と、
   一端が前記電流検出用スイッチング素子の電位基準側導通端子に接続される電流検出用抵抗（１８）と、
   基準グランドと入力電源の負側端子である回路グランドとの間に接続されるコンデンサ（１０）を有し、正側端子が入力電源に接続され、電圧出力端子が前記基準グランドに接続されることで、前記回路グランドに接続されている自身の負側端子に負電圧を出力する第１電源回路（１７）と、
   非反転入力端子が前記電流検出用スイッチング素子の電位基準側導通端子に接続され、反転入力端子が前記基準グランドを介して前記駆動用スイッチング素子の電位基準側導通端子に接続されるオペアンプ（２３）と、
   入力電源に正側端子が接続され、負側端子が前記回路グランドに接続されて電源を生成する第２電源回路（２０）と、
   この第２電源回路の電源出力端子と前記回路グランドとの間に接続され、且つ共通接続点が前記電流検出用抵抗の他端に接続されて、前記オペアンプの出力信号のレベル変化に応じて導通状態が相反的に制御される電源側スイッチング素子（２１）及びグランド側スイッチング素子（２２）の直列回路と、
   前記共通接続点の電圧に基づいて、前記電流検出用抵抗に流れる電流を検出する電流検出回路（１９）と、
   前記電流検出用スイッチング素子の電位基準側導通端子の電圧と閾値電圧とを比較して、前者が後者を上回ると過電流を検出する過電流検出回路（３４）とを備えることを特徴とするスイッチング素子の駆動装置。
2. 前記過電流検出回路を第１過電流検出回路（３４）として、
   前記電源側スイッチング素子及びグランド側スイッチング素子の共通接続点に接続される前記電流検出用抵抗の一端の電圧と閾値電圧とを比較して、前者が後者を上回ると過電流を検出する第２過電流検出回路（４２）を備えることを特徴とする請求項１記載のスイッチング素子の駆動装置。
3. 前記電流検出用抵抗及び前記電流検出回路の共通接続点と、前記基準グランドとの間に配置される常閉型のスイッチ回路（５２）を備え、
   前記オペアンプは、外部より入力される、電流検出タイミングを示す検出信号がイネーブルになる期間のみ動作するように構成され、
   前記スイッチ回路は、前記検出信号がイネーブルになる期間にオフされることを特徴とする請求項１又は２記載のスイッチング素子の駆動装置。
4. 前記電流検出用抵抗及び前記電流検出回路の共通接続点と、前記スイッチ回路との間に電圧調整用の抵抗素子（６２）を直列に接続したことを特徴とする請求項３記載のスイッチング素子の駆動装置。
5. 前記過電流検出回路における閾値電圧を、前記スイッチ回路がオフされるタイミングで変更する閾値変更手段（７２）を備えたことを特徴とする請求項４記載のスイッチング素子の駆動装置。

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